KR100868035B1 - Memory circuit, method for operating a memory circuit, memory device and method for producing a memory device - Google Patents
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Abstract
본 발명은 프로그램가능한 금속화 셀을 포함하는 저항성 메모리 요소, 비트 라인, 상기 비트 라인에 상기 저항성 메모리 요소를 커플링하기 위해 상기 저항성 메모리 요소를 어드레스하도록 동작될 수 있는 선택 트랜지스터, 및 상기 선택 트랜지스터와 상기 저항성 메모리 요소 사이의 노드에서 사전정의된 전위를 인가하기 위해 상기 저항성 메모리 요소와 커플링된 또 다른 트랜지스터를 포함하는 메모리 회로에 관한 것이다.The present invention relates to a resistive memory element comprising a programmable metallization cell, a bit line, a select transistor operable to address the resistive memory element for coupling the resistive memory element to the bit line, and the select transistor; A memory circuit comprising another transistor coupled with the resistive memory element for applying a predefined potential at a node between the resistive memory element.
Description
본 발명의 후술되는 특징들을 상세히 이해하기 위해 첨부된 도면들에 예시된 몇몇 실시예들을 참조하여 본 발명을 간명하게 설명한다. 첨부된 도면들은 본 발명의 전형적인 실시예들만을 예시한 것이므로, 본 발명의 범위를 제한하는 것으로 간주되어서는 아니되며, 본 발명을 위해 등가의 다른 실시예들도 가능할 수 있다는 것을 유의하여야 한다. BRIEF DESCRIPTION OF THE DRAWINGS The present invention will be briefly described with reference to some embodiments illustrated in the accompanying drawings in order to understand in detail the following features of the invention. Since the accompanying drawings illustrate only typical embodiments of the invention, it should not be considered as limiting the scope of the invention, and it should be noted that other equivalent embodiments may be possible for the invention.
도 1은 본 발명의 일 실시예에 따른 메모리 회로에서 사용되는 저항성 메모리 셀의 개략도;1 is a schematic diagram of a resistive memory cell used in a memory circuit in accordance with one embodiment of the present invention;
도 2는 저항성 메모리 셀의 저항성 메모리 요소와 선택 트랜지스터 사이의 노드에서의 외란(disturbance)들의 유도를 예시하는 타이밍 도면;2 is a timing diagram illustrating the induction of disturbances at a node between a resistive memory element of a resistive memory cell and a select transistor;
도 3a는 다수의 메모리 셀들을 갖는 종래의 메모리 회로를 예시하는 도면;3A illustrates a conventional memory circuit having a plurality of memory cells;
도 3b는 도 3a에 예시된 개략도의 통합된 실현(integrated realization)을 위한 레이아웃을 예시하는 도면;FIG. 3B illustrates a layout for integrated realization of the schematic diagram illustrated in FIG. 3A;
도 4는 본 발명의 일 실시예에 따른 메모리 셀의 개략도;4 is a schematic diagram of a memory cell in accordance with one embodiment of the present invention;
도 5a는 본 발명의 또 다른 실시예에 따른 메모리 셀을 갖는 메모리 회로를 예시하는 도면;5A illustrates a memory circuit with memory cells in accordance with another embodiment of the present invention;
도 5b는 도 5a의 메모리 회로가 구현되는, 본 발명의 일 실시예에 따른 기판의 최상부 상의 레이아웃 도면; 및5B is a layout diagram on top of a substrate in accordance with an embodiment of the present invention, in which the memory circuit of FIG. 5A is implemented; And
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 메모리 디바이스를 생성하는 방법을 예시하는 도면이다.6A-6E are diagrams illustrating a method of creating a memory device in accordance with one embodiment of the present invention.
본 발명은 저항성 메모리 요소를 포함하는 메모리 회로 및 이러한 메모리 회로를 동작시키는 방법에 관한 것이다. 또한, 본 발명은 저항성 메모리 요소가 집적화된 메모리 디바이스 및 이러한 디바이스를 생성하는 방법에 관한 것이다.The present invention relates to a memory circuit comprising a resistive memory element and a method of operating such a memory circuit. The invention also relates to a memory device in which a resistive memory element is integrated and a method of creating such a device.
메모리 디바이스들은 정보를 저장하는 저항성 메모리 요소들을 포함할 수 있다. 상기 저항성 메모리 요소는 상이한 저항 상태들을 얻을 수 있으며, 그 각각은 로직 상태와 연계될 수 있다. 저항성 메모리 요소들은 CBRAM(CBRAM: conductive bridging RAM) 메모리 요소들로서 알려져 있으며, PMC(PMC: programmable metallization cell) 메모리 요소들이나 다른 용어들이 사용될 수도 있다. 본 발명에서 이해되는 바와 같은 저항성 메모리 요소는 이동 물질(migrating material)로 만들어진 애노드(anode)와 불활성 캐소드(cathode) 사이에 개재된 고체 상태 전해질을 포함할 수 있다. 상기 고체 상태 전해질 상에 전기장을 인가하게 되면, 애노드의 이동 물질이 고체 상태 전해질로 이동되어 저항성 메모리 요소가 도전성이 되며, 반대(inverse) 전기장을 인가하게 되면, 상기 이동 물질이 애노드로 다시 강제되어 저항성 메모리 요소가 비-도전성이 된다. Memory devices may include resistive memory elements that store information. The resistive memory element may obtain different resistance states, each of which may be associated with a logic state. Resistive memory elements are known as conductive bridging RAM (CBRAM) memory elements, and programmable metallization cell (PMC) memory elements or other terms may be used. Resistive memory elements as understood in the present invention may include a solid state electrolyte sandwiched between an anode made of a migrating material and an inert cathode. Applying an electric field on the solid state electrolyte transfers the anode's transfer material to the solid state electrolyte, thereby making the resistive memory element conductive, and applying an inverse electric field forces the transfer material back to the anode. The resistive memory element becomes non-conductive.
통상적으로, 이러한 종류의 메모리 디바이스는 고정된 전위를 제공하는 플레이트 요소(plate element)와 비트 라인 사이에 직렬로 커플링된 선택 트랜지스터 및 저항성 메모리 요소를 포함하는 메모리 셀들을 갖는다. 선택 트랜지스터를 활성화하면(선택 트랜지스터가 도전성이 되게 하면), 비트 라인과 플레이트 요소 사이에 전압을 인가함으로써 저항성 메모리 요소가 액세스될 수 있으며, 메모리 셀이 어드레스될 수 있다. 선택 트랜지스터가 비-도전성이고 저항성 메모리 요소가 높은 저항 상태에 있는 상황에서는 선택 트랜지스터와 저항성 메모리 요소 사이의 노드(node)가 플로팅(floating)된다. 그러므로, 이는 각각의 선택 트랜지스터가 제어되는 워드 라인 상의 활성화 신호와 같은, 밀접한 근접성이 있는 신호의 레벨 전이(level transition)들을 생기게 할 수 있는 유도된 외란(induced disturbance)들에 민감하다. 이러한 외란들은 저항성 메모리 요소의 저항을 감소시킬 수 있는 저항성 메모리 요소에 걸친 바람직하지 않은 전압 강하를 유발할 수 있다. 저항성 메모리 요소의 저항의 변화는 저항 상태가 연계된 로직 상태가 정확히 검출될 수 없게 할 수 있다. 저항성 메모리 요소에 걸친 전압 강하가 저항성 메모리 요소를 낮은 저항 상태로 프로그램하기에 충분하지 않은 경우에도, 저항성 메모리 요소에 걸친 전압 강하들의 반복되는 인가는 저항의 변화를 유발할 수 있으므로, 각각의 메모리 셀의 복수의 액세스들 이후에는 저장된 정보가 정확히 검출될 수 없다. 결과적으로, 데이터 보유 시간은 액세스 사이클들의 개수에 의존한다. 또한, 저장된 정 보가 저항성 메모리 요소의 저항의 변화 이후에 정확히 검출될 수 있다 하더라도, 이러한 저항의 감소는 메모리 셀의 액세스 시간의 연장을 유발할 수 있다. Typically, this kind of memory device has memory cells comprising a resistive memory element and a select transistor coupled in series between a bit line and a plate element that provides a fixed potential. By activating the select transistor (making the select transistor conductive), the resistive memory element can be accessed by applying a voltage between the bit line and the plate element and the memory cell can be addressed. In a situation where the select transistor is non-conductive and the resistive memory element is in a high resistance state, the node between the select transistor and the resistive memory element is floating. Therefore, it is sensitive to induced disturbances that can cause level transitions of a signal in close proximity, such as an activation signal on a word line where each select transistor is controlled. Such disturbances can cause undesirable voltage drops across the resistive memory element that can reduce the resistance of the resistive memory element. Changes in the resistance of the resistive memory element may cause the logic state to which the resistance state is associated to not be detected accurately. Even if the voltage drop across the resistive memory element is not sufficient to program the resistive memory element into a low resistance state, repeated application of voltage drops across the resistive memory element can cause a change in resistance, so that After a plurality of accesses, the stored information cannot be detected correctly. As a result, the data retention time depends on the number of access cycles. In addition, even though the stored information can be accurately detected after a change in the resistance of the resistive memory element, such a reduction in resistance can cause an extension of the access time of the memory cell.
본 발명의 일 실시예에서 저항성 메모리 셀들을 포함하는 메모리 디바이스는 이웃하는 신호 라인들로부터 유도된 외란들이 회피될 수 있도록, 저항성 메모리 요소가 설정된 저항 상태의 저하를 회피하기 위해 제공된다.In one embodiment of the invention, a memory device including resistive memory cells is provided to avoid degradation of the resistive state in which the resistive memory element is set so that disturbances induced from neighboring signal lines can be avoided.
본 발명의 또 다른 실시예는 이러한 메모리 디바이스를 동작시키는 방법을 제공한다. 또한, 본 발명의 또 다른 실시예는 용이하게 생성될 수 있는 저항성 메모리 요소와 선택 트랜지스터 간의 노드에서의 신호 외란들에 대한 보호를 제공하는 메모리 디바이스, 및 이러한 메모리 디바이스를 제공하는 방법을 제공한다.Yet another embodiment of the present invention provides a method of operating such a memory device. Yet another embodiment of the present invention provides a memory device that provides protection against signal disturbances at a node between a resistive memory element and a select transistor that can be easily generated, and a method of providing such a memory device.
메모리 회로, 이러한 메모리 회로를 동작시키는 방법, 메모리 디바이스 및 이러한 메모리 디바이스를 생성하는 방법의 이들 실시예들 중 1 이상은 독립항들에 따라 제공된다. 본 발명의 바람직한 실시예들은 종속항들에 기재된다. One or more of these embodiments of a memory circuit, a method of operating such a memory circuit, a memory device and a method of creating such a memory device are provided according to the independent claims. Preferred embodiments of the invention are described in the dependent claims.
제 1 실시형태에 따르면, 프로그램가능한 금속화 셀(programmable metallization cell)을 포함하는 저항성 메모리 요소, 비트 라인, 상기 비트 라인에 상기 저항성 메모리 요소를 커플링하기 위해 상기 저항성 메모리 요소를 어드레스하는 선택 트랜지스터, 및 상기 선택 트랜지스터와 상기 저항성 메모리 요소 사이의 노드에 사전정의된 전위를 인가하기 위해 상기 저항성 메모리 요소에 커플링된 또 다른 트랜지스터를 포함하는 메모리 회로에 관한 것이다. 이에 따라, 선택 트랜지스터가 비-도전성인 때에 적어도 저항성 메모리 요소의 저항 상태의 변화를 유발할 수 있는 노드의 플로팅이 발생하지 않도록, 선택 트랜지스터와 저항성 메모리 요소 사이의 노드가 사전정의된 전위로 유지되도록 달성될 수 있다.According to a first embodiment, a resistive memory element comprising a programmable metallization cell, a bit line, a selection transistor addressing the resistive memory element for coupling the resistive memory element to the bit line, And another transistor coupled to the resistive memory element for applying a predefined potential to a node between the select transistor and the resistive memory element. This achieves that the node between the select transistor and the resistive memory element is held at a predefined potential so that when the select transistor is non-conductive, at least no floating of the node occurs that can cause a change in the resistive state of the resistive memory element. Can be.
또 다른 실시형태에 따르면, 각각의 제 1 및 제 2 저항성 메모리 요소, 제 1 및 제 2 비트 라인, 상기 제 1 저항성 메모리 요소에 커플링되고, 상기 제 1 비트 라인과 상기 제 1 저항성 메모리 요소를 커플링하기 위해 상기 제 1 저항성 메모리 요소를 어드레스하는 제 1 선택 트랜지스터, 상기 제 2 저항성 메모리 요소와 커플링되고, 상기 제 2 비트 라인과 상기 제 2 저항성 메모리 요소를 커플링하기 위해 상기 제 2 저항성 메모리 요소를 어드레스하는 제 2 선택 트랜지스터, 상기 제 1 선택 트랜지스터와 상기 제 1 저항성 메모리 요소 사이의 제 1 노드에서 사전정의된 전위를 인가하기 위해, 상기 제 1 저항성 메모리 요소에 커플링된 또 다른 제 1 트랜지스터, 상기 제 2 선택 트랜지스터와 상기 제 2 저항성 메모리 요소 사이의 제 2 노드에서 사전정의된 전위를 인가하기 위해, 상기 제 2 저항성 메모리 요소에 커플링된 또 다른 제 2 트랜지스터를 포함하는 메모리 회로가 제공된다.According to yet another embodiment, coupled to each of the first and second resistive memory elements, the first and second bit lines, the first resistive memory element, the first bit line and the first resistive memory element. A first select transistor addressing the first resistive memory element for coupling, the second resistive memory element coupled with the second resistive memory element, the second resistive memory element coupled with the second resistive memory element; A second select transistor addressing a memory element, another second coupled to the first resistive memory element for applying a predefined potential at a first node between the first select transistor and the first resistive memory element A predefined potential at a second node between the first transistor, the second select transistor and the second resistive memory element A memory circuit including the first addition the
또 다른 실시형태에 따르면, 메모리 회로를 동작시키는 방법이 제공되고, 메모리 회로는 저항성 메모리 요소, 비트 라인, 상기 비트 라인에 상기 저항성 메모리 요소를 커플링하기 위해 상기 저항성 메모리 요소를 어드레스하는 선택 트랜지스터, 및 사전정의된 전위를 인가하기 위해 상기 저항성 메모리 요소에 커플링된 또 다른 트랜지스터를 포함하며, 상기 선택 트랜지스터는 제 1 전위가 인가되는 경우에 도전성이 되고 제 2 전위가 인가되는 경우에는 비-도전성이 되며, 상기 또 다른 트랜지스터는 제 2 저위가 인가되는 경우에 도전성이 되고 제 3 전위가 인가되 는 경우에는 비-도전성이 되며, 상기 제 3 전위는 상기 선택 트랜지스터가 비-도전성이도록 선택되고, 상기 선택 트랜지스터는 제 1 워드 라인을 통해 제어되고 상기 또 다른 트랜지스터는 제 2 워드 라인을 통해 제어된다. 상기 동작시키는 방법은 상기 저항성 메모리 요소에 사전정의된 전위를 인가하기 위해, 상기 선택 트랜지스터가 비-도전성이고 또 다른 트랜지스터가 도전성이도록 상기 메모리 회로의 휴지 상태(idle state) 시에 상기 제 1 및 제 2 워드 라인들 상에 제 2 전위를 인가하는 단계, 및 상기 저항성 메모리 요소를 어드레스하는 단계를 포함하고, 상기 어드레스하는 단계는 상기 선택 트랜지스터가 도전성이 되도록 상기 제 1 워드 라인 상에 제 1 전위를 인가하고, 상기 저항성 메모리 요소에 비트 라인 전위를 인가하며, 상기 또 다른 트랜지스터가 비-도전성이 되도록 상기 제 2 워드 라인 상에 제 3 전위를 인가함으로써 상기 어드레스하는 단계가 행해진다.According to yet another embodiment, a method of operating a memory circuit is provided, wherein the memory circuit comprises a resistive memory element, a bit line, a selection transistor that addresses the resistive memory element for coupling the resistive memory element to the bit line, And another transistor coupled to the resistive memory element to apply a predefined potential, the select transistor being conductive when a first potential is applied and non-conductive when a second potential is applied Wherein the another transistor is conductive when a second low is applied and non-conductive when a third potential is applied, the third potential being selected such that the selection transistor is non-conductive, The select transistor is controlled via a first word line and the another transistor is 2 is controlled through the word line. The method of operation includes the first and second operations in an idle state of the memory circuit such that the select transistor is non-conductive and another transistor is conductive to apply a predefined potential to the resistive memory element. Applying a second potential on two word lines, and addressing the resistive memory element, wherein addressing applies a first potential on the first word line such that the select transistor is conductive. The addressing is done by applying, applying a bit line potential to the resistive memory element, and applying a third potential on the second word line such that the another transistor is non-conductive.
또 다른 실시형태에 따르면, 선택 트랜지스터 구조체 및 또 다른 트랜지스터 구조체를 포함하는 제 1 메모리 셀을 포함하는 반도체 기판, 상기 반도체 기판 상에 배치되고, 제 1 비트 라인 및 제 1 및 제 2 워드 라인들을 포함하는 시그널링 층(signaling layer), 상기 시그널링 층 상에 배치되고, 고체 상태 전해질을 포함하는 메모리 층, 및 상기 메모리 층 상에 배치된 플레이트 구조체(plate structure)를 포함하는 메모리 디바이스가 제공된다.According to yet another embodiment, a semiconductor substrate comprising a first memory cell comprising a select transistor structure and another transistor structure, disposed on the semiconductor substrate, and including a first bit line and first and second word lines A memory device is provided that includes a signaling layer, a memory layer disposed on the signaling layer, and including a solid state electrolyte, and a plate structure disposed on the memory layer.
또 다른 실시형태에 따르면, 선택 트랜지스터 구조체 및 또 다른 트랜지스터 구조체를 포함하는 제 1 메모리 셀을 포함하는 반도체 기판을 제공하는 단계, 상기 반도체 기판 상에 시그널링 층을 제공하는 단계를 포함하고, 상기 시그널링 층은 제 1 비트 라인 및 제 1 및 제 2 워드 라인들을 포함하며, 상기 시그널링 층 상에 있으며, 고체 상태 전해질을 포함하는 메모리 층을 제공하는 단계, 및 상기 메모리 층 상에 배치된 플레이트 구조체를 제공하는 단계를 포함하는 메모리 디바이스를 생성하는 방법이 제공된다.According to yet another embodiment, there is provided a semiconductor substrate comprising a first memory cell comprising a select transistor structure and another transistor structure, providing a signaling layer on the semiconductor substrate, the signaling layer Is a first bit line and includes first and second word lines, providing a memory layer on the signaling layer, the memory layer comprising a solid state electrolyte, and providing a plate structure disposed on the memory layer. A method is provided for creating a memory device comprising the step.
도 1에는 메모리 디바이스에서 사용되는 저항성 메모리 셀(1)의 개략적인 도면이 도시된다. 저항성 메모리 셀(1)은 비트 라인(4) 및 플레이트 요소(5) 사이에 직렬로 커플링된 선택 트랜지스터(2) 및 저항성 메모리 요소(3)를 포함한다. 상기 플레이트 요소(5)는 고정된 전위 값으로 설정된 사전설정된 플레이트 전위를 공급한다. 상세하게는 선택 트랜지스터(2)의 제 1 단자는 비트 라인(4)에 커플링되고, 선택 트랜지스터(2)의 제 2 단자는 저항성 메모리 요소(3)의 제 1 단자와 커플링된다. 저항성 메모리 요소(3)의 제 2 단자는 플레이트 요소(5)에 커플링된다. 선택 트랜지스터(2)의 게이트 단자는 선택 트랜지스터(2)가 도전성 또는 비-도전성이 되도록 활성화 신호가 인가될 수 있는 워드 라인(6)에 커플링된다. 1 shows a schematic view of a
저항성 메모리 요소(3)는 애노드와 캐소드 사이에 개재된 고체 상태 전해 물질을 갖는 CBRAM 메모리 요소로서 구성된다. 애노드는 전극들에 의해 인가된 전기장의 강도 및 방향에 의존하여 고체 상태 전해 물질 안으로 이동될 수 있거나 그로부터 제거될 수 있는 물질을 포함한다. 캐소드는 불활성 물질로 만들어진다. The
저항성 메모리 요소(3)는 상이한 저항 상태들로, 예를 들어 낮은 저항을 갖는 낮은 저항 상태와 높은 저항을 갖는 높은 저항 상태로 설정될 수 있다. 높은 저 항 상태에서 저항성 메모리 요소(3)는 1 내지 10 MegΩ 범위의 저항을 가지므로, 노드(NODE)는 이 저항에 의해 플레이트 요소에 커플링된다. 저항성 메모리 요소(3)가 높은 저항 상태에 있고 선택 트랜지스터(2)가 비-도전성이 된 경우, 선택 트랜지스터(2)와 저항성 메모리 요소(3) 사이의 노드(NODE)는 실질적으로 플로팅되므로, 외란들이 그 위에 유도될 수 있다. The
노드(NODE) 상의 외란들은 저항 상태의 저항의 강하(drop)를 유발할 수 있는 저항성 메모리 요소(3)에 걸친 전압 강하가 발생하게 할 수 있으므로, 상기 저항 상태와 연관된 로직 상태가 변화되고 저장된 정보가 원치않는 방식으로 수정되는 결과를 가져올 수 있다.Disturbance on the node NODE can cause a voltage drop across the
도 2의 신호 시간 도면에 도시된 바와 같이, 워드 라인(WL 전압) 상의 활성화 신호의 레벨 전이는 노드(NODE)(노드 전압)에서 이러한 외란을 유도할 수 있다. 활성화 신호가 선택 트랜지스터(2)를 강제하는 경우, 워드 라인의 레벨 전이에 의해 유도된 외란이 저항성 메모리 요소(3)에 걸친 전압 강하에 실질적일 영향을 주지 않도록 노드가 비-플로팅(non-floating)된다. 활성화 신호의 레벨 전이가 선택 트랜지스터(2)를 비-도전성이 되게 하는 경우, 저항성 메모리 요소(3)에 걸친 전압 강하를 생기게 하는 노드(NODE) 상에 활성화 신호의 레벨 전이가 유도될 수 있도록 노드(NODE)가 플로팅된다. 전압 강하의 방향에 의존하여, 전압 강하는 저항의 강하를 유발함에 따라 그와 연관된 로직 상태를 변화시킬 수 있으므로, 메모리 셀에 저장된 정보가 원치않는 방식으로 변화될 수 있다. 전압 강하가 상당한 저항 변화를 유발하지 않는다 하더라도, 외란 전위의 유도는 반복되는 방식으로 메모리 셀에 저 장된 정보의 저하를 유발할 수 있다(즉, 저항 강하에서는 각각의 메모리 셀에 저장된 정보를 검출하는 것이 더 어렵게 된다).As shown in the signal time diagram of FIG. 2, the level transition of the activation signal on the word line WL voltage may lead to such disturbance at node NODE (node voltage). When the activation signal forces the
도 3a에는 저항성 메모리 셀들이 배치될 수 있는 다수의 비트 라인들(41 및 42) 및 다수의 워드 라인들(61 내지 64)을 포함하는 메모리 셀 어레이(10)가 도시된다. 도시된 예시에서는 2 개의 저항성 메모리 셀들(11 및 12)이 제 1 비트 라인(41)과 커플링되고, 2 개의 저항성 메모리 셀들(13 및 14)이 제 2 비트 라인(42)과 커플링된다. 상세하게는 제 1 비트 라인(41) 상의 2 개의 저항성 메모리 셀들(11 및 12)은 각각의 선택 트랜지스터들(2)의 제 1 단자들이 제 1 비트 라인(4)에 공통으로 커플링되고 그들의 게이트 단자들이 이웃하는 워드 라인들과 커플링되도록 배치된다. 게이트 단자들은 제 3 워드 라인(63) 및 제 4 워드 라인(64)과 커플링된다. 제 1 및 제 2 저항성 메모리 셀들(11 및 12)의 저항성 메모리 요소들의 제 2 단자들은 상이한 위치들 상에서 플레이트 요소(5)와 커플링된다.3A shows a
제 2 비트 라인(42) 상에는 제 3 및 제 4 저항성 메모리 셀(13 및 14)이 배치된다. 각각의 선택 트랜지스터들(2)의 제 1 단자들은 제 2 비트 라인(42)과 공통으로 커플링되며, 각각의 저항성 메모리 셀(13 및 14)의 제 2 단자들은 상이한 위치들에서 플레이트 요소(5)와 커플링된다. 제 3 저항성 메모리 셀(13)의 저항성 메모리 요소의 제 2 단자 및 제 4 저항성 메모리 셀(14)의 저항성 메모리 요소(3)의 제 2 단자는 동일한 위치에서 플레이트 요소(5)와 커플링된다.Third and fourth
도 3b에는 도 3a에 따른 메모리 디바이스의 레이아웃의 개략적인 평면도가 도시된다. 2 개의 저항성 메모리 셀들의 한 쌍, 각각의 비트 라인에 공통으로 커플링된 선택 트랜지스터들의 제 1 단자들은 각각의 저항성 메모리 셀(11 및 12, 및 13 및 14)의 쌍들의 배치에 관해 일종의 바둑판 패턴이 달성되도록 2 개의 상이한 비트 라인들 상에 엇갈려(staggered) 배치된다. 상세하게는 레이아웃 개략도의 평면도는 각각의 선택 트랜지스터들(2)의 채널 영역 및 소스/드레인 영역들을 나타내는 활성 영역들(15)에 걸쳐 연장되는 비트 라인들(41 및 42)을 도시한다. 비트 라인이 연장되는 활성 영역들(15)은 이웃하는 비트 라인이 STI(shallow trench isolation)에 의해 연장되는 활성 영역들 및 비-활성 영역들로부터 물리적으로 격리(isolate)된다. 2 번째마다 있는 소스/드레인 영역 내의 비트 라인들 중 하나를 따라, 저항성 메모리 요소를 포함하는 층과 각각의 소스/드레인 영역을 연결시키는 플러그가 제공된다. 그들 사이에 배치된 각각의 소스/드레인 영역에서 비트 라인은 소스/드레인 영역과 연결된다. 주어진 예시에서는 비트 라인을 따라 4 번째마다 있는 소스/드레인 영역이 비트 라인과 연결된다.3b shows a schematic plan view of the layout of the memory device according to FIG. 3a. A pair of two resistive memory cells, the first terminals of select transistors commonly coupled to each bit line, are arranged in an arrangement of pairs of respective
이로 인해, 이는 각각의 저항성 메모리 요소와의 연결을 위해서도 또한 비트 라인과의 연결을 위해서도 사용되지 않는 하나의 소스/드레인 영역을 남게 한다. 제 2 비트 라인은 동일한 구성을 갖는 한편, 각각의 비트 라인과 연결된 소스/드레 인 영역은 이웃하는 비트 라인이 연장되는 소스/드레인 영역에 이웃하게 되며, 사용되지 않는다. 따라서, 메모리 셀 어레이 내의 메모리 셀들의 엇갈린 설계가 제공될 수 있다.This leaves one source / drain area unused either for connection with each resistive memory element nor for connection with bit lines. The second bit line has the same configuration, while the source / drain region connected with each bit line is adjacent to the source / drain region where the neighboring bit line extends and is not used. Thus, a staggered design of memory cells in a memory cell array can be provided.
노드(NODE)에 유도될 수 있는 외란들에 관한 문제를 극복하기 위해, 선택 트랜지스터가 비-도전성이 되고 저항성 메모리 요소(3)가 높은 저항 상태에 있는 경우, 또 다른 트랜지스터가 노드(NODE)와 커플링된다. 또 다른 트랜지스터는 선택 트랜지스터가 비-도전성이고 저항성 메모리 요소가 높은 저항 상태에 있는 때에 적어도 사전정의된 전위와 노드(NODE)를 커플링한다. 또 다른 트랜지스터는 선택 트랜지스터가 비-도전성이 됨과 동시에 노드(NODE)에서 사전설정된 전위를 커플링하도록 제공될 수 있다. 또한, 또 다른 트랜지스터를 이용하여 사전정의된 전위와 노드(NODE)를 커플링하고, 선택 트랜지스터가 도전성이 된 이후에 사전정의된 전위로부터 노드(NODE)를 디커플링(decouple)하는 것이 바람직하다. 이에 따라, 노드(NODE)는 항상 고정된 전위로 연결되도록 달성될 수 있다. 또 다른 사전설정된 전위의 제공을 회피하기 위해서, 사전설정된 전위는 플레이트 요소(5)에 의해 제공되는 플레이트 전위로서 선택될 수 있다.In order to overcome the problem of disturbances that may be induced at the node NODE, when the selection transistor is non-conductive and the
상세하게는 도 4에 도시된 바와 같이, 저항성 메모리 요소(3)에 대해 병렬로 커플링된 또 다른 트랜지스터(7)가 제공되며, 이는 상기 또 다른 트랜지스터(7)가 도전성이 되는 경우에 플레이트 요소(5)와 노드(NODE)를 커플링하고, 상기 또 다른 트랜지스터(7)가 비-도전성이 되는 경우에 상기 플레이트 요소(5)로부터 상기 노드(NODE)를 디커플링한다. 상세하게는 또 다른 트랜지스터(7)의 제 1 단자는 노 드(NODE)와 커플링되고, 또 다른 트랜지스터(7)의 제 2 단자는 플레이트 요소(5)와 커플링된다. 또 다른 트랜지스터(7)의 게이트 단자는 이웃하는 제 2 워드 라인(6')과 커플링되고, 그 시그널링은 상기 또 다른 트랜지스터(7)가 이웃하는 비트 라인 상에 배치된 또 다른 메모리 셀들의 선택 트랜지스터들(2)을 활성화 및/또는 비활성화하지 않고 독립적으로 제어될 수 있도록 선택된다. 이는 또 다른 트랜지스터들(7)이 감소형의 전계 효과 트랜지스터들로서 설계되는 한편, 제 1 워드 라인(6)에 커플링된 선택 트랜지스터들(2)이 증가형의 전계 효과 트랜지스터들로서 설계되거나, 그와 반대로 설계된다는 점에서 달성될 수 있다. In detail, as shown in FIG. 4, another transistor 7 coupled in parallel with the
주어진 예시에서, 선택 트랜지스터(2)를 제어하기 위해, 활성화 신호는 제 1 전위, 예컨대 접지 전위의 신호 레벨을 가질 수 있고, 제 2 전위 상의 제 2 신호 레벨, 예컨대 높은 레벨을 가질 수 있으며, 상기 선택 트랜지스터(2)는 상기 제 1 전위가 인가되는 경우에 비-도전성이 되고, 상기 제 2 전위가 인가되는 경우에 도전성이 된다. 또 다른 트랜지스터(7)가 감소형으로 되어 있는 경우, 이웃하는 워드 라인(6') 상의 제 1 전위의 인가는 상기 또 다른 트랜지스터(7)가 도전성이 되게 하고, 상기 이웃하는 워드 라인 상에 배치된 또 다른 선택 트랜지스터들이 여전히 비-도전성이 되게 한다. 이에 따라, 휴지 상태(ilde state) 시 어드레스되지 않은 메모리 셀(1)의 노드(NODE)는 또 다른 트랜지스터(7)를 통해 플레이트 요소(5)의 플레이트 전위와 커플링된다. 각각의 메모리 셀(1)이 어드레스되어야 하는 경우, 워드 라인(6)의 활성화 신호는 선택 트랜지스터(2)가 도전성이 되도록 제 1 전위로부터 제 2 전위로의 변위(transfer)를 갖는다. 이웃하는 워드 라인(6') 상에 배치 된 또 다른 메모리 셀들의 또 다른 선택 트랜지스터들이 도전성이 되게 하지 않고 또 다른 트랜지스터(7)를 비-도전성이 되게 하기 위해서, 이웃하는 워드 라인(6') 상의 또 다른 메모리 셀들의 선택 트랜지스터를 도전성이 되게 하지 않고 또 다른 트랜지스터(7)를 비-도전성이 되게 하도록 구성된 제 3 전위가 이웃하는 워드 라인(6')에 인가된다. 그러므로, 제 3 전위는 바람직하게는 제 1 전위에 관해 제 2 전위의 부호와 상이한 부호를 갖는다. 부연하면, 제 1 전위는 제 2 전위와 제 3 전위 사이의 범위에서 선택된다. 일반적으로 말하면, 선택 트랜지스터(2) 및 또 다른 트랜지스터(7)는 그들이 동일한 워드 라인 상에 배치된 경우에 선택 트랜지스터들(2) 및 또 다른 트랜지스터들(7)이 모두 비-도전성인 상태로 설정되고, 선택 트랜지스터(2) 또는 또 다른 트랜지스터(7) 중 하나만이 도전성이 되고 다른 하나는 비-도전성이 되는 상태들로 설정될 수 있도록 설계된다. In the given example, to control the
일반적으로, 선택 트랜지스터는 제 1 전위가 인가되는 경우에 도전성이 될 수 있고, 제 2 전위가 인가되는 경우에 비-도전성이 될 수 있으며, 또 다른 트랜지스터는 상기 제 2 전위가 인가되는 경우에 도전성이 될 수 있고, 제 3 전위가 인가되는 경우에 비-도전성이 될 수 있다.In general, the selection transistor may be conductive when a first potential is applied, may be non-conductive when a second potential is applied, and another transistor may be conductive when the second potential is applied Can be, and become non-conductive when a third potential is applied.
또한, 선택 트랜지스터는 제 1 워드 라인을 통해 제어되며, 또 다른 트랜지스터는 제 2 워드 라인을 통해 제어된다. 제 3 전위는 선택 트랜지스터가 비-도전성이도록 선택될 수 있다. 이는 그 위에 배치된 또 다른 저항성 메모리 셀의 또 다른 선택 트랜지스터를 제어하는데 사용될 제 2 워드 라인을 허용한다. 또한, 선택 트랜지스터가 증가형의 전계 효과 트랜지스터이고 또 다른 트랜지스터가 감소형의 전계 효과 트랜지스터이도록 제공될 수 있으며, 제 1 전위는 제 2 전위와 제 3 전위 사이의 범위로 설정된다. 이에 따라, 또 다른 트랜지스터 및 선택 트랜지스터는 상기 트랜지스터들이 동일한 워드 라인 상에 배치되는 경우에도 제 1, 제 2 및 제 3 전위에 의해 독립적으로 제어될 수 있다. In addition, the select transistor is controlled through the first word line and another transistor is controlled through the second word line. The third potential can be selected such that the select transistor is non-conductive. This allows a second word line to be used to control another select transistor of another resistive memory cell disposed thereon. It is also possible to provide that the selection transistor is an increased field effect transistor and another transistor is a reduced field effect transistor, the first potential being set in a range between the second potential and the third potential. Accordingly, another transistor and a selection transistor can be independently controlled by the first, second and third potentials even when the transistors are disposed on the same word line.
또한, 제 1 및 제 2 워드 라인들 상에 제 1, 제 2 및 제 3 전위들을 인가하고, 비트 라인 상에 기록 및 판독 전위 중 1 이상을 인가하도록 제어 회로가 제공될 수 있다.In addition, a control circuit may be provided to apply the first, second and third potentials on the first and second word lines and to apply one or more of the write and read potentials on the bit line.
또한, 제어 회로는 선택 트랜지스터가 비-도전성이고 또 다른 트랜지스터가 도전성이도록 메모리 회로의 휴지 상태 시에 제 1 및 제 2 워드 라인들 상에 제 2 전위를 인가하여, 저항성 메모리 요소 상에 사전설정된 전위를 인가할 수 있다. In addition, the control circuit applies a second potential on the first and second word lines in the idle state of the memory circuit such that the select transistor is non-conductive and the other transistor is conductive, thereby presetting a predetermined potential on the resistive memory element. Can be applied.
또한, 제어 회로는 선택 트랜지스터가 도전성이 되도록 제 1 워드 라인 상에 제 1 전위를 인가하고, 저항성 메모리 요소가 어드레스되는 경우에 상기 저항성 메모리 요소에 비트 라인 전위를 인가하며, 또 다른 트랜지스터가 비-도전성이 되도록 제 2 워드 라인 상에 제 3 전위를 인가할 수 있다. 상기 제 3 전위는 비트 라인과 플레이트 요소 간의 숏컷(shortcut)을 회피하기 위해 비트 라인 전위가 비트 라인에서 인가되기 이전에 인가될 수 있다. The control circuit also applies a first potential on the first word line so that the select transistor is conductive, applies a bit line potential to the resistive memory element when the resistive memory element is addressed, and another transistor is non- A third potential can be applied on the second word line so as to be conductive. The third potential can be applied before the bit line potential is applied at the bit line to avoid a shortcut between the bit line and the plate element.
특히, 제어 회로는 제 1 전위가 제 1 워드 라인에 인가됨과 동시에 또는 그 이후에 제 2 워드 라인 상에 제 3 전위를 인가할 수 있다.In particular, the control circuit can apply a third potential on the second word line simultaneously with or after the first potential is applied to the first word line.
저항성 메모리 요소의 제 1 단자는 선택 트랜지스터의 제 1 단자와 커플링될 수 있고, 플레이트 단자는 플레이트 전위를 인가하기 위해 저항성 메모리 요소의 제 2 단자와 커플링되며, 선택 트랜지스터의 제 2 단자는 비트 라인과 커플링되고, 또 다른 트래지스터는 사전정의된 전위가 인가되는 제 2 단자에서 저항성 메모리 요소의 제 1 단자와 커플링되는 제 1 단자를 갖는다.The first terminal of the resistive memory element may be coupled with the first terminal of the select transistor, the plate terminal is coupled with the second terminal of the resistive memory element to apply a plate potential, and the second terminal of the select transistor is a bit Coupling with the line, another transistor has a first terminal coupled with the first terminal of the resistive memory element at a second terminal to which a predefined potential is applied.
또 다른 트랜지스터의 제 2 단자는 플레이트 요소에 연결될 수 있으며, 상기 플레이트 전위는 사전정의된 전위로서 저항성 메모리 요소 상에 인가된다. A second terminal of another transistor can be connected to the plate element, the plate potential being applied on the resistive memory element as a predefined potential.
또한, 또 다른 트랜지스터의 게이트 단자는 제 2 워드 라인에 연결될 수 있으며, 선택 트랜지스터의 게이트 단자는 제 1 워드 라인에 연결될 수 있다.In addition, the gate terminal of another transistor may be connected to the second word line, and the gate terminal of the select transistor may be connected to the first word line.
각각의 신호들 및 전위들을 인가하기 위해 워드 라인 및 비트 라인에 커플링된 제어 회로가 제공된다.A control circuit coupled to the word line and the bit line is provided for applying respective signals and potentials.
도 5a에는 본 발명의 일 실시예가 도시된다. 도 3a의 메모리 디바이스와는 대조적으로, 도 3a의 실시예에 대해 메모리 셀들에 의해 점유되지 않았던 워드 라인들(61 내지 64) 및 비트 라인들(41 및 42)의 교차점들에, 각각의 워드 라인들(61 내지 64)에 의해 제어되는 또 다른 트랜지스터들(7)이 배치되고, 각각의 또 다른 트랜지스터들(7)의 제 2 단자들은 플레이트 요소(5)와 연결된다. 이에 따라, 각각이 한 쌍의 선택 트랜지스터(2)를 갖고 또 다른 메모리 셀들(7)이 나란히(side by side) 배치된 저항성 메모리 셀들이 제공될 수 있다. 상기 메모리 셀들은 비트 라인을 따라 제 1 메모리 셀이 또 다른 트랜지스터(7)가 배치된 각가의 좌측 워드 라인(62), 및 각각의 선택 트랜지스터(2)가 배치된 각각의 우측 워드 라인(63)을 갖는 방식으로 교번하여(alternatingly) 배치된다.5A shows one embodiment of the present invention. In contrast to the memory device of FIG. 3A, at the intersections of the
또한, 제 1 메모리 셀을 뒤따르는 비트 라인을 따라, 각각의 좌측 워드 라인(2) 상에 배치된 선택 트랜지스터 및 각각의 우측 워드 라인 상에 배치된 또 다른 트랜지스터(7)를 갖는 제 2 메모리 셀이 배치된다. 이에 따라, 2 개의 또 다른 트랜지스터들(7)의 교번하는 쌍들 및 2 개의 선택 트랜지스터들(2)의 쌍들은 비트 라인(41 또는 42) 중 하나를 따라 2 개의 이웃하는 워드 라인들(61 내지 64) 각각에 배치된다. 2 개의 이웃하는 비트 라인들(41 및 42)에 대해, 각각의 워드 라인들(61 내지 64)에서 또 다른 트랜지스터(7) 및 선택 트랜지스터(2)가 워드 라인을 따라 교번하여 배치된다.Also, a second memory cell having a select transistor disposed on each
일반적으로, 제 1 및 제 2 워드 라인들 상에 제 1, 제 2 및 제 3 전위들을 인가하고, 비트 라인(4) 상에 기록 및 판독 전위들 중 1 이상을 인가하도록 제어 회로(8)가 제공된다. 제어 회로(8)는 선택 트랜지스터들이 비-도전성이고 또 다른 트랜지스터들이 도전성이도록 메모리 회로의 휴지 상태 시에 제 1 및 제 2 워드 라인 상에 제 2 전위를 인가하고, 저항성 메모리 요소들 사에 사전정의된 전위를 인가하도록 동작될 수 있다. 제 1 저항성 메모리 요소를 어드레스하기 위해, 제어 회로는 선택 트랜지스터를 도전성이 되게 하도록 제 1 워드 라인(6) 상에 제 1 전위를 인가하고, 저항성 메모리 요소에 비트 라인 전위를 인가하며, 또 다른 트랜지스터(7)가 비-도전성이 되게 하도록 제 2 워드 라인(6') 상에 제 3 전위를 인가하도록 동작될 수 있다. 제 2 워드 라인(6') 상에 인가된 제 3 전위는 제 2 워드 라인과 연결된 제 2 선택 트랜지스터(2)가 비-도전성 상태로 유지됨에 따라, 제 2 저항 성 메모리 요소(3)가 액세스되지 않는 것을 보장한다. In general, the
제 2 저항성 메모리 요소들을 어드레스하기 위해, 제어 회로(8)는 제 2 선택 트랜지스터가 도전성이 되게 하도록 제 2 워드 라인(6') 상에 제 1 전위를 인가하고, 제 2 저항성 메모리 요소에 비트 라인 전위를 인가하며, 또 다른 제 2 트래지스터가 비-도전성이 되게 하도록 제 1 워드 라인 상에 제 3 전위를 인가하도록 동작될 수 있다. 또 다른 제 2 트랜지스터에 걸쳐 비트 라인과 플레이트 요소 간의 숏컷을 회피하기 위해서, 비트 라인 전위는 또 다른 제 2 트랜지스터(7)가 비-도전성이 된 후에 비트 라인(4)에 인가된다.To address the second resistive memory elements, the
특히, 제어 회로는 제 1 전위가 제 1 워드 라인에 인가됨과 동시에 또는 그 이후에 제 2 워드 라인 상에 제 3 전위를 인가하도록 작동될 수 있다. 또한, 제어 회로는 제 2 저항성 메모리 요소에 액세스하는 때에 제 1 전위가 제 2 워드 라인에 인가됨과 동시에 또는 그 이후에 제 1 워드 라인 사에 제 3 전위를 인가하도록 동작될 수 있다. In particular, the control circuit can be operable to apply a third potential on the second word line simultaneously with or after the first potential is applied to the first word line. The control circuit can also be operated to apply a third potential to the first word line yarn at the same time as or after the first potential is applied to the second word line when accessing the second resistive memory element.
또 다른 실시예에 따르면, 제 1 저항성 메모리 요소의 제 1 단자는 제 1 선택 트랜지스터의 제 1 단자와 커플링되고, 플레이트 요소는 플레이트 전위를 인가하기 위해 제 1 저항성 메모리 요소의 제 2 단자와 커플링되며, 제 1 선택 트랜지스터의 제 2 단자는 비트 라인과 커플링되며, 또 다른 제 1 트랜지스터는 제 1 저항성 메모리 요소의 제 1 단자 및 사전정의된 전위가 인가되는 제 2 단자와 커플링되고, 제 2 저항성 메모리 요소의 제 1 단자는 제 2 선택 트랜지스터의 제 1 단자와 커플링되며, 플레이트 요소는 플레이트 전위를 인가하기 위해 제 2 저항성 메모 리 요소의 제 2 단자와 커플링되고, 제 2 선택 트랜지스터의 제 2 단자는 제 2 저항성 메모리 요소의 제 1 단자 및 사전정의된 전위가 인가되는 제 2 단자와 커플링된다.According to another embodiment, the first terminal of the first resistive memory element is coupled with the first terminal of the first select transistor, and the plate element is coupled with the second terminal of the first resistive memory element to apply a plate potential. Ring, a second terminal of the first select transistor is coupled with the bit line, another first transistor is coupled with a first terminal of the first resistive memory element and a second terminal to which a predefined potential is applied, The first terminal of the second resistive memory element is coupled with the first terminal of the second select transistor, the plate element is coupled with the second terminal of the second resistive memory element to apply a plate potential, and the second select The second terminal of the transistor is coupled with the first terminal of the second resistive memory element and the second terminal to which a predefined potential is applied.
또한, 또 다른 제 1 및 제 2 트랜지스터들의 제 2 단자들은 플레이트 요소(5)에 연결될 수 있다. 또한, 또 다른 제 1 트랜지스터의 게이트 다자는 제 2 워드 라인에 연결될 수 있고, 제 1 선택 트랜지스터의 게이트 단자는 제 1 워드 라인에 연결되며, 또 다른 제 2 트랜지스터의 게이트 단자는 제 1 워드 라인에 연결되고, 제 2 선택 트랜지스터의 게이트 단자는 제 2 워드 라인에 연결된다.Also, the second terminals of the further first and second transistors can be connected to the
도 5b에 도시된 바와 같이, 또한 도 3b와는 대조적으로, 비-활성 영역임에 따라 도 3b의 실시예에서 사용되지 않는 소스/드레인 영역에, 플레이트 요소(5)와 각각의 소스/드레인 영역(16)을 연결시키는 상호연결 요소(interconnection element: 20)가 제공된다. 또한, 저항성 메모리 요소로의 또 다른 상호연결 요소(18)가 제공될 수 있다. 다른 활성 영역(19)이 제공된다. 상기 다른 활성 영역(19) 내에 감소형의 전계 효과 트랜지스터들로서 또 다른 트랜지스터들(7)을 제공하기 위해, 디플리션 임플란트(depletion implant: 점선으로 표시됨)가 제공된다. 그 안에는 또 다른 트랜지스터들(7)이 감소형으로 만들어지도록 또 다른 트랜지스터들(7)이 제공되어야 한다. 디플리션 임플란트는 임플란트 공정, 확산 공정 등에 의해 처리될 수 있다.As shown in FIG. 5B, and also in contrast to FIG. 3B, in the source / drain regions not used in the embodiment of FIG. 3B as they are non-active regions, the
도 6a 내지 도 6e를 참조하면, 본 발명의 일 실시예에 따른 메모리 디바이스의 생성 공정을 예시하는 공정 단계들이 도시된다. 도 6a에 도시된 바와 같이, 2 개의 선택 트랜지스터들의 소스/드레인 영역들(16) 및 채널 영역들(17)이 활성 영역(15) 내에 배치되고, 다른 활성 영역(19)에는 2 개의 또 다른 트랜지스터들이 배치되는 디플리션 임플란트가 제공되는 반도체 기판(30)이 제공된다. 비트 라인을 따라 활성 영역들(15) 및 다른 활성 영역들(19)이 교번하는 방식으로 배치된다. 도 6a 내지 도 6e에서 비트 라인은 도면 평면에 대해 평행하게 연장되고, 각각의 채널 영역들(17) 위에 배치된 워드 라인들(23)은 상기 비트 라인에 대해 실질적으로 수직으로 연장된다. 절연 시그널링 층(21)을 통해, 이후 저항성 메모리 요소를 형성하는 고체 상태 전해 물질로의 접촉을 제공하기 위해, 제 2 소스/드레인 영역(16)마다 활성 영역(15) 내에 있는 그 일부분에 상호연결 요소(18)가 제공된다. 상기 시그널링 층(21)은 워드 라인 및 비트 라인 구조체들을 포함한다. 다른 활성 영역(19) 내에 놓인 각각의 소스/드레인 영역 내의 2 개의 상호연결 요소들(18) 사이에는 상호연결 요소(18)가 구현되는 1 이상의 동일한 공정 단계들을 이용하여 바람직하게 새성되는 또 다른 상호연결 요소(20)가 제공된다. 상호연결 요소들(18, 20)은 상기 상호연결 요소들(18, 20)이 시그널링 층(21)의 표면 상에서 자유롭게 접촉할 수 있도록, 리소그래피 공정들에 의해, 예를 들어 실리콘 이산화물 등과 같은 절연 물질로서 제공된 시그널링 층(21) 내에 형성된다.6A-6E, process steps illustrating a process of creating a memory device in accordance with one embodiment of the present invention are shown. As shown in FIG. 6A, the source /
도 6b에 도시된 바와 같이, 상호연결 요소들(18) 및 또 다른 상호연결 요소들(20) 각각이 그와 접촉하도록, 시그널링 층(21)의 표면 위에는 고체 상태 전해 물질(22)이 도포, 예를 들어 증착된다.As shown in FIG. 6B, a solid state
도 6c의 공정 상태에서 도시된 바와 같이, 또 다른 상호연결 요소(20)의 상 부 표면을 덮는 고체 상태 전해 물질이 제거되며, 도 6d에 도시된 바와 같이, 또 다른 상호연결 요소(20)가 고체 상태 전해 물질(22)로부터 분리되고 격리되도록 절연 스페이서들(insulating spacer: 24)이 도포된다.As shown in the process state of FIG. 6C, the solid state electrolytic material covering the upper surface of another
그 후, 고체 상태 전해 물질에 의해 형성된 저항성 메모리 요소(3)의 하나의 전극과 상기 고체 상태 전해 물질로부터 드러난 또 다른 상호연결 요소(20)의 일 단부가 플레이트 요소와 동시에 연결되도록 셀 어레이를 덮기 위해 도전성 플레이트 요소 물질(23)이 도포된다.Thereafter, covering the cell array such that one electrode of the
이에 따라, 비트 라인을 따라 활성 영역(15) 및 다른 활성 영역(19) 상에 부분적으로 위치된 메모리 셀이 제공된다.Thus, memory cells are provided that are located partially on the
종래의 이러한 종류의 메모리 디바이스들에 비해, 디플리션 임플란트가 제공된 영역은 통상적으로 사용되지 않은 채로 유지되며, 또 다른 트랜지스터들(7)을 구현하기 위해 각각의 저항성 메모리 셀에 대해 또 다른 칩 영역이 요구되지 않는다. Compared with conventional memory devices of this kind, the area provided with depletion implants is typically left unused, and another chip area for each resistive memory cell to implement further transistors 7. This is not required.
일반적으로, 선택 트랜지스터 및 또 다른 트랜지스터는 각각 제 1 소스/드레인 영역을 가질 수 있으며, 시그널링 층 내에는 제 1 소스/드레인 영역과 메모리 층 사이에 전기적인 접촉을 제공하는 상호연결 요소가 제공된다.In general, the select transistor and another transistor may each have a first source / drain region, and within the signaling layer are provided interconnection elements that provide electrical contact between the first source / drain region and the memory layer.
또한, 또 다른 트랜지스터는 제 2 소스/드레인 영역을 포함할 수 있으며, 제 2 소스/드레인 영역과 플레이트 구조체를 연결시키는 또 다른 상호연결 요소가 제공된다.In addition, another transistor may include a second source / drain region, and another interconnecting element is provided that connects the second source / drain region and the plate structure.
제 1 워드 라인은 선택 트랜지스터 구조체의 게이트 영역과 커플링될 수 있 고, 제 2 워드 라인은 또 다른 트랜지스터 구조체의 게이트 영역과 커플링될 수 있다.The first word line may be coupled with the gate region of the select transistor structure and the second word line may be coupled with the gate region of another transistor structure.
제 1 선택 트랜지스터는 비트 라인과 커플링된 제 3 소스/드레인 영역을 포함할 수 있으며, 제 2 메모리 셀이 제공되며, 제 2 선택 트랜지스터의 제 3 소스/드레인 영역은 또 다른 제 1 트랜지스터의 제 3 소스/드레인 영역과 함께 공통의 제 3 소스/드레인 영역으로서 제공된다.The first select transistor can include a third source / drain region coupled with the bit line, and a second memory cell is provided, wherein the third source / drain region of the second select transistor is the first source of another first transistor. It is provided as a common third source / drain region with three source / drain regions.
대안적으로 또는 추가적으로, 제 2 메모리 셀이 제공될 수 있으며, 또 다른 제 2 트랜지스터의 제 2 소스/드레인 영역은 또 다른 제 1 트랜지스터의 제 2 소스/드레인 영역과 함께 공통의 제 2 소스/드레인 영역으로서 제공된다.Alternatively or additionally, a second memory cell may be provided, wherein the second source / drain region of another second transistor is common second source / drain along with the second source / drain region of another first transistor. It is provided as an area.
특히, 선택 트랜지스터 구조체는 증가형의 전계 효과 트랜지스터로서 형성되고, 또 다른 트랜지스터 구조체는 감소형의 전계 효과 트랜지스터로서 형성되며, 또 다른 제 1 및 제 2 트랜지스터 구조체들은 반도체 기판 내의 도펀트 웰(dopant well) 내에 형성되고, 상기 도펀트 웰은 반도체 기판에 비해 상이한 도펀트 농도를 갖는다.In particular, the select transistor structure is formed as an incremental field effect transistor, another transistor structure is formed as a reduced field effect transistor, and the other first and second transistor structures are dopant wells in a semiconductor substrate. And the dopant wells have different dopant concentrations as compared to the semiconductor substrate.
제 1 및 제 2 메모리 셀 어레이는 제 1 비트 라인을 따라 배치될 수 있고, 제 1 비트 라인에 대해 실질적으로 평행하게 연장되는 제 2 비트 라인이 제공되며, 제 2 비트 라인을 따라 제 3 및 제 4 메모리 셀들이 배치되고, 상기 비트 라인들의 연장에 대해 실질적으로 수직인 방향으로 선택 트랜지스터 구조체들 및 또 다른 트랜지스터 구조체들이 교번하여 배치된다.The first and second memory cell arrays may be disposed along a first bit line, provided with a second bit line extending substantially parallel to the first bit line, and having a third and a second along the second bit line. Four memory cells are disposed, and the select transistor structures and the other transistor structures are alternately arranged in a direction substantially perpendicular to the extension of the bit lines.
일반적으로, 상호연결 요소 및 또 다른 상호연결 요소를 제공하는 단계는 1 이상의 동일한 공정 단계들에서 수행될 수 있으며, 적어도 또 다른 상호 연결 요소 위에 위치된 영역에 메모리 층을 제공하는 단계 이후에, 메모리 셀이 제거되고, 그 후 또 다른 상호연결 요소가 플레이트 구조체와 전기적으로 접촉하도록 플레이트 구조체가 도포된다.In general, providing the interconnect element and another interconnect element may be performed in one or more of the same process steps, and after providing the memory layer in an area located at least over another interconnect element, The cell is removed and then the plate structure is applied so that another interconnecting element is in electrical contact with the plate structure.
또 다른 상호연결 요소 위의 메모리 셀을 제거한 후에는 플레이트 구조체가 도포되기 이전에 메모리 셀의 측벽에 절연 층이 인가될 수 있다. After removing the memory cell over another interconnect element, an insulating layer may be applied to the sidewalls of the memory cell before the plate structure is applied.
또한, 제 1 선택 트랜지스터 구조체에는 비트 라인과 커플링되는 소스/드레인 영역이 제공될 수 있고, 제 2 메모리 셀이 제공될 수 있으며, 제 3 선택 트랜지스터 구조체의 제 3 소스/드레인 영역은 또 다른 제 1 트랜지스터 구조체의 제 3 소스/드레인 영역과 함께 제 3 소스/드레인 영역으로서 제공될 수 있다.In addition, the first select transistor structure may be provided with a source / drain region coupled with the bit line, a second memory cell may be provided, and the third source / drain region of the third select transistor structure may be further provided with another agent. It may be provided as a third source / drain region along with a third source / drain region of the first transistor structure.
제 2 메모리 셀이 제공될 수 있고, 또 다른 제 2 트랜지스터의 제 2 소스/드레인 영역은 또 다른 제 1 트랜지스터 구조체의 제 2 소스/드레인 영역과 함께 공통의 제 2 소스/드레인 영역으로서 제공될 수 있다.A second memory cell can be provided and the second source / drain region of another second transistor can be provided as a common second source / drain region along with the second source / drain region of another first transistor structure. have.
이상, 본 발명의 실시예들을 설명하였으나, 본 발명의 기본 범위를 벗어나지 않고 본 발명의 다른 실시예와 추가적인 실시예가 행해질 수 있으며, 본 발명의 범위는 다음의 청구항들에 의해서 결정된다. While the embodiments of the invention have been described above, other and further embodiments of the invention can be made without departing from the basic scope thereof, and the scope thereof is determined by the claims that follow.
본 발명에 따르면, 저항성 메모리 요소를 포함하는 메모리 회로, 이러한 메모리 회로를 동작시키는 방법, 저항성 메모리 요소가 집적화된 메모리 디바이스, 및 이러한 디바이스를 생성하는 방법이 제공된다.According to the present invention, there is provided a memory circuit comprising a resistive memory element, a method of operating such a memory circuit, a memory device incorporating a resistive memory element, and a method of creating such a device.
Claims (43)
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/374,413 | 2006-03-13 | ||
| DE102006011462.0 | 2006-03-13 | ||
| US11/374,413 US7522444B2 (en) | 2006-03-13 | 2006-03-13 | Memory circuit, method for operating a memory circuit, memory device and method for producing a memory device |
| DE200610011462 DE102006011462B4 (en) | 2006-03-13 | 2006-03-13 | Memory circuit and method for operating a memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070093364A KR20070093364A (en) | 2007-09-18 |
| KR100868035B1 true KR100868035B1 (en) | 2008-11-10 |
Family
ID=38687649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070024501A KR100868035B1 (en) | 2006-03-13 | 2007-03-13 | Memory circuit, method for operating a memory circuit, memory device and method for producing a memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100868035B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120044742A1 (en) * | 2010-08-20 | 2012-02-23 | Micron Technology, Inc. | Variable resistance memory array architecture |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887881A (en) * | 1994-09-19 | 1996-04-02 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2003228974A (en) | 2002-01-30 | 2003-08-15 | Mitsubishi Electric Corp | Thin film magnetic storage device |
| KR20040060169A (en) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | Non-volatile memory device |
| KR20040107435A (en) * | 2003-06-12 | 2004-12-20 | 샤프 가부시키가이샤 | Nonvolatile semiconductor memory device and control method thereof |
| US6954392B2 (en) | 2003-03-28 | 2005-10-11 | Micron Technology, Inc. | Method for reducing power consumption when sensing a resistive memory |
-
2007
- 2007-03-13 KR KR1020070024501A patent/KR100868035B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887881A (en) * | 1994-09-19 | 1996-04-02 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2003228974A (en) | 2002-01-30 | 2003-08-15 | Mitsubishi Electric Corp | Thin film magnetic storage device |
| KR20040060169A (en) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | Non-volatile memory device |
| US6954392B2 (en) | 2003-03-28 | 2005-10-11 | Micron Technology, Inc. | Method for reducing power consumption when sensing a resistive memory |
| KR20040107435A (en) * | 2003-06-12 | 2004-12-20 | 샤프 가부시키가이샤 | Nonvolatile semiconductor memory device and control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070093364A (en) | 2007-09-18 |
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|
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