KR100866132B1 - Duty cycle correction circuit - Google Patents

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Abstract

본 발명은 입력되는 두 클럭을 혼합하여 듀티 사이클을 보정하는 듀티 사이클 보정 회로에 관한 것으로서, 제 1 및 제 2 입력 클럭의 제 1 에지 위치를 비교하여 듀티 사이클 보정 동작의 인에이블을 결정하는 인에이블 신호와, 상기 제 1 및 제 2 입력 클럭의 혼합에 대한 가중치를 결정하는 가중치 신호를 출력하는 듀티 사이클 보정 제어부; 상기 인에이블 신호에 의하여 인에이블된 상태에서, 상기 제 1 및 제 2 입력 클럭의 제 2 에지 위치를 비교하여 상기 가중치 신호로써 결정되는 가중치를 조절하여 가중치 조절 신호로 출력하는 가중치 조절부; 및 상기 인에이블 신호에 의하여 인에이블된 상태에서, 상기 가중치 조절 신호에 따라 혼합비가 결정되고, 상기 결정된 혼합비에 따라 상기 제 1 및 제 2 입력 클럭의 위상을 혼합하는 위상 혼합부;를 포함함을 특징으로 한다.

Figure R1020060137167

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty cycle correction circuit that mixes two input clocks to correct the duty cycle. A duty cycle correction controller configured to output a weight signal that determines a weight of a signal and a mixture of the first and second input clocks; A weight adjusting unit configured to compare the second edge positions of the first and second input clocks to adjust the weight determined as the weight signal in the enabled state by the enable signal, and to output a weight adjustment signal; And a phase mixing unit configured to mix a phase of the first and second input clocks according to the weighting control signal in a state in which the enable signal is enabled, and to mix phases of the first and second input clocks according to the determined mixing ratio. It features.

Figure R1020060137167

Description

듀티 사이클 보정 회로{DUTY CYCLE CORRECTION CIRCUIT}Duty cycle correction circuit {DUTY CYCLE CORRECTION CIRCUIT}

도 1은 종래의 지연 고정 루프(100)와 듀티 사이클 보정 회로(140)를 나타내는 블럭도.1 is a block diagram illustrating a conventional delay lock loop 100 and a duty cycle correction circuit 140.

도 2는 본 발명의 듀티 사이클 보정 회로를 나타내는 블럭도.2 is a block diagram illustrating a duty cycle correction circuit of the present invention.

도 3은 도 2의 가중치 조절부(220)의 세부 구성을 나타내는 블럭도.3 is a block diagram showing a detailed configuration of the weight adjusting unit 220 of FIG.

도 4는 도 3의 위상 검출부(300)의 일 예를 나타내는 도면.4 is a diagram illustrating an example of the phase detector 300 of FIG. 3.

도 5는 도 3의 가중치 선택부(320)의 일 예를 나타내는 회로도.FIG. 5 is a circuit diagram illustrating an example of the weight selector 320 of FIG. 3.

도 6은 도 2의 위상 혼합부(240)의 일 예를 나타내는 회로도.6 is a circuit diagram illustrating an example of the phase mixer 240 of FIG. 2.

본 발명은 듀티 사이클 보정 회로에 관한 것으로, 더욱 상세하게는 지연 고정 루프에서 입력되는 두 클럭을 혼합하여 듀티 사이클을 보정하는 반도체 메모리 장치의 듀티 사이클 보정 회로에 관한 것이다.The present invention relates to a duty cycle correction circuit, and more particularly, to a duty cycle correction circuit of a semiconductor memory device that mixes two clocks input in a delay locked loop to correct a duty cycle.

일반적으로, 동기식 메모리 장치에는 외부로부터 입력되는 클럭이 내부 회로에서 사용될 때, 내부 회로에 의한 시간 지연, 즉, 클럭 스큐(skew)가 발생하는데, 이러한 클럭 스큐를 보상하기 위해 지연 고정 루프(DLL)가 널리 사용된다.In general, when a clock input from an external circuit is used in an internal circuit, a synchronous memory device generates a time delay caused by the internal circuit, that is, a clock skew, and a delay locked loop (DLL) is used to compensate for this clock skew. Is widely used.

최근, 반도체 메모리 장치의 데이터 처리 속도를 증가시키기 위해 고주파를 갖는 클럭을 생성할 수 있는 지연 고정 루프가 요구된다. 하지만, 지연 고정 루프에서 생성된 클럭이 고주파일수록 듀티가 틀어지기 쉬우므로, 고속 메모리 장치에서는 지연 고정 루프에서 출력되는 클럭의 듀티를 일정하게 보정하는 듀티 사이클 보정 회로(DCC)가 필수적으로 사용된다.Recently, a delay locked loop capable of generating a clock having a high frequency is required to increase the data processing speed of a semiconductor memory device. However, since the duty of the clock generated in the delay lock loop becomes higher at higher frequencies, a duty cycle correction circuit (DCC) that constantly corrects the duty of the clock output from the delay lock loop is essential in a high speed memory device.

종래의 지연 고정 루프와 듀티 사이클 보정 회로는, 도 1과 같이 구성될 수 있다.The conventional delay lock loop and the duty cycle correction circuit may be configured as shown in FIG. 1.

도 1을 참조하여 종래의 지연 고정 루프(100)와 듀티 사이클 보정 회로(140)의 동작을 살펴보면, 외부 클럭 CLK은 클럭 버퍼(101)를 통해 버퍼링되어 상반된 위상을 가진 두 클럭 ICLK1, ICLK2으로 출력된다.Referring to FIG. 1, the operation of the conventional delay lock loop 100 and the duty cycle correction circuit 140 will be described. The external clock CLK is buffered through the clock buffer 101 and output to two clock ICLK1 and ICLK2 having opposite phases. do.

그리고, 두 클럭 ICLK1, ICLK2은 초기 상태로 리셋된 라이징 클럭 지연 라인(102), 폴링 클럭 지연 라인(103), 및 듀티 사이클 보정 회로(140)를 거쳐 내부 클럭 패스를 모델링한 레플리카 지연 모델부(104)로 입력된다.The two clocks ICLK1 and ICLK2 are replica delay model units modeling an internal clock path through a rising clock delay line 102, a falling clock delay line 103, and a duty cycle correction circuit 140 reset to an initial state ( 104).

레플리카 지연 모델부(104)는 입력된 클럭을 레플리카 지연시켜 피드백 클럭 FBICLK으로 출력한다.The replica delay model unit 104 replicates the input clock and outputs it as a feedback clock FBICLK.

그리고, 위상 검출기(105)는 두 클럭 ICLK1, ICLK2과 피드백 클럭 FBICLK의 위상을 비교하여 검출 신호 PD로 출력하며, 지연 라인 제어부(106)는 검출 신호 PD로써 두 클럭 ICLK1, ICLK2의 지연을 각각 조절하는 제어 신호 RCTRL, FCTRL로 출력한다.The phase detector 105 compares the phases of the two clocks ICLK1 and ICLK2 with the feedback clock FBICLK and outputs them to the detection signal PD. The delay line controller 106 adjusts the delays of the two clocks ICLK1 and ICLK2 as the detection signal PD, respectively. The control signals RCTRL and FCTRL are output.

라이징 클럭 지연 라인(102)과 폴링 클럭 지연 라인(103)은 제어 신호 RCTRL, FCTRL로써 두 클럭 ICLK1, ICLK2의 라이징 에지가 정렬되도록 두 클럭 ICLK1, ICLK2을 각각 지연시켜 라이징 클럭 RICLK과 폴링 클럭 FICLK으로 출력한다.The rising clock delay line 102 and the falling clock delay line 103 delay the two clocks ICLK1 and ICLK2, respectively, so that the rising edges of the two clocks ICLK1 and ICLK2 are aligned with the control signals RCTRL and FCTRL to the rising clock RICLK and the falling clock FICLK. Output

라이징 클럭 지연 라인(102)과 폴링 클럭 지연 라인(103)에 의해 라이징 에지가 정렬된 두 클럭 RICLK, FICLK은 듀티 사이클 보정 회로(140)를 통해 듀티가 보정되어 최종적으로 내부 클럭 ICLK_OUT으로 출력된다.The two clocks RICLK and FICLK whose rising edges are aligned by the rising clock delay line 102 and the falling clock delay line 103 are corrected in duty through the duty cycle correction circuit 140 and finally output to the internal clock ICLK_OUT.

라이징 에지가 정렬된 두 클럭 RICLK, FICLK의 듀티를 보정하는 종래의 듀티 사이클 보정 회로(140)는 듀티 사이클 보정 제어부(141)와, 위상 혼합부(142)로 구성될 수 있다.The conventional duty cycle correction circuit 140 for correcting the duty of the two clocks RICLK and FICLK whose rising edges are aligned may include a duty cycle correction controller 141 and a phase mixer 142.

듀티 사이클 보정 제어부(141)는 라이징 에지가 정렬된 두 클럭 RICLK, FICLK의 폴링 에지 위치를 검출하여 듀티 사이클 보정 동작의 인에이블을 결정하는 인에이블 신호 DCC_EN와 두 클럭 RICLK, FICLK의 혼합에 대한 가중치를 결정하는 가중치 신호 WT_SEL를 생성한다.The duty cycle correction control unit 141 detects the falling edge positions of the two clocks RICLK and FICLK with the rising edges aligned, and determines the enable signal DCC_EN and the weight of a mixture of the two clocks RICLK and FICLK. Generate a weight signal WT_SEL to determine.

그리고, 위상 혼합부(142)는 인에이블 신호 DCC_EN가 디스에이블 상태일 때 라이징 클럭 RICLK을 내부 클럭 ICLK_OUT으로 출력하고, 인에이블 신호 DCC_EN가 인에이블 상태일 때 가중치 신호 WT_SEL에 따라 두 클럭 RICLK, FICLK을 혼합하여 내부 클럭 ICLK_OUT으로 출력한다.The phase mixing unit 142 outputs the rising clock RICLK to the internal clock ICLK_OUT when the enable signal DCC_EN is in the disabled state, and the two clocks RICLK and FICLK according to the weight signal WT_SEL when the enable signal DCC_EN is in the enabled state. Mix to output to internal clock ICLK_OUT.

이와 같이, 듀티 사이클 보정 전에, 지연 고정 루프(100)는 외부 클럭 CLK과 레플리카 지연된 피드백 클럭 FBICLK의 위상을 비교하여 외부 클럭 CLK에 대응하여 라이징 에지가 정렬된 두 클럭 RICLK, FICLK을 생성한다.As such, prior to duty cycle correction, the delay lock loop 100 compares the phase of the external clock CLK and the replica delayed feedback clock FBICLK to generate two clocks RICLK and FICLK with aligned rising edges corresponding to the external clock CLK.

그리고, 듀티 사이클 보정 동작시, 종래의 듀티 사이클 보정 회로(140)는 라이징 에지가 정렬된 두 클럭 RICLK, FICLK의 폴링 에지를 비교하여 가중치를 결정한 뒤, 결정된 가중치에 따라 두 클럭 RICLK, FICLK을 혼합하여 내부 클럭 ICLK_OUT으로 출력한다.In the duty cycle correction operation, the conventional duty cycle correction circuit 140 compares the falling edges of two clocks RICLK and FICLK with aligned rising edges to determine weights, and then mixes two clocks RICLK and FICLK according to the determined weights. Output to the internal clock ICLK_OUT.

하지만, 클럭 버퍼(101)에서 출력된 두 클럭 ICLK1, ICLK2의 라이징 에지가 정렬되어 락킹(locking)된 상태에서, 외부 전원 전압 레벨이 급격하게 변동하면, 두 지연 라인(102,103)에 의해 두 클럭 RICLK, FICLK의 라이징 에지 정렬이 틀어질 수 있다. 따라서, 두 클럭 RICLK, FICLK의 라이징 에지 정렬이 틀어진 상태에서 듀티 사이클 보정이 수행되면, 듀티가 왜곡되어 메모리 동작 오류가 발생할 수 있다.However, if the external power supply voltage level fluctuates rapidly while the rising edges of the two clocks ICLK1 and ICLK2 output from the clock buffer 101 are aligned and locked, the two clocks RICLK are caused by the two delay lines 102 and 103. However, the rising edge alignment of FICLK may be distorted. Therefore, if the duty cycle correction is performed while the rising edge alignment of the two clocks RICLK and FICLK are misaligned, the duty may be distorted to cause a memory operation error.

즉, 지연 고정 루프(100)는 락킹이 된 이후에는 외부 클럭과 내부 클럭 사이의 락킹 상태가 유지되는지 모니터링하지 않고, 외부 클럭과 내부 클럭의 위치 관계에 따라 작은 지연량으로 업데이트한다.That is, after locking, the delay lock loop 100 does not monitor whether the locking state between the external clock and the internal clock is maintained and updates the delayed loop 100 with a small delay amount according to the positional relationship between the external clock and the internal clock.

모델링한 내부 지연에 대한 급격한 변동을 유발하는 요소가 없다면, 락킹 상태가 유지될 수 있다. 하지만, 외부에서 급격한 변동 발생하여 모델링한 내부 지연에 영향을 준다면, 락킹 상태가 깨질 수 있으며, 또한, 이를 회복하는데 상당한 시간이 필요할 수 있다. 여기서, 외부 영향에 의해 락킹 상태가 깨지는 이유는 두 지연 라인(102,103)을 통상적으로 1/2 tCK, 즉, 클럭의 반주기만큼 차이가 나도록 설계하는데 외부 전압 레벨이 변동하면 두 지연 라인(102,103)의 단위 지연량에 차이가 발생하기 때문이다.If there is no factor that causes a sudden change in the modeled internal delay, the locked state can be maintained. However, if a sudden change occurs externally and affects the modeled internal delay, the locked state may be broken and a considerable time may be required to recover it. Here, the reason why the locked state is broken by external influence is that the two delay lines 102 and 103 are typically designed to differ by 1/2 tCK, that is, half a period of a clock, and when the external voltage level fluctuates, This is because a difference occurs in the unit delay amount.

상기와 같이 외부 요인에 의해 두 클럭 RICLK, FICLK의 라이징 에지 정렬이 틀어지는 경우, 종래의 듀티 사이클 보정 회로(140)는 듀티 사이클 보정 동작시 라이징 에지 정렬을 반영하지 않고 폴링 에지만을 비교하여 혼합하므로, 정확한 듀티 보정이 어려운 문제점이 있다.When the rising edge alignment of the two clocks RICLK and FICLK is distorted by the external factors as described above, the conventional duty cycle correction circuit 140 compares and mixes only the falling edges without reflecting the rising edge alignment during the duty cycle correction operation. Accurate duty correction is difficult.

특히, 클럭의 tCK가 작은 경우, 두 클럭 RICLK, FICLK의 라이징 에지가 1/2 tCK만큼 틀어질 수 있으며, 이 상태에서 두 클럭 RICLK, FICLK의 폴링 에지만을 검출하여 듀티 사이클 보정을 수행하면 출력되는 내부 클럭 ICLK_OUT이 토글링하지 않을 수도 있는 문제점이 있다.In particular, when the tCK of the clock is small, the rising edges of the two clocks RICLK and FICLK may be shifted by 1/2 tCK. In this state, only the falling edge of the two clocks RICLK and FICLK is detected, and the duty cycle correction is performed. There is a problem that the internal clock ICLK_OUT may not toggle.

본 발명의 목적은 듀티 사이클 보정시 입력되는 두 클럭의 라이징 에지 정렬 상태를 검출하여 듀티 사이클 보정에 반영함으로써, 외부 영향에 의한 듀티 사이클 보정 오류를 줄이고자 함에 있다.An object of the present invention is to reduce the duty cycle correction error due to external influences by detecting the rising edge alignment state of the two clocks inputted during the duty cycle correction and reflecting it to the duty cycle correction.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 듀티 사이클 보정 회로는, 제 1 및 제 2 입력 클럭의 제 1 에지 위치를 비교하여 듀티 사이클 보정 동작의 인에이블을 결정하는 인에이블 신호와, 상기 제 1 및 제 2 입력 클럭의 혼합에 대한 가중치를 결정하는 가중치 신호를 출력하는 듀티 사이클 보정 제어부; 상기 인에이블 신호에 의하여 인에이블된 상태에서, 상기 제 1 및 제 2 입력 클럭의 제 2 에지 위치를 비교하여 상기 가중치 신호로써 결정되는 가중치를 조절하여 가중치 조절 신호로 출력하는 가중치 조절부; 및 상기 인에이블 신호에 의하여 인에이블된 상태에서, 상기 가중치 조절 신호에 따라 혼합비가 결정되고, 상기 결정된 혼합비에 따라 상기 제 1 및 제 2 입력 클럭의 위상을 혼합하는 위상 혼합부;를 포함함을 특징으로 한다.The duty cycle correction circuit of the present invention for achieving the above object includes an enable signal for comparing the first edge position of the first and second input clocks to determine the enable of the duty cycle correction operation; A duty cycle correction controller for outputting a weight signal for determining a weight for the mixing of the first and second input clocks; A weight adjusting unit configured to compare the second edge positions of the first and second input clocks to adjust the weight determined as the weight signal in the enabled state by the enable signal, and to output a weight adjustment signal; And a phase mixing unit configured to mix a phase of the first and second input clocks according to the weighting control signal in a state in which the enable signal is enabled, and to mix phases of the first and second input clocks according to the determined mixing ratio. It features.

여기서, 상기 가중치 조절 신호는 듀티 사이클 보정의 보간 세기(interpolation strength)를 조절하는 신호임이 바람직하다.Here, the weight control signal is preferably a signal for adjusting the interpolation strength of the duty cycle correction.

상기 구성에서, 상기 듀티 사이클 보정 제어부는 상기 제 1 및 제 2 입력 클럭의 폴링 에지 위치를 비교하고, 상기 가중치 조절부는 제 1 및 제 2 입력 클럭의 라이징 에지 위치를 비교함이 바람직하다.In the above configuration, the duty cycle correction controller compares the falling edge positions of the first and second input clocks, and the weight adjusting unit compares the rising edge positions of the first and second input clocks.

또한, 상기 가중치 조절부는 상기 제 1 입력 클럭의 라이징 에지가 상기 제 2 입력 클럭의 라이징 에지를 기준으로 미리 설정된 범위 내에 위치하면, 상기 가중치 신호를 그대로 상기 가중치 조절 신호로 출력하고, 상기 미리 설정된 범위 내를 벗어나면, 상기 가중치를 조절하여 상기 가중치 조절 신호로 출력함이 바람직하다.The weight controller may output the weight signal as the weight control signal as it is if the rising edge of the first input clock is within a preset range based on the rising edge of the second input clock. If out of the inside, it is preferable to adjust the weight to output the weight adjustment signal.

이러한 동작을 하는 상기 가중치 조절부는, 상기 제 1 및 제 2 입력 클럭의 라이징 에지가 상기 미리 설정된 범위 내에 위치하는지 비교하여 상기 비교된 결과에 대응되는 가중치 선택 신호로 출력하는 위상 검출부; 및 상기 가중치 선택 신호의 상태에 따라 상기 가중치 신호와 고정된 가중치를 갖는 신호 중 어느 하나를 선택하여 상기 가중치 조절 신호로 출력하는 가중치 선택부;를 포함함이 바람직하다.The weight adjusting unit configured to perform such an operation may include: a phase detector configured to compare whether the rising edges of the first and second input clocks are within the preset range and output a weight selection signal corresponding to the compared result; And a weight selector configured to select one of the weight signal and a signal having a fixed weight according to a state of the weight selection signal, and output the selected weight signal as the weight control signal.

상기 가중치 조절부에서, 상기 위상 검출부는, 상기 제 2 입력 클럭을 지연시키는 제 1 지연부; 상기 제 1 지연부에서 출력된 신호와 상기 제 1 입력 클럭의 위상을 비교하여 제 1 비교 신호로 출력하는 제 1 위상 검출부; 상기 제 1 입력 클럭을 지연시키는 제 2 지연부; 상기 제 2 지연부에서 출력된 신호와 상기 제 2 입력 클럭의 위상을 비교하여 제 2 비교 신호로 출력하는 제 2 위상 검출부; 및 상기 제 1 및 제 2 비교 신호를 조합하여 상기 가중치 선택 신호로 출력하는 조합부;를 포함함이 바람직하다.The phase detector may include: a first delay unit configured to delay the second input clock; A first phase detector for comparing a signal output from the first delay unit with a phase of the first input clock to output a first comparison signal; A second delay unit delaying the first input clock; A second phase detector for comparing a signal output from the second delay unit with a phase of the second input clock to output a second comparison signal; And a combiner for combining the first and second comparison signals to output the weight selection signal.

상기 위상 검출부에서, 상기 제 1 및 제 2 위상 검출부는 상기 제 1 및 제 2 입력 클럭의 라이징 에지의 지연 차가 상기 제 1 및 제 2 지연부의 지연량보다 작으면 동일한 레벨의 상기 제 1 및 제 2 비교 신호를 출력하고, 상기 제 1 및 제 2 입력 클럭의 라이징 에지의 지연 차가 상기 제 1 및 제 2 지연부의 지연량보다 많으면 서로 다른 레벨의 상기 제 1 및 제 2 비교 신호를 출력함이 바람직하다.In the phase detector, the first and second phase detectors are configured to have the same level when the delay difference between the rising edges of the first and second input clocks is smaller than the delay amounts of the first and second delay units. When the comparison signal is output and the delay difference between the rising edges of the first and second input clocks is greater than the delay amount of the first and second delay units, it is preferable to output the first and second comparison signals having different levels. .

또한, 상기 조합부는 상기 제 1 및 제 2 비교 신호의 레벨이 동일하면 상기 가중치 선택 신호를 디스에이블시키고, 상기 제 1 및 제 2 비교 신호의 레벨이 서로 다르면 상기 가중치 선택 신호를 인에이블시킴이 바람직하다.The combination unit may disable the weight selection signal if the first and second comparison signals have the same level, and enable the weight selection signal if the levels of the first and second comparison signals are different from each other. Do.

상기 가중치 조절부에서, 상기 가중치 선택부는 상기 가중치 선택 신호가 인에이블될 때 상기 고정된 가중치를 갖는 신호를 선택하여 상기 제 1 및 제 2 입력 클럭에 대한 혼합비를 1:1로 조절하는 상기 가중치 조절 신호로 출력함이 바람직하다.In the weight adjusting unit, the weight selecting unit selects a signal having the fixed weight when the weight selection signal is enabled to adjust the weighting ratio of the first and second input clocks to 1: 1. It is preferable to output the signal.

상기 위상 혼합부는 상기 제 2 입력 클럭의 라이징 에지를 기준으로 상기 제 1 입력 클럭의 라이징 에지가 상기 미리 설정된 범위 내를 벗어나면, 상기 가중치 조절 신호로써 상기 제 1 및 제 2 입력 클럭의 위상을 1:1로 혼합함이 바람직하다.The phase mixer may adjust the phases of the first and second input clocks as the weight adjustment signal when the rising edge of the first input clock is out of the preset range based on the rising edge of the second input clock. It is preferable to mix at 1: 1.

이러한 동작을 하는 상기 위상 혼합부는, 상기 가중치 조절 신호로써 상기 제 1 입력 클럭의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부; 상기 가중치 조절 신호로써 상기 제 2 입력 클럭의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및 상기 제 1 및 제 2 에지 조절부에서 출력된 클럭을 공통 노드로 입력받아 듀티가 보정된 클럭으로 혼합하는 혼합부;를 포함함이 바람직하다.The phase mixing unit performing such an operation may include: a first edge adjuster configured to adjust a rising and falling time of the first input clock using the weight adjustment signal; A second edge adjuster configured to adjust a rising and falling time of the second input clock using the weight adjusting signal; And a mixing unit which receives the clocks output from the first and second edge adjusting units as a common node and mixes the clocks whose duty is corrected.

상기 위상 혼합부에서, 상기 제 1 및 제 2 에지 조절부는 상기 가중치 조절 신호에 의해 상반되게 제어되는 다수의 3상 인버터를 포함함이 바람직하다.In the phase mixing section, the first and second edge adjusting sections preferably include a plurality of three-phase inverters controlled oppositely by the weight adjusting signal.

한편, 상기 제 1 및 제 2 입력 클럭은 지연 고정 루프에서 출력된 클럭으로서, 상기 제 1 클럭은 외부 클럭에 의해 위상이 락킹된 클럭이고, 상기 제 2 클럭은 상기 제 1 클럭에 동기된 클럭임이 바람직하다.Meanwhile, the first and second input clocks are clocks output in a delay locked loop, wherein the first clock is a clock locked in phase by an external clock, and the second clock is a clock synchronized with the first clock. desirable.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 듀티 사이클 보정 회로는 입력되는 두 클럭의 라이징 및 폴링 에지의 위치를 비교하여 상기 두 클럭의 혼합에 대한 가중치를 결정하고, 상기 가중치에 따라 상기 입력되는 두 클럭을 혼합함으로써, 듀티가 보정된 클럭을 생성한다.The duty cycle correction circuit of the present invention compares the positions of the rising and falling edges of two inputted clocks to determine weights for the mixing of the two clocks, and mixes the two inputted clocks according to the weights to thereby correct the duty. Generate a clock.

구체적으로, 본 발명의 듀티 사이클 보정 회로는, 도 2에 도시된 바와 같이, 듀티 사이클 보정 제어부(200), 가중치 조절부(220), 및 위상 혼합부(240)를 포함한다.Specifically, as shown in FIG. 2, the duty cycle correction circuit of the present invention includes a duty cycle correction controller 200, a weight adjusting unit 220, and a phase mixing unit 240.

듀티 사이클 보정 제어부(200)는 두 입력 클럭 CLK_IN1, CLK_IN2의 폴링 에지 위치를 검출하여 듀티 사이클 보정 동작의 인에이블을 결정하는 인에이블 신호 DCC_EN와, 두 입력 클럭 CLK_IN1, CLK_IN2의 혼합에 대한 가중치를 결정하는 가중 치 신호 WT_SEL를 생성한다.The duty cycle correction control unit 200 determines the weight of the enable signal DCC_EN which determines the enable edge of the duty cycle correction operation by detecting the falling edge positions of the two input clocks CLK_IN1 and CLK_IN2 and a mixture of the two input clocks CLK_IN1 and CLK_IN2. Generate the weighted signal WT_SEL.

가중치 조절부(220)는 인에이블 신호 DCC_EN에 의하여 인에이블된 상태에서, 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지 위치를 검출하고, 검출된 결과에 따라 가중치 신호 WT_SEL로써 결정된 가중치를 선택적으로 조절하여 가중치 조절 신호 W1, W2로 출력한다.The weight adjusting unit 220 detects the rising edge positions of the two input clocks CLK_IN1 and CLK_IN2 in the enabled state by the enable signal DCC_EN, and selectively adjusts the weight determined by the weight signal WT_SEL according to the detected result. Outputs the control signals W1 and W2.

여기서, 가중치 조절부(220)는 도 3에 도시된 바와 같이, 위상 검출부(300)와, 가중치 선택부(320)를 포함한다.Here, the weight controller 220 includes a phase detector 300 and a weight selector 320, as shown in FIG. 3.

위상 검출부(300)는 입력 클럭 CLK_IN2의 라이징 에지 위치가 입력 클럭 CLK_IN1의 라이징 에지를 기준으로 미리 설정된 범위 내에 위치하는지, 그리고, 입력 클럭 CLK_IN1의 라이징 에지 위치가 입력 클럭 CLK_IN2의 라이징 에지를 기준으로 미리 설정된 범위 내에 위치하는지 검출하여 가중치 선택 신호 SEL로 출력한다.The phase detector 300 determines whether the rising edge position of the input clock CLK_IN2 is within a preset range based on the rising edge of the input clock CLK_IN1, and the rising edge position of the input clock CLK_IN1 is previously determined based on the rising edge of the input clock CLK_IN2. It detects whether it is located within the set range and outputs it to the weight selection signal SEL.

두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지 위치를 검출하여 가중치 선택 신호 SEL를 출력하는 위상 검출부(300)는 도 4와 같이 두 지연부(402,412), 두 위상 비교부(404,414), 및 혼합부(420)를 포함한다.As shown in FIG. 4, the phase detector 300 that detects the rising edge positions of the two input clocks CLK_IN1 and CLK_IN2 and outputs the weight selection signal SEL includes two delay units 402 and 412, two phase comparators 404 and 414, and a mixer 420. ).

도 4를 참조하면, 지연부(402)는 입력 클럭 CLK_IN2를 지연시키고, 위상 비교부(404)는 입력 클럭 CLK_IN1과 지연부(402)에서 출력된 클럭의 라이징 에지 위치를 비교하여 비교 신호 COMP1로 출력한다.Referring to FIG. 4, the delay unit 402 delays the input clock CLK_IN2, and the phase comparator 404 compares the rising edge position of the clock output from the input clock CLK_IN1 and the delay unit 402 to the comparison signal COMP1. Output

그리고, 지연부(412)는 입력 클럭 CLK_IN1를 지연시키고, 위상 비교부(414)는 입력 클럭 CLK_IN2과 지연부(412)에서 출력된 클럭의 라이징 에지 위치를 비교하여 비교 신호 COMP2로 출력한다.The delay unit 412 delays the input clock CLK_IN1, and the phase comparator 414 compares the input clock CLK_IN2 with the rising edge position of the clock output from the delay unit 412 and outputs the comparison signal COMP2.

두 지연부(402,412)와 두 위상 비교부(404,414)를 통해 각각 출력된 두 비교 신호 COMP1, COMP2는 혼합부(420)를 통해 혼합되어 가중치 선택 신호 SEL로 출력한다. 여기서, 혼합부(420)는 위상 비교부(404)에서 출력된 신호와 위상 비교부(414)에서 출력된 신호를 노아 조합하는 노아 게이트(NR1)와, 노아 게이트(NR1)에서 출력된 신호를 반전하여 가중치 선택 신호 SEL로 출력하는 인버터(IV1)로 구성될 수 있다.The two comparison signals COMP1 and COMP2 respectively output through the two delay units 402 and 412 and the two phase comparators 404 and 414 are mixed through the mixing unit 420 and output as the weight selection signal SEL. Here, the mixing unit 420 may be configured to perform a quinoa combination of the signal output from the phase comparator 404 and the signal output from the phase comparator 414, and the signal output from the noah gate NR1. The inverter IV1 may be inverted and output as the weight selection signal SEL.

가중치 선택부(320)는 가중치 선택 신호 SEL의 상태에 따라 가중치를 선택적으로 조절하여 듀티 사이클 보정의 보간 세기(interpolation strength)를 조절하는 가중치 조절 신호 W1, W2로 출력한다.The weight selector 320 selectively adjusts the weight according to the state of the weight selection signal SEL and outputs the weight adjustment signals W1 and W2 for adjusting the interpolation strength of the duty cycle correction.

가중치 조절 신호 W1, W2를 출력하는 가중치 선택부(320)는 도 5와 같이 입력 클럭 CLK_IN1에 대한 가중치를 선택하는 선택부(502)와, 입력 클럭 CLK_IN2에 대한 가중치를 선택하는 선택부(504)를 포함한다.The weight selector 320 outputting the weight adjustment signals W1 and W2 includes a selector 502 for selecting a weight for the input clock CLK_IN1 and a selector 504 for selecting a weight for the input clock CLK_IN2 as shown in FIG. 5. It includes.

그리고, 도 5에 도시된 바와 같이, 선택부(502)는 가중치 선택 신호 SEL를 반전하는 인버터(IV2), 가중치 선택 신호 SEL와 인버터(IV2)에서 출력된 신호의 상태에 따라 가중치 신호 WL_SEL를 선택적으로 가중치 조절 신호 W1로 출력하는 트랜스미션 게이트(TG1), 가중치 선택 신호 SEL를 반전하는 인버터(IV3), 인버터(IV3)에서 출력된 신호를 반전하는 인버터(IV4), 및 인버터(IV3)에서 출력된 신호와 인버터(IV4)에서 출력된 신호의 상태에 따라 전원 전압 VDDL을 선택적으로 가중치 조절 신호 W1로 출력하는 트랜스미션 게이트(TG2)로 구성될 수 있다.As shown in FIG. 5, the selector 502 selects the weight signal WL_SEL according to the inverter IV2 inverting the weight selection signal SEL, the weight selection signal SEL and the signal output from the inverter IV2. Transmission gate TG1 outputting the weight adjustment signal W1, inverter IV3 inverting the weight selection signal SEL, inverter IV4 inverting the signal output from inverter IV3, and output from inverter IV3. The transmission gate TG2 may selectively output the power supply voltage VDDL as the weight control signal W1 according to the signal and the state of the signal output from the inverter IV4.

여기서, 트랜스미션 게이트(TG1)는 가중치 선택 신호 SEL가 디스에이블 상태 일 때 가중치 신호 WL_SEL를 가중치 조절 신호 W1로 출력하고, 트랜스미션 게이트(TG2)는 가중치 선택 신호 SEL가 인에이블 상태일 때 전원 전압 VDDL을 가중치 조절 신호 W1로 출력한다.Here, the transmission gate TG1 outputs the weight signal WL_SEL as the weight control signal W1 when the weight selection signal SEL is in the disabled state, and the transmission gate TG2 outputs the power supply voltage VDDL when the weight selection signal SEL is in the enabled state. It outputs by the weight adjustment signal W1.

또한, 선택부(504)는 가중치 선택 신호 SEL를 반전하는 인버터(IV5), 가중치 신호 WL_SEL를 반전하는 인버터(IV6), 가중치 선택 신호 SEL와 인버터(IV5)에서 출력된 신호의 상태에 따라 인버터(IV6)에서 출력된 신호를 선택적으로 가중치 조절 신호 W2로 출력하는 트랜스미션 게이트(TG3), 가중치 선택 신호 SEL를 반전하는 인버터(IV7), 인버터(IV7)에서 출력된 신호를 반전하는 인버터(IV8), 및 인버터(IV7)에서 출력된 신호와 인버터(IV8)에서 출력된 신호의 상태에 따라 전원 전압 VDDL을 선택적으로 가중치 조절 신호 W2로 출력하는 트랜스미션 게이트(TG4)로 구성될 수 있다.In addition, the selector 504 may include an inverter IV5 that inverts the weight selection signal SEL, an inverter IV6 that inverts the weight signal WL_SEL, a weight selection signal SEL, and a signal output from the inverter IV5. A transmission gate TG3 for selectively outputting the signal output from IV6) to the weight adjustment signal W2, an inverter IV7 for inverting the weight selection signal SEL, an inverter IV8 for inverting the signal output from the inverter IV7, And a transmission gate TG4 for selectively outputting the power supply voltage VDDL as the weight adjustment signal W2 according to the state of the signal output from the inverter IV7 and the signal output from the inverter IV8.

여기서, 트랜스미션 게이트(TG3)는 가중치 선택 신호 SEL가 디스에이블 상태일 때 인버터(IV6)에서 출력된 신호를 가중치 조절 신호 W2로 출력하고, 트랜스미션 게이트(TG4)는 가중치 선택 신호 SEL가 인에이블 상태일 때 전원 전압 VDDL을 가중치 조절 신호 W2로 출력한다.Here, the transmission gate TG3 outputs the signal output from the inverter IV6 as the weight adjustment signal W2 when the weight selection signal SEL is in the disabled state, and the transmission gate TG4 is in the enabled state when the weight selection signal SEL is in the enabled state. When the power supply voltage VDDL is output as the weight adjustment signal W2.

한편, 위상 혼합부(240)는 인에이블 신호 DCC_EN에 의하여 인에이블된 상태에서, 가중치 조절 신호 W1, W2에 따라 혼합비가 결정되고, 결정된 혼합비에 따라 두 입력 클럭 CLK_IN1, CLK_IN2의 위상을 혼합하여 출력 클럭 CLK_OUT으로 출력한다.Meanwhile, in the state where the phase mixing unit 240 is enabled by the enable signal DCC_EN, the mixing ratio is determined according to the weight control signals W1 and W2, and the phase mixing unit 240 mixes and outputs the phases of the two input clocks CLK_IN1 and CLK_IN2 according to the determined mixing ratio. Output to the clock CLK_OUT.

이와 같이 두 입력 클럭 CLK_IN1, CLK_IN2의 위상을 혼합하는 위상 혼합부(240)는 도 6과 같이 두 에지 조절부(602,604)와, 혼합부(610)를 포함한다.As described above, the phase mixer 240 mixing the phases of the two input clocks CLK_IN1 and CLK_IN2 includes two edge adjusters 602 and 604 and a mixer 610 as shown in FIG.

도 6을 참조하면, 에지 조절부(602)는 인에이블 신호 DCC_EN에 의하여 인에이블된 상태에서, 가중치 조절 신호 W1에 따라 입력 클럭 CLK_IN1의 라이징 및 폴링 타임을 조절하여 공통 노드(ND_COMM)로 전달한다.Referring to FIG. 6, in the state where the edge controller 602 is enabled by the enable signal DCC_EN, the edge controller 602 adjusts the rising and falling time of the input clock CLK_IN1 according to the weight control signal W1 and transmits it to the common node ND_COMM. .

이와 같이 입력 클럭 CLK_IN1의 라이징 및 폴링 타임을 조절하는 에지 조절부(602)는 인에이블 신호 DCC_EN를 반전하는 인버터(IV9), 인에이블 신호 DCC_EN와 인버터(IV9)에서 출력된 신호의 상태에 따라 입력 클럭 CLK_IN1을 선택적으로 반전하여 공통 노드(ND_COMM)로 전달하는 3상 인버터(TIV1), 가중치 조절 신호 W1를 반전하는 인버터(IV10), 가중치 조절 신호 W1와 인버터(IV10)에서 출력된 신호의 상태에 따라 입력 클럭 CLK_IN1을 선택적으로 반전하여 공통 노드(ND_COMM)로 전달하는 3상 인버터(TIV2), 및 전원 전압 VDDL과 접지 전압 VSSDL에 의해 입력 클럭 CLK_IN1을 반전하여 공통 노드(ND_COMM)로 전달하는 3상 인버터(TIV3)로 구성될 수 있다.As such, the edge adjuster 602 that adjusts the rising and falling time of the input clock CLK_IN1 inputs according to the states of the inverter IV9, the enable signal DCC_EN, and the signal output from the inverter IV9, which inverts the enable signal DCC_EN. The three-phase inverter TIV1 selectively inverts the clock CLK_IN1 and passes it to the common node ND_COMM, the inverter IV10 inverting the weight adjustment signal W1, the weight adjustment signal W1 and the signal output from the inverter IV10. The three-phase inverter TIV2 selectively inverts the input clock CLK_IN1 to the common node ND_COMM, and the three phase inverts the input clock CLK_IN1 to the common node ND_COMM by the power supply voltage VDDL and the ground voltage VSSDL. It may be configured as an inverter TIV3.

여기서, 3상 인버터(TIV1)는 인에이블 신호 DCC_EN가 디스에이블 상태일 때 입력 클럭 CLK_IN1을 반전하여 공통 노드(ND_COMM)로 전달하고, 3상 인버터(TIV2)는 가중치 조절 신호 W1가 인에이블 상태일 때 입력 클럭 CLK_IN1을 반전하여 공통 노드(ND_COMM)로 전달한다.Here, the three-phase inverter (TIV1) inverts the input clock CLK_IN1 and transfers it to the common node (ND_COMM) when the enable signal DCC_EN is in a disabled state, and the three-phase inverter (TIV2) has the weight control signal W1 in the enabled state. When the input clock CLK_IN1 is inverted and transferred to the common node ND_COMM.

에지 조절부(604)는 인에이블 신호 DCC_EN에 의하여 인에이블된 상태에서, 가중치 조절 신호 W2에 따라 입력 클럭 CLK_IN2의 라이징 및 폴링 타임을 조절한다.The edge adjuster 604 adjusts the rising and polling times of the input clock CLK_IN2 according to the weight control signal W2 in the enabled state by the enable signal DCC_EN.

이와 같이 입력 클럭 CLK_IN2의 라이징 및 폴링 타임을 조절하는 에지 조절 부(604)는 전원 전압 VDDL과 접지 전압 VSSDL에 의해 디스에이블 상태로 되는 3상 인버터(TIV4), 가중치 조절 신호 W2를 반전하는 인버터(IV11), 가중치 조절 신호 W2와 인버터(IV11)에서 출력된 신호의 상태에 따라 입력 클럭 CLK_IN2을 선택적으로 반전하여 공통 노드(ND_COMM)로 전달하는 3상 인버터(TIV5), 인에이블 신호 DCC_EN를 반전하는 인버터(IV12), 및 인에이블 신호 DCC_EN와 인버터(IV12)에서 출력된 신호의 상태에 따라 입력 클럭 CLK_IN2을 선택적으로 반전하여 공통 노드(ND_COMM)로 전달하는 3상 인버터(TIV6)로 구성될 수 있다.In this way, the edge adjusting unit 604 that adjusts the rising and falling times of the input clock CLK_IN2 is a three-phase inverter (TIV4) which is disabled by the power supply voltage VDDL and the ground voltage VSSDL, and an inverter that inverts the weight adjustment signal W2 ( IV11), the three-phase inverter (TIV5) which selectively inverts the input clock CLK_IN2 and transmits it to the common node ND_COMM according to the weight adjustment signal W2 and the signal output from the inverter IV11, and inverts the enable signal DCC_EN. The inverter IV12 and the three-phase inverter TIV6 may be configured to selectively invert the input clock CLK_IN2 and transmit the inverted clock CLK_IN2 to the common node ND_COMM according to the enable signal DCC_EN and the signal output from the inverter IV12. .

여기서, 3상 인버터(TIV5)는 가중치 조절 신호 W2가 인에이블 상태일 때 입력 클럭 CLK_IN2을 반전하여 공통 노드(ND_COMM)로 전달하고, 3상 인버터(TIV6)는 인에이블 신호 DCC_EN가 인에이블 상태일 때 입력 클럭 CLK_IN2을 반전하여 공통 노드(ND_COMM)로 전달한다.Here, the three-phase inverter (TIV5) inverts the input clock CLK_IN2 and transfers it to the common node (ND_COMM) when the weight control signal W2 is enabled, and the three-phase inverter (TIV6) is enabled when the enable signal DCC_EN is enabled. When the input clock CLK_IN2 is inverted and transferred to the common node ND_COMM.

혼합부(610)는 에지 조절부(602)에서 출력된 신호와 에지 조절부(604)에서 출력된 신호를 공통 노드(ND_COMM)로 입력받아 이를 반전하여 출력 클럭 CLK_OUT으로 출력한다.The mixer 610 receives the signal output from the edge controller 602 and the signal output from the edge controller 604 to the common node ND_COMM and inverts the output signal to the output clock CLK_OUT.

이와 같이 에지 조절부(602)에서 출력된 신호와 에지 조절부(604)에서 출력된 신호를 혼합하는 혼합부(610)는 공통 노드(ND_COMM)로 전달된 신호를 반전하여 출력 클럭 CLK_OUT으로 출력하는 인버터(IV13)로 구성될 수 있다.As such, the mixing unit 610 mixing the signal output from the edge control unit 602 and the signal output from the edge control unit 604 inverts the signal transmitted to the common node ND_COMM and outputs the output signal to the output clock CLK_OUT. It may be configured as an inverter IV13.

이하, 도 2 내지 도 6을 참조하여 본 발명의 듀티 사이클 보정 회로의 동작을 상세히 살펴보기로 한다.Hereinafter, the operation of the duty cycle correction circuit of the present invention will be described in detail with reference to FIGS. 2 to 6.

우선, 두 클럭 CLK_IN1, CLK_IN2이 입력되면, 듀티 사이클 보정 제어부(200) 는 두 입력 클럭 CLK_IN1, CLK_IN2의 폴링 에지 위치를 비교한다.First, when two clocks CLK_IN1 and CLK_IN2 are input, the duty cycle correction controller 200 compares the falling edge positions of the two input clocks CLK_IN1 and CLK_IN2.

만약, 듀티 사이클 보정 제어부(200)를 통해 두 입력 클럭 CLK_IN1, CLK_IN2의 폴링 에지가 동일한 시점에 정렬되지 않는다고 판단되면, 인에이블 신호 DCC_EN가 인에이블되고, 가중치 신호 WT_SEL가 두 입력 클럭 CLK_IN1, CLK_IN2의 폴링 에지 위치에 따라 하이 또는 로우 레벨을 갖는다.If it is determined by the duty cycle correction control unit 200 that the falling edges of the two input clocks CLK_IN1 and CLK_IN2 are not aligned at the same time, the enable signal DCC_EN is enabled and the weight signal WT_SEL of the two input clocks CLK_IN1 and CLK_IN2 is determined. It has a high or low level depending on the falling edge position.

가중치 조절부(220)는 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지 위치를 비교하여 듀티 사이클 보정 제어부(200)에서 결정된 가중치를 선택적으로 조절한다.The weight adjusting unit 220 selectively adjusts the weight determined by the duty cycle correction controller 200 by comparing the rising edge positions of the two input clocks CLK_IN1 and CLK_IN2.

구체적으로, 가중치 조절부(220)를 구성하는 위상 검출부(300)는 입력 클럭 CLK_IN1의 라이징 에지와 입력 클럭 CLK_IN2을 미리 설정한 지연, 즉, 지연부(402)의 지연량만큼 지연시킨 클럭과의 위치 관계를 파악하여 비교 신호 COMP1로 출력하고, 입력 클럭 CLK_IN2의 라이징 에지와 입력 클럭 CLK_IN1을 미리 설정한 지연, 즉, 지연부(404)의 지연량만큼 지연시킨 클럭과의 위치 관계를 파악하여 비교 신호 COMP2로 출력한다.In detail, the phase detector 300 constituting the weight adjusting unit 220 has a rising edge of the input clock CLK_IN1 and a clock that delays the input clock CLK_IN2 by a predetermined delay, that is, by the delay amount of the delay unit 402. The positional relationship is identified and output as the comparison signal COMP1, and the positional relationship between the rising edge of the input clock CLK_IN2 and the clock delayed by a predetermined delay, that is, the delayed amount of the delay unit 404, is compared. Output with signal COMP2.

예를 들어, 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 미리 설정한 지연 값보다 작은 정도로 틀어진 경우, 비교 신호 COMP1, COMP2는 모두 로우 레벨을 가지고, 가중치 선택 신호 SEL는 로우 레벨로 출력된다.For example, when the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are turned to a degree smaller than a predetermined delay value, both the comparison signals COMP1 and COMP2 have a low level, and the weight selection signal SEL is output at a low level.

그리고, 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 미리 설정한 지연 값보다 많이 틀어진 경우, 비교 신호 COMP1, COMP2는 서로 다른 레벨을 가지고, 가중치 선택 신호 SEL는 하이 레벨로 출력된다.When the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are more than the preset delay value, the comparison signals COMP1 and COMP2 have different levels, and the weight selection signal SEL is output at a high level.

이와 같이 위상 검출부(300)를 통해 출력되는 가중치 선택 신호 SEL는 가중치 선택부(320)에서 가중치 신호 WT_SEL와 특정 레벨을 갖는 신호(예를 들어, 전원 전압 VDDL) 중 어느 하나의 선택을 제어하는데 이용된다.As such, the weight selection signal SEL output through the phase detector 300 is used by the weight selection unit 320 to control the selection of any one of the weight signal WT_SEL and a signal having a specific level (for example, the power supply voltage VDDL). do.

즉, 가중치 선택부(320)는 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 미리 설정한 지연 값보다 작은 정도로 틀어진 경우, 로우 레벨의 가중치 선택 신호 SEL에 의해 가중치 신호 WT_SEL와 가중치 신호 WT_SEL를 반전한 신호를 각각 가중치 조절 신호 W1, W2로 출력한다.That is, the weight selector 320 inverts the weight signal WT_SEL and the weight signal WT_SEL by the low-level weight selection signal SEL when the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are less than the preset delay value. Are output as the weight adjustment signals W1 and W2, respectively.

그리고, 가중치 선택부(320)는 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 미리 설정한 지연 값 이상으로 틀어진 경우, 하이 레벨의 가중치 선택 신호 SEL에 의해 특정 레벨을 갖는 신호를 가중치 조절 신호 W1, W2로 출력한다.When the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are shifted by more than a predetermined delay value, the weight selector 320 selects a signal having a specific level by the high level weight selection signal SEL. Will output

위상 혼합부(240)는 가중치 선택부(320)에서 출력된 가중치 조절 신호 W1, W2로써 두 입력 클럭 CLK_IN1, CLK_IN2을 선택적으로 혼합하여 출력 클럭 CLK_OUT으로 출력한다.The phase mixer 240 selectively mixes the two input clocks CLK_IN1 and CLK_IN2 with the weight control signals W1 and W2 output from the weight selector 320 and outputs the output clock CLK_OUT.

이때, 인에이블 신호 DCC_EN가 인에이블 상태에서, 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 미리 설정한 지연 값보다 작은 정도로 틀어진 경우, 가중치 신호 WT_SEL에 대응되는 두 가중치 조절 신호 W1, W2에 의해 혼합비가 결정되고, 결정된 혼합비에 따라 두 입력 클럭 CLK_IN1, CLK_IN2이 혼합되어 출력 클럭 CLK_OUT으로 출력된다.At this time, when the enable signal DCC_EN is enabled and the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are turned to a degree smaller than a preset delay value, the mixing ratio is changed by the two weight adjustment signals W1 and W2 corresponding to the weight signal WT_SEL. The two input clocks CLK_IN1 and CLK_IN2 are mixed and output to the output clock CLK_OUT according to the determined mixing ratio.

예를 들어, 듀티 사이클 보정 제어부(200)에서 출력되는 가중치 신호 WT_SEL에 따라 두 입력 클럭 CLK_IN1, CLK_IN2에 대한 혼합비가 2:1로 결정되는 경우, 출 력 클럭 CLK_OUT은 두 입력 클럭 CLK_IN1, CLK_IN2의 중간 위상에서 입력 클럭 CLK_IN1 쪽으로 치우친 위상을 갖는다.For example, when the mixing ratio of the two input clocks CLK_IN1 and CLK_IN2 is determined to be 2: 1 according to the weight signal WT_SEL output from the duty cycle correction controller 200, the output clock CLK_OUT is the middle of the two input clocks CLK_IN1 and CLK_IN2. The phase has a phase biased toward the input clock CLK_IN1.

반면에, 인에이블 신호 DCC_EN가 인에이블 상태에서, 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 미리 설정한 지연 값 이상으로 틀어진 경우, 설계자가 정한 레벨을 갖는 두 가중치 조절 신호 W1, W2에 의해 혼합비가 결정된다.On the other hand, when the enable signal DCC_EN is enabled and the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are shifted by more than a predetermined delay value, the mixing ratio is caused by the two weight adjustment signals W1 and W2 having a level determined by the designer. Is determined.

예를 들어, 두 가중치 조절 신호 W1, W2가 모두 전원 전압 VDDL 레벨이면, 에지 조절부(602)에서 두 3상 인버터(TIV2,TIV3)가 인에이블되고 에지 조절부(604)에서 두 3상 인버터(TIV5,TIV6)가 인에이블되어서, 두 입력 클럭 CLK_IN1, CLK_IN2에 대한 혼합비가 1:1로 결정된다. 그리고, 1:1로 결정된 혼합비에 따라 출력 클럭 CLK_OUT은 두 입력 클럭 CLK_IN1, CLK_IN2의 중간 위상을 갖는다.For example, if both weight adjustment signals W1 and W2 are at the power supply voltage VDDL level, the two three-phase inverters TIV2 and TIV3 are enabled in the edge adjuster 602 and the two three-phase inverters in the edge adjuster 604. (TIV5, TIV6) are enabled, so that the mixing ratio for the two input clocks CLK_IN1 and CLK_IN2 is determined to be 1: 1. The output clock CLK_OUT has an intermediate phase of two input clocks CLK_IN1 and CLK_IN2 according to the mixing ratio determined to be 1: 1.

이상에서 살펴본 바와 같이, 본 발명의 듀티 사이클 보정 회로는 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지 정렬이 미리 설정된 지연 값보다 틀어진 경우 두 입력 클럭 CLK_IN1, CLK_IN2을 가중치 신호 WT_SEL가 아닌 다른 외부의 신호를 이용하여 두 입력 클럭 CLK_IN1, CLK_IN2에 대한 혼합비를 결정한다.As described above, the duty cycle correction circuit of the present invention uses an external signal other than the weight signal WT_SEL when the rising edge alignment of the two input clocks CLK_IN1 and CLK_IN2 is different from the preset delay value. Determine the mixing ratio for the two input clocks CLK_IN1 and CLK_IN2.

만약, 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지 정렬이 크게 틀어진 상태에서 두 입력 클럭 CLK_IN1, CLK_IN2을 가중치 신호 WT_SEL에 의해 결정된 혼합비로 혼합하는 경우 출력 클럭 CLK_OUT의 듀티가 더 심하게 왜곡될 수 있으며, 최악의 경우로는 출력 클럭 CLK_OUT이 토글링하지 않는 경우도 발생할 수 있다.If the mixed edges of the two input clocks CLK_IN1 and CLK_IN2 are largely misaligned and the two input clocks CLK_IN1 and CLK_IN2 are mixed at the mixing ratio determined by the weighted signal WT_SEL, the duty of the output clock CLK_OUT may be more severely distorted. In some cases, the output clock CLK_OUT may not toggle.

특히, 듀티 사이클 보정 회로가 지연 고정 루프와 같이 사용될 때 외부 환경으로 인하여 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지가 크게 틀어져 출력 클 럭 CLK_OUT이 토글링하지 않으면, 지연 고정 루프가 정상적으로 동작하지 못하여 메모리 동작 오류가 발생할 수 있다.In particular, when the duty cycle correction circuit is used together with the delay lock loop, if the rising edges of the two input clocks CLK_IN1 and CLK_IN2 are greatly distorted due to the external environment, the delay lock loop does not operate normally because the output clock CLK_OUT does not toggle. Errors may occur.

하지만, 본 발명의 듀티 사이클 보정 회로는 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지 정렬이 크게 틀어진 상태로 입력되면 두 입력 클럭 CLK_IN1, CLK_IN2에 대한 혼합비를 특정 값(예를 들면, 1:1)으로 조절함으로써, 출력 클럭 CLK_OUT의 듀티 왜곡을 줄이며, 아울러, 출력 클럭 CLK_OUT이 토글링하지 않는 상황을 배제시킬 수 있다.However, the duty cycle correction circuit of the present invention adjusts the mixing ratio of the two input clocks CLK_IN1 and CLK_IN2 to a specific value (for example, 1: 1) when the rising edge alignment of the two input clocks CLK_IN1 and CLK_IN2 is largely misaligned. This reduces the duty distortion of the output clock CLK_OUT and eliminates the situation where the output clock CLK_OUT does not toggle.

그리고, 본 발명의 듀티 사이클 보정 회로는 지연 고정 루프와 같이 사용될 때 외부 환경에 의해 출력 클럭 CLK_OUT이 토글링하지 않는 것을 억제함으로써, 이후 지연 고정 루프에서 자체 동작에 의해 두 입력 클럭 CLK_IN1, CLK_IN2의 라이징 에지를 다시 정렬시킬 수 있는 시간적인 여유를 줄 수 있는 효과가 있다.In addition, the duty cycle correction circuit of the present invention suppresses the output clock CLK_OUT from being toggled by the external environment when used with a delay locked loop, thereby rising the two input clocks CLK_IN1 and CLK_IN2 by self operation in the delay locked loop. This has the effect of giving you time to realign the edges.

이와 같이, 본 발명은 외부 환경으로 인하여 입력되는 두 클럭의 라이징 에지가 틀어지는 경우, 상기 두 클럭의 라이징 에지 위치를 검출하여 듀티 사이클 보정의 보간 세기를 조절함으로써, 출력되는 클럭의 듀티 왜곡을 줄일 수 있는 효과가 있다.As such, when the rising edges of the two clocks input due to the external environment are distorted, the duty cycle of the output clock can be reduced by detecting the rising edge positions of the two clocks and adjusting the interpolation intensity of the duty cycle correction. It has an effect.

또한, 본 발명은 외부 환경으로 인하여 출력 클럭이 토글링되지 않는 상황을 억제함으로써, 지연 고정 루프의 동작을 통해 라이징 에지가 정렬된 두 클럭을 입력받아 정상적으로 듀티를 보정할 수 있는 효과가 있다.In addition, the present invention suppresses the situation in which the output clock is not toggled due to the external environment, and thus, the duty can be normally corrected by receiving two clocks in which the rising edges are aligned through the operation of the delay lock loop.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (14)

제 1 및 제 2 입력 클럭의 제 1 에지 위치를 비교하여 듀티 사이클 보정 동작의 인에이블을 결정하는 인에이블 신호와, 상기 제 1 및 제 2 입력 클럭의 혼합에 대한 가중치를 결정하는 가중치 신호를 출력하는 듀티 사이클 보정 제어부;Outputs an enable signal that determines the enable of the duty cycle correction operation by comparing the first edge positions of the first and second input clocks, and a weighted signal that determines weights for the mixture of the first and second input clocks; A duty cycle correction controller; 상기 인에이블 신호에 의하여 인에이블된 상태에서, 상기 제 1 및 제 2 입력 클럭의 제 2 에지 위치를 비교하여 상기 가중치 신호로써 결정되는 가중치를 조절하여 가중치 조절 신호로 출력하는 가중치 조절부; 및A weight adjusting unit configured to compare the second edge positions of the first and second input clocks to adjust the weight determined as the weight signal in the enabled state by the enable signal, and to output a weight adjustment signal; And 상기 인에이블 신호에 의하여 인에이블된 상태에서, 상기 가중치 조절 신호에 따라 혼합비가 결정되고, 상기 결정된 혼합비에 따라 상기 제 1 및 제 2 입력 클럭의 위상을 혼합하는 위상 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.And a phase mixer configured to mix a phase of the first and second input clocks according to the weighted control signal in a state in which the enable signal is enabled, and mix the phases of the first and second input clocks according to the determined mix ratio. Duty cycle correction circuit. 제 1 항에 있어서,The method of claim 1, 상기 가중치 조절 신호는 듀티 사이클 보정의 보간 세기(interpolation strength)를 조절하는 신호임을 특징으로 하는 듀티 사이클 보정 회로.And the weight adjustment signal is a signal for adjusting the interpolation strength of the duty cycle correction. 제 1 항에 있어서,The method of claim 1, 상기 듀티 사이클 보정 제어부는 상기 제 1 및 제 2 입력 클럭의 폴링 에지 위치를 비교함을 특징으로 하는 듀티 사이클 보정 회로.And the duty cycle correction controller compares the falling edge positions of the first and second input clocks. 제 1 항에 있어서,The method of claim 1, 상기 가중치 조절부는 제 1 및 제 2 입력 클럭의 라이징 에지 위치를 비교함을 특징으로 하는 듀티 사이클 보정 회로.And the weight adjusting unit compares the rising edge positions of the first and second input clocks. 제 4 항에 있어서,The method of claim 4, wherein 상기 가중치 조절부는 상기 제 1 입력 클럭의 라이징 에지가 상기 제 2 입력 클럭의 라이징 에지를 기준으로 미리 설정된 범위 내에 위치하면, 상기 가중치 신호를 그대로 상기 가중치 조절 신호로 출력하고, 상기 미리 설정된 범위 내를 벗어나면, 상기 가중치를 조절하여 상기 가중치 조절 신호로 출력함을 특징으로 하는 듀티 사이클 보정 회로.When the rising edge of the first input clock is within a preset range based on the rising edge of the second input clock, the weight adjusting unit outputs the weight signal as the weight adjusting signal as it is, and within the preset range. If out, the duty cycle correction circuit, characterized in that for adjusting the weight to output the weight adjustment signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 가중치 조절부는,The weight adjusting unit, 상기 제 1 및 제 2 입력 클럭의 라이징 에지가 상기 미리 설정된 범위 내에 위치하는지 비교하여 상기 비교된 결과에 대응되는 가중치 선택 신호로 출력하는 위상 검출부; 및A phase detector which compares whether the rising edges of the first and second input clocks are within the preset range and outputs a weight selection signal corresponding to the compared result; And 상기 가중치 선택 신호의 상태에 따라 상기 가중치 신호와 고정된 가중치를 갖는 신호 중 어느 하나를 선택하여 상기 가중치 조절 신호로 출력하는 가중치 선택부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.And a weight selector for selecting one of the weight signal and a signal having a fixed weight according to the state of the weight selection signal and outputting the selected weight signal as the weight control signal. 제 6 항에 있어서,The method of claim 6, 상기 위상 검출부는,The phase detection unit, 상기 제 2 입력 클럭을 지연시키는 제 1 지연부;A first delay unit delaying the second input clock; 상기 제 1 지연부에서 출력된 신호와 상기 제 1 입력 클럭의 위상을 비교하여 제 1 비교 신호로 출력하는 제 1 위상 검출부;A first phase detector for comparing a signal output from the first delay unit with a phase of the first input clock to output a first comparison signal; 상기 제 1 입력 클럭을 지연시키는 제 2 지연부;A second delay unit delaying the first input clock; 상기 제 2 지연부에서 출력된 신호와 상기 제 2 입력 클럭의 위상을 비교하여 제 2 비교 신호로 출력하는 제 2 위상 검출부; 및A second phase detector for comparing a signal output from the second delay unit with a phase of the second input clock to output a second comparison signal; And 상기 제 1 및 제 2 비교 신호를 조합하여 상기 가중치 선택 신호로 출력하는 조합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.And a combiner for combining the first and second comparison signals to output the weight selection signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 및 제 2 위상 검출부는 상기 제 1 및 제 2 입력 클럭의 라이징 에지의 지연 차가 상기 제 1 및 제 2 지연부의 지연량보다 작으면 동일한 레벨의 상기 제 1 및 제 2 비교 신호를 출력하고, 상기 제 1 및 제 2 입력 클럭의 라이징 에지의 지연 차가 상기 제 1 및 제 2 지연부의 지연량보다 많으면 서로 다른 레벨의 상기 제 1 및 제 2 비교 신호를 출력함을 특징으로 하는 듀티 사이클 보정 회로.The first and second phase detectors output the first and second comparison signals having the same level when a delay difference between rising edges of the first and second input clocks is smaller than a delay amount of the first and second delay units. And outputting the first and second comparison signals having different levels when the delay difference between the rising edges of the first and second input clocks is greater than the delay amount of the first and second delay units. . 제 8 항에 있어서,The method of claim 8, 상기 조합부는 상기 제 1 및 제 2 비교 신호의 레벨이 동일하면 상기 가중치 선택 신호를 디스에이블시키고, 상기 제 1 및 제 2 비교 신호의 레벨이 서로 다르면 상기 가중치 선택 신호를 인에이블시킴을 특징으로 하는 듀티 사이클 보정 회로.The combination unit disables the weight selection signal when the levels of the first and second comparison signals are the same, and enables the weight selection signal when the levels of the first and second comparison signals are different from each other. Duty cycle correction circuit. 제 9 항에 있어서,The method of claim 9, 상기 가중치 선택부는 상기 가중치 선택 신호가 인에이블될 때 상기 고정된 가중치를 갖는 신호를 선택하여 상기 제 1 및 제 2 입력 클럭에 대한 혼합비를 1:1로 조절하는 상기 가중치 조절 신호로 출력함을 특징으로 하는 듀티 사이클 보정 회로.The weight selector selects the signal having the fixed weight when the weight selection signal is enabled, and outputs the weight adjustment signal to adjust the mixing ratio of the first and second input clocks by 1: 1. Duty cycle correction circuit. 제 5 항에 있어서,The method of claim 5, wherein 상기 위상 혼합부는 상기 제 2 입력 클럭의 라이징 에지를 기준으로 상기 제 1 입력 클럭의 라이징 에지가 상기 미리 설정된 범위 내를 벗어나면, 상기 가중치 조절 신호로써 상기 제 1 및 제 2 입력 클럭의 위상을 1:1로 혼합함을 특징으로 하는 듀티 사이클 보정 회로.The phase mixer may adjust the phases of the first and second input clocks as the weight adjustment signal when the rising edge of the first input clock is out of the preset range based on the rising edge of the second input clock. A duty cycle correction circuit characterized by mixing at: 1. 제 11 항에 있어서,The method of claim 11, 상기 위상 혼합부는,The phase mixing unit, 상기 가중치 조절 신호로써 상기 제 1 입력 클럭의 라이징 및 폴링 타임을 조절하는 제 1 에지 조절부;A first edge adjuster configured to adjust a rising and falling time of the first input clock using the weight adjusting signal; 상기 가중치 조절 신호로써 상기 제 2 입력 클럭의 라이징 및 폴링 타임을 조절하는 제 2 에지 조절부; 및A second edge adjuster configured to adjust a rising and falling time of the second input clock using the weight adjusting signal; And 상기 제 1 및 제 2 에지 조절부에서 출력된 클럭을 공통 노드로 입력받아 듀티가 보정된 클럭으로 혼합하는 혼합부;를 포함함을 특징으로 하는 듀티 사이클 보정 회로.And a mixing unit configured to receive the clocks output from the first and second edge controllers as a common node and mix them into a clock whose duty is corrected. 제 12 항에 있어서,The method of claim 12, 상기 제 1 및 제 2 에지 조절부는 상기 가중치 조절 신호에 의해 상반되게 제어되는 다수의 3상 인버터를 포함함을 특징으로 하는 듀티 사이클 보정 회로.And the first and second edge adjusters comprise a plurality of three-phase inverters controlled in opposition by the weight adjustment signal. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 입력 클럭은 지연 고정 루프에서 출력된 클럭으로서, 상기 제 1 클럭은 외부 클럭에 의해 위상이 락킹된 클럭이고, 상기 제 2 클럭은 상기 제 1 클럭에 동기된 클럭임을 특징으로 하는 듀티 사이클 보정 회로.The first and second input clocks are clocks output from a delay locked loop, wherein the first clock is a clock locked in phase by an external clock, and the second clock is a clock synchronized with the first clock. Duty cycle correction circuit.
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