KR100865328B1 - Circuit and Method for aligning input data in semiconductor memory device - Google Patents

Abstract

반도체 메모리 장치의 입력 데이터 얼라인 회로 및 방법이 개시된다. 상기 얼라인 회로는 데이터 스트로브 신호에 응답하여 직렬 데이터를 병렬 데이터로 정렬하고, 상기 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬하는 얼라인 블록; 및 상기 다수의 분주 신호들 각각과 지연된 내부 쓰기 클럭 신호 사이의 동기 정보에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력하는 데이터 결정 블록을 구비한다.

DDR SDRAM

Disclosed are an input data alignment circuit and a method of a semiconductor memory device. The alignment circuit aligns serial data into parallel data in response to a data strobe signal, and aligns the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the strobe signal. block; And a data determination block outputting any one of the rearranged parallel data groups based on synchronization information between each of the plurality of divided signals and a delayed internal write clock signal.

DDR SDRAM

Description

반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법{Circuit and Method for aligning input data in semiconductor memory device} Circuit and method for aligning input data in semiconductor memory device

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 DDR 동기식 메모리 장치에서 tDQSS의 최소값과 최대값을 나타내는 타이밍도이다.1 is a timing diagram illustrating a minimum value and a maximum value of tDQSS in a DDR synchronous memory device.

도 2는 종래의 DDR 동기식 메모리 장치의 4비트 프리패치 구조를 갖는 입력 데이터 얼라인 회로의 블록도이다.2 is a block diagram of an input data alignment circuit having a 4-bit prefetch structure of a conventional DDR synchronous memory device.

도 3은 도 2에 도시된 입력 데이터 얼라인 회로의 동작에 대한 타이밍도이다.FIG. 3 is a timing diagram for the operation of the input data align circuit shown in FIG. 2.

도 4는 본 발명의 실시 예들에 따른 DDR 동기식 메모리 장치의 4비트 프리패치 구조를 갖는 입력 데이터 얼라인 회로의 블록도이다.4 is a block diagram of an input data alignment circuit having a 4-bit prefetch structure of a DDR synchronous memory device according to example embodiments.

도 5는 도 4에 도시된 입력 데이터 얼라인 회로의 동작을 나타내는 제1 타이밍도이다.FIG. 5 is a first timing diagram illustrating an operation of the input data align circuit shown in FIG. 4.

도 6은 도 4에 도시된 입력 데이터 얼라인 회로의 동작을 나타내는 제2 타이밍도이다.FIG. 6 is a second timing diagram illustrating an operation of the input data align circuit shown in FIG. 4.

도 7은 본 발명의 다른 실시 예들에 따른 DDR 동기식 메모리 장치의 4비트 프리패치 구조를 갖는 입력 데이터 얼라인 회로의 블록도이다.7 is a block diagram of an input data align circuit having a 4-bit prefetch structure of a DDR synchronous memory device according to another embodiment of the present invention.

도 8은 도 7에 도시된 갭 정보 신호 검출 블록의 일 실시 예를 나타내는 회로도를 나타낸다.FIG. 8 is a circuit diagram illustrating an embodiment of a gap information signal detection block shown in FIG. 7.

도 9는 도 4에 도시된 제2 지연부의 일 실시 예를 나타내는 회로도이다. FIG. 9 is a circuit diagram illustrating an embodiment of a second delay unit illustrated in FIG. 4.

도 10은 도 7에 도시된 갭 정보 신호 검출 블록의 동작 설명을 위한 타이밍 도를 나타낸다.FIG. 10 is a timing diagram for describing an operation of the gap information signal detection block shown in FIG. 7.

도 11은 도 7에 도시된 선택 블록의 일 실시 예를 나타내는 회로도이다.FIG. 11 is a circuit diagram illustrating an example of a selection block illustrated in FIG. 7.

도 12는 도 7에 도시된 입력 데이터 얼라인 회로의 동작을 나타내는 타이밍도이다.FIG. 12 is a timing diagram illustrating an operation of an input data align circuit shown in FIG. 7.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 동기형 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an input data alignment circuit and a method of a synchronous semiconductor memory device.

중앙 처리 장치(CPU)의 데이터 처리 속도가 점차 증가하고, 멀티 미디어(multi-media)를 지원하는 시스템이 늘어나고 있다. 이에 따라 반도체 메모리 장치는 집적도의 증가와 더불어 동기식 메모리 장치의 대역폭(bandwith)을 증대시키기고, 반도체 메모리 장치의 동작 속도를 향상시키기 위한 시도들이 계속되고 있다. Data processing speeds of central processing units (CPUs) are gradually increasing, and systems supporting multi-media are increasing. Accordingly, attempts have been made to increase the bandwidth of a synchronous memory device as well as increase the integration degree of the semiconductor memory device.

예컨대, DDR(double data rate) 동기식 메모리 장치는 외부에서 입력되는 클 록의 상승 에지 및 하강 에지에 동기되어 한 클록 주기 동안 연속적으로 두 개의 데이터를 처리한다. 따라서 DDR 동기식 메모리 장치는 클록의 주파수를 증가시키지 않더라도 SDR(single data rate) 동기식 메모리 장치에 비하여 두 배 이상의 대역폭을 구현할 수 있어 고속 동작이 가능하다.For example, a double data rate (DDR) synchronous memory device processes two data continuously during one clock period in synchronization with the rising and falling edges of an externally input clock. Therefore, DDR synchronous memory devices can realize more than twice the bandwidth of SDR (single data rate) synchronous memory devices without increasing the clock frequency, thereby enabling high-speed operation.

상기 DDR 동기식 메모리 장치는 데이터 입출력의 정확한 타이밍을 구현하기 위하여, 즉 목적지(destination)에서의 데이터 설정 시간(set-up time)과 유지 시간(hold time)에 대한 요구 조건을 만족시키기 위하여 데이터를 입력받을 때 데이터 스트로브 신호(data strobe signal, DQS)가 함께 입력된다. 상기 DDR 동기식 메모리 장치의 데이터 쓰기 동작에 사용되는 데이터 스트로브 신호를 쓰기 데이터 스트로브 신호(WDQS)라 한다.The DDR synchronous memory device inputs data in order to realize accurate timing of data input / output, that is, to satisfy requirements for data set-up time and hold time at a destination. When received, a data strobe signal (DQS) is input together. The data strobe signal used in the data write operation of the DDR synchronous memory device is referred to as a write data strobe signal WDQS.

상기 쓰기 데이터 스트로브 신호(WDQS)는 데이터가 입력되기 소정의 클럭 사이클(예컨대, 1클럭 사이클(1tCK)) 전에 미리 로우 레벨 상태를 유지한다. 상기 쓰기 데이터 스트로브신호(WDQS)는 데이터가 입력되는 타이밍에 응답하여 클럭킹(clocking)되고, 데이터가 모두 입력된 후 소정의 클럭 사이클 동안 로우 레벨 상태를 유지하다가 하이 레벨 상태로 천이한다. 여기서 tCK는 클럭 사이클을 나타내는 단위이다.The write data strobe signal WDQS maintains a low level in advance before a predetermined clock cycle (eg, one clock cycle 1tCK) before data is input. The write data strobe signal WDQS is clocked in response to a timing at which data is input, and maintains a low level state for a predetermined clock cycle after all data is input, and then transitions to a high level state. Here tCK is a unit representing a clock cycle.

외부로부터 입력되는 1개의 쓰기 데이터 스트로브신호(WDQS)에 설정 시간(set- up time) 및 유지 시간(hold time)을 맞추어서 입력된 데이터가 DDR 동기식 메모리 장치에 저장된다.The input data is stored in the DDR synchronous memory device in accordance with a set-up time and a hold time to one write data strobe signal WDQS input from the outside.

외부로부터 쓰기 명령(Write command)이 입력되는 클럭의 상승 에지(rising edge)부터 첫 번째 데이터가 입력되는 타이밍에 응답하여 클러킹되는 상기 쓰기 스트로브 신호(WDQS)의 최초 상승 에지까지의 시간을 tDQSS라 한다.The time from the rising edge of the clock to which the write command is input from the outside to the first rising edge of the write strobe signal WDQS clocked in response to the timing at which the first data is input is called tDQSS. .

상기 DDR 동기식 메모리 장치에서 안전한 쓰기 동작(write operation)을 보장하고, 상기 스트로브 신호(WDQS)가 정확한 타이밍에 인에이블되도록 하기 위하여 상기 tDQSS의 최대값과 최소값의 범위(예컨대, 1 tCK)가 설정된다.In order to ensure a safe write operation in the DDR synchronous memory device and to enable the strobe signal WDQS at an accurate timing, a range of the maximum and minimum values of the tDQSS (eg, 1 tCK) is set. .

도 1은 DDR 동기식 메모리 장치에서 tDQSS의 최소값(tDQSS(MIN))과 최대값(tDQSS(MAX))을 나타내는 타이밍도이다. 도 1을 참조하면, I/O 환경이 POD(Pseudo Open Drain) 방식이라 할 때, 프리엠블(PREAMBLE) 이전의 스트로브 신호(DQS)와 포스트앰블(POSTAMBLE) 이후의 상기 스트로브 신호(DQS)는 하이 레벨로 유지된다. 도 1에서 상기 프리엠블(PREAMBLE)과 포스트엠블(POSTAMBLE)은 각각 0.5 클럭 사이클(0.5 tCK)이다.1 is a timing diagram illustrating a minimum value tDQSS (MIN) and a maximum value tDQSS (MAX) of a tDQSS in a DDR synchronous memory device. Referring to FIG. 1, when the I / O environment is a POD (Pseudo Open Drain) method, the strobe signal DQS before the preamble and the strobe signal DQS after the postamble are high. Is maintained at the level. In FIG. 1, the preamble PREAMBLE and the postamble POSTAMBLE are 0.5 clock cycles (0.5 tCK), respectively.

도 1에 도시된 상기 tDQSS의 최소값(tDQSS(MIN))은 0.5 tCK이고 상기 최대값(tDQSS(MAM))은 1.5tCK이므로, tDQSS 마진(margine)은 1 tCK가 된다.Since the minimum value tDQSS (MIN) of tDQSS shown in FIG. 1 is 0.5 tCK and the maximum value tDQSS (MAM) is 1.5tCK, the tDQSS margin is 1 tCK.

도 2는 종래의 DDR 동기식 메모리 장치의 4비트 프리패치(pre-fetch) 구조를 갖는 입력 데이터 얼라인 회로(200)의 블록도이고, 도 3은 도 2에 도시된 데이터 얼라인 회로의 동작에 대한 타이밍도이다. FIG. 2 is a block diagram of an input data align circuit 200 having a 4-bit pre-fetch structure of a conventional DDR synchronous memory device, and FIG. 3 is a diagram illustrating the operation of the data align circuit shown in FIG. Is a timing diagram.

도 2 및 도 3을 참조하면, 상기 입력 데이터 얼라인 회로(200)는 데이터 버퍼(203), 데이터 스트로브 버퍼(205), 클럭 버퍼(207), 제1 샘플러(212), 제2 샘플러(214), 내부 쓰기 클럭 발생부(220), 트리 블록(230), 내부 클럭 동기 지연 블록(240), 얼라인 블록(250), 및 결정 블록(260)을 구비한다.2 and 3, the input data alignment circuit 200 may include a data buffer 203, a data strobe buffer 205, a clock buffer 207, a first sampler 212, and a second sampler 214. ), An internal write clock generator 220, a tree block 230, an internal clock synchronization delay block 240, an alignment block 250, and a decision block 260.

상기 데이터 버퍼(203)는 외부로부터 입력된 데이터(DQ)를 버퍼링한다. 상기 데이터 스트로브 버퍼(205)는 외부로부터 입력된 쓰기 데이터 스트로브 신호(WDQS)를 버퍼링하여 내부 데이터 스트로브 신호(DSS)를 출력한다.The data buffer 203 buffers the data DQ input from the outside. The data strobe buffer 205 buffers the write data strobe signal WDQS input from the outside to output the internal data strobe signal DSS.

상기 클럭 버퍼(207)는 외부로부터 입력된 클럭 신호(CLK)를 버퍼링하고 버퍼링된 클럭 신호(ICLK, 이하 "내부 클럭 신호"라 한다)를 출력한다.The clock buffer 207 buffers the clock signal CLK input from the outside and outputs the buffered clock signal ICLK (hereinafter, referred to as an "internal clock signal").

상기 제1 샘플러(212)는 상기 내부 데이터 스트로브 신호(DSS)의 제1에지(예컨대, 상승 에지)에 응답하여 상기 데이터 버퍼(203)로부터 출력된 데이터(DQ)를 샘플링한다.The first sampler 212 samples the data DQ output from the data buffer 203 in response to a first edge (eg, a rising edge) of the internal data strobe signal DSS.

상기 제2 샘플러(214)는 상기 내부 데이터 스트로브 신호(DSS)의 제2에지(예컨대, 하강 에지)에 응답하여 상기 데이터 버퍼(203)으로부터 출력된 데이터(DQ)를 샘플링한다.The second sampler 214 samples the data DQ output from the data buffer 203 in response to a second edge (eg, a falling edge) of the internal data strobe signal DSS.

상기 제1샘플러(212) 및 상기 제2샘플러(214) 각각에 의해 샘플링된 데이터(DF 및 DS)는 도 3에 도시된 바와 같이 1tCK의 윈도우(Window)를 갖는다.The data DF and DS sampled by each of the first sampler 212 and the second sampler 214 have a window of 1 tCK as shown in FIG. 3.

상기 내부 쓰기 클럭 발생부(220)는 상기 내부 클럭 신호(ICLK) 및 외부로부터 입력된 쓰기 명령(WCMD)에 기초하여 내부 쓰기 클럭 신호(PCLK)를 생성한다.The internal write clock generator 220 generates an internal write clock signal PCLK based on the internal clock signal ICLK and a write command WCMD input from the outside.

상기 내부 쓰기 클럭 신호(PCLK)는 상기 트리 블록(230)을 통하여 상기 결정 블록(260)으로 공급된다.The internal write clock signal PCLK is supplied to the decision block 260 through the tree block 230.

상기 트리 블록(230)은 직렬로 연결된 다수의 인버터들(미도시)로 형성되며, 상기 내부 쓰기 클럭 신호(PCLK)를 미리 결정된 제1 지연 시간(PCLK tree delay) 동안 지연시키고, 지연된 내부 쓰기 클럭 신호(PCLKD)를 출력한다.The tree block 230 is formed of a plurality of inverters (not shown) connected in series, and delays the internal write clock signal PCLK for a predetermined first delay time PCLK tree delay, and delays the internal write clock. Output the signal PCLKD.

상기 내부 클럭 동기 지연 블록(240)은 제1동기 지연부(242), 제2동기 지연부(244), 및 제3 동기 지연부(246)를 포함한다.The internal clock synchronization delay block 240 includes a first synchronization delay unit 242, a second synchronization delay unit 244, and a third synchronization delay unit 246.

상기 제1동기 지연부(242)는 상기 제1데이터(DF)를 미리 결정된 제1 지연 시간 동안 지연시키고, 지연된 제1 데이터(DDF)를 출력한다.The first synchronization delay unit 242 delays the first data DF for a predetermined first delay time, and outputs the delayed first data DDF.

상기 제2 동기 지연부(244)는 상기 제2데이터(DS)를 미리 결정된 제1 지연 시간 동안 지연시키고, 지연된 제2 데이터(DDS)를 출력한다.The second synchronization delay unit 244 delays the second data DS for a first predetermined delay time and outputs the delayed second data DDS.

또한 상기 제3동기 지연부(246)는 상기 내부 데이터 스트로브 신호(DSS)를 상기 미리 결정된 제1 지연 시간 동안 지연시키고, 지연된 내부 데이터 스트로브 신호(DDSS)를 출력한다. The third synchronization delay unit 246 also delays the internal data strobe signal DSS for the predetermined first delay time and outputs the delayed internal data strobe signal DDSS.

따라서 상기 내부 클럭 동기 지연부(240)는 상기 제1데이터(DF), 상기 제2데이터(DS), 및 상기 내부 데이터 스트로브 신호(DSS)를 상기 트리 블록(230)으로부터 출력된 지연된 내부 쓰기 클럭 신호(PCLKD)에 동기시키는 역할을 한다.Accordingly, the internal clock synchronization delay unit 240 delays the internal data clock output from the tree block 230 to the first data DF, the second data DS, and the internal data strobe signal DSS. It serves to synchronize the signal PCLKD.

상기 얼라인 블록(250)은 상기 지연된 제1 데이터(DDF) 및 상기 지연된 제2데이터(DDS) 각각을 상기 지연된 내부 데이터 스트로브 신호(DDSS)에 기초하여 도 3에 도시한 바와 같이 4 비트의 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2)로 정렬시킨다.The alignment block 250 stores each of the delayed first data DDF and the delayed second data DDS as shown in FIG. 3 based on the delayed internal data strobe signal DDSS. Sort by data DDF1, DDS1, DDF2, and DDS2.

예컨대, 상기 얼라인 블록(250)은 상기 지연된 제1데이터(DDF) 및 상기 지연된 제2데이터(DDS) 각각을 상기 지연된 내부 데이터 스트로브신호(DDSS)의 하강 에지에 동기시켜 정렬시킬 수 있다. 이 때 상기 지연된 내부 데이터 스트로브 신호(DDSS)의 하강 에지에 동기되어 정렬된 상기 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2)는 DQS 도메인 상태에 있게 된다.For example, the alignment block 250 may align the delayed first data DDF and the delayed second data DDS in synchronization with the falling edge of the delayed internal data strobe signal DDSS. At this time, the parallel data DDF1, DDS1, DDF2, and DDS2 aligned in synchronization with the falling edge of the delayed internal data strobe signal DDSS are in the DQS domain state.

상기 결정 블록(260)은 상기 지연된 내부 데이터 스트로브 신호(DDSS)에 동기되어 정렬된 상기 4비트의 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2)를 상기 지연된 내부 클럭 신호(PCLKD)에 동기시켜 출력한다. 그러므로 상기 결정 블록(260)에서 상기 DQS 도메인 상태의 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2)는 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 동기되어 정렬된다. 즉 상기 결정 블록(260)에서 상기 DQS 도메인 상태의 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2)는 상기 지연된 내부 쓰기 클럭 신호(PCLKD)의 도메인 상태로 변환된다.The decision block 260 outputs the 4-bit parallel data DDF1, DDS1, DDF2, and DDS2 in synchronization with the delayed internal clock signal PCLKD in synchronization with the delayed internal data strobe signal DDSS. do. Therefore, in decision block 260, parallel data DDF1, DDS1, DDF2, and DDS2 in the DQS domain state are aligned in synchronization with the delayed internal write clock signal PCLKD. That is, in the decision block 260, the parallel data DDF1, DDS1, DDF2, and DDS2 in the DQS domain state are converted to the domain state of the delayed internal write clock signal PCLKD.

상기 결정 블록(260)은 상기 지연된 내부 클럭(PCLKD)에 기초하여, 상기 병렬 데이터(DDF1, DDS1, DDF2, 및 DDS2)의 각 비트 데이터에 대하여 tDQSS의 최소값 및 최대값, 즉 tDQSS 마진(Margin)을 결정한다.The decision block 260 is based on the delayed internal clock PCLKD and, based on the delayed internal clock PCLKD, the minimum and maximum values of tDQSS, i. Determine.

따라서 종래의 4비트 프리패치 구조를 갖는 입력 데이터 얼라인 회로(200)는 버스트 길이(Burst length)가 4인 데이터 쓰기 동작시, 1개의 데이터(DQ) 핀(pin) 당 상기 4 비트의 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2)의 각 비트 데이터에 대하여 적어도 4개의 tDQSS 최대값 및 최소값 결정 포인트들이 생긴다.Therefore, the input data align circuit 200 having a conventional 4-bit prefetch structure has four bits of parallel data per one data DQ pin during a data write operation having a burst length of four. For each bit data of (DDF1, DDS1, DDF2, and DDS2) there are at least four tDQSS maximum and minimum value determination points.

예컨대, 32 데이터 핀(DQ pin)을 구비한 그래픽 반도체 메모리 장치에 대해서는 버스트 길이(Burst length)가 4인 데이터 쓰기 동작시 적어도 총 128개의 tDQSS 최대값/최소값 결정 포인트들이 생길 수 있다.For example, for a graphic semiconductor memory device having 32 data pins (DQ pins), at least 128 tDQSS maximum / minimum value determination points may be generated during a data write operation having a burst length of four.

tDQSS의 최대값/최소값은 상기 지연된 내부 클럭 신호(PCLKD)와 상기 내부 쓰기 클럭 신호의 도메인 상태의 병렬데이터(DDF1, DDS1, DDF2, 및 DDS2) 사이의 마진(margin)을 의미한다고 할 수 있다. 일반적으로 상기 tDQSS의 최대값/최소값은 미리 설정된 값(예컨대, 0.5tCK/0.5tCK)으로 정해질 수 있다.The maximum value / minimum value of tDQSS may mean a margin between the delayed internal clock signal PCLKD and parallel data DDF1, DDS1, DDF2, and DDS2 in a domain state of the internal write clock signal. In general, the maximum / minimum value of the tDQSS may be determined as a preset value (eg, 0.5 tCK / 0.5 tCK).

도 3에 도시된 바와 같이 상기 지연된 내부 클럭 신호(PCLKD)가 1tCK의 윈도우를 가지므로, 상기 병렬 데이터(DDF1, DDS1, DDF2, 및 DDS2) 각 비트 데이터의 tDQSS 최대값/ 최소값은 각각 0.5 tCK, 즉 tDQSS 마진이 1 tCK인 것이 이상적이다.As shown in FIG. 3, since the delayed internal clock signal PCLKD has a window of 1 tCK, the tDQSS maximum value / minimum value of each bit data of the parallel data DDF1, DDS1, DDF2, and DDS2 is 0.5 tCK, In other words, the tDQSS margin is ideally 1 tCK.

그러나 데이터 라인 간의 스큐, 파워 노이즈, 다수의 tDQSS 최대값/최소값 결정 포인트들 등으로 인하여 실제로는 상기 tDQSS 마진이 1tCK가 되지 않을 수 있다.However, due to skew, power noise, and multiple tDQSS maximum / minimum value determination points between data lines, the tDQSS margin may not actually be 1 tCK.

이는 반도체 메모리 장치(예컨대, DDR)에서 사용되는 동작 클럭 신호의 주파수가 높아질수록 상기 미리 설정된 tDQSS의 최대값/최소값은 불충분한 값이 되고, 높은 주파수를 갖는 동작 클럭 신호에 기초하여 상기 반도체 메모리 장치의 쓰기 동작을 제한하는 요인이 될 수 있다.This is because as the frequency of the operation clock signal used in the semiconductor memory device (eg, DDR) increases, the maximum / minimum value of the preset tDQSS becomes insufficient, and the semiconductor memory device is based on the operation clock signal having a high frequency. May be a limiting factor in the write operation.

상술한 바와 같이 종래의 입력 데이터 얼라인 회로(200)는 BL(Burst Length)이 4인 쓰기 동작시, 하나의 데이터 핀당 4개의 tDQSS 최대값/최소값 결정 포인들이 생길 수 있다. 따라서 보다 넓은 tDQSS 마진을 확보하기 위하여 상기 tDQSS 최대값/최소값의 결정 포인들을 줄이는 것이 요구된다.As described above, the conventional input data alignment circuit 200 may generate four tDQSS maximum / minimum value determination points per one data pin during a write operation having a burst length (BL) of four. Therefore, it is required to reduce the decision points of the tDQSS maximum / minimum value in order to secure a wider tDQSS margin.

반도체 메모리 장치의 쓰기 동작을 위하여 상기 반도체 메모리 장치로 입력되는 쓰기 명령들(예컨대, WR1,WR2, 및 WR3) 사이에는 미리 결정된 쓰기 지연 시간(tCCD, Column address strobe Command Delay)이 존재한다. 도 3에 도시된 바와 같이 상기 tCCD= 2tCK일 때, 상기 제3 쓰기 명령(WR3)은 갭이 존재한다.A predetermined write delay time (tCCD, column address strobe command delay) exists between write commands (eg, WR1, WR2, and WR3) input to the semiconductor memory device for a write operation of the semiconductor memory device. As shown in FIG. 3, when tCCD = 2tCK, a gap exists in the third write command WR3.

도 3에 도시된 바와 같이 갭을 갖는 상기 제3 쓰기 명령(WR3)에 의하여 유효하지 않은 쓰기 스트로브 신호(Invalid WDQS)가 생성될 수 있으며, 상기 생성된 유효하지 않은 쓰기 스트로브 신호(Invalid WDQS)에 의하여 유효하지 않은 데이터(예컨대, DIN0, 또는 DIN1)가 발생될 수 있다.As shown in FIG. 3, an invalid write strobe signal Invalid WDQS may be generated by the third write command WR3 having a gap, and may be generated in the generated invalid write strobe signal Invalid WDQS. Invalid data (eg, DIN0, or DIN1) may be generated.

따라서 본 발명이 이루고자 하는 기술적인 과제는 tDQSS의 최대값/최소값 결정 포인트들을 줄임으로써 좀 더 넓은 tDQSS 마진을 확보하고, 입력되는 쓰기 명령들 사이에 갭의 존재 유무에 기초하여 유효한 데이터를 결정할 수 있는 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법을 제공하기 위함이다.Accordingly, the technical problem of the present invention is to reduce the maximum / minimum value determination points of tDQSS to secure a wider tDQSS margin and determine valid data based on the presence or absence of a gap between input write commands. An object of the present invention is to provide an input data alignment circuit and a method of a semiconductor memory device.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 입력 데이터 얼라인 회로는 얼라인 블록, 및 데이터 결정 블록을 구비한다.An input data alignment circuit of a semiconductor memory device according to the present invention for achieving the above technical problem includes an alignment block and a data determination block.

상기 얼라인 블록은 스트로브 신호에 응답하여 직렬 데이터를 병렬 데이터로 정렬하고, 상기 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬한다.The alignment block aligns serial data into parallel data in response to a strobe signal, and rearranges the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the strobe signal.

상기 데이터 결정 블록은 상기 다수의 분주 신호들 각각과 내부 쓰기 클럭 신호 사이의 동기 정보에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력한다.The data decision block outputs one parallel data group of any of the rearranged parallel data groups based on synchronization information between each of the plurality of divided signals and an internal write clock signal.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 얼라인 블록 및 데이터 결정 블록을 구비한다.In order to achieve the above technical problem, a semiconductor device includes an alignment block and a data determination block.

상기 얼라인 블록은 데이터 스트로브 신호에 응답하여 수신된 직렬 데이터를 짝수 번째 데이터와 홀수 번째 데이터로 분리하고, 상기 데이터 스트로브 신호를 N(N>1인 자연수) 분주한 제1 데이터 스트로브 신호의 제1 에지에 응답하여 상기 짝수 번째 데이터를 래치하고, 상기 데이터 스트로브 신호를 N분주한 제2 스트로브 신호의 제1 에지에 응답하여 상기 홀수 번째 데이터를 래치한다.The alignment block divides the serial data received in response to the data strobe signal into even data and odd data, and divides the data strobe signal by N (N > 1 natural number) of the first data strobe signal. The even-numbered data is latched in response to an edge, and the odd-numbered data is latched in response to a first edge of a second strobe signal obtained by dividing the data strobe signal by N.

상기 데이터 결정 블록은 제1 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 짝수 번째 데이터를 출력하거나 제2 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 홀수 번째 데이터를 출력한다. The data determination block outputs the even-numbered data latched in the alignment block in response to a first selection signal or outputs the odd-numbered data latched in the alignment block in response to a second selection signal.

상기 제1 선택 신호는 내부 쓰기 클럭 신호에 응답하여 발생하며, 상기 제1데이터 스트로브 신호의 위상과 소정의 위상 차이를 갖는 신호이다. 상기 제2 선택 신호는 상기 내부 쓰기 클럭 신호에 응답하여 발생하며, 상기 제2 데이터 스트로브 신호의 위상과 소정의 위상 차이를 갖는 신호이다.The first selection signal is generated in response to an internal write clock signal, and is a signal having a predetermined phase difference from a phase of the first data strobe signal. The second selection signal is generated in response to the internal write clock signal and is a signal having a predetermined phase difference from a phase of the second data strobe signal.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 입력 데이터 얼라인 방법은 내부 쓰기 클럭 신호를 생성하는 단계, 얼라인 단계 및 출력 단계를 구비한다.The input data alignment method of the semiconductor memory device according to the present invention for achieving the above technical problem comprises the steps of generating an internal write clock signal, an alignment step and an output step.

상기 내부 쓰기 클럭 신호를 생성하는 단계는 외부로부터 입력된 클럭 신호 및 쓰기 명령에 기초하여 내부 쓰기 클럭 신호를 생성한다.The generating of the internal write clock signal may generate an internal write clock signal based on an externally input clock signal and a write command.

상기 얼라인 단계는 데이터 스트로브 신호에 응답하여 직렬 데이터를 병렬 데이터로 정렬(align)하고, 상기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정 렬(realign)한다.The aligning step aligns the serial data into parallel data in response to a data strobe signal, and converts the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the data strobe signal. Realign.

상기 출력 단계는 상기 다수의 분주 신호들 각각과 내부 쓰기 클럭 신호 사이의 동기 정보에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력한다. The outputting step outputs a parallel data group of any one of the rearranged parallel data groups based on synchronization information between each of the plurality of divided signals and an internal write clock signal.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 얼라인 블록, 갭 정보 신호 검출 블록, 데이터 결정 블록을 구비한다.In accordance with another aspect of the present invention, a semiconductor device includes an alignment block, a gap information signal detection block, and a data determination block.

상기 얼라인 블록은 쓰기 데이터 스트로브 신호에 응답하여 입력된 직렬 데이터를 병렬 데이터로 정렬하고, 상기 쓰기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬한다.The alignment block aligns serial data input in response to a write data strobe signal into parallel data, and arranges the aligned parallel data in response to each of a plurality of divided signals divided from the write data strobe signal. Rearrange to.

상기 갭 정보 신호 검출 블록은 내부 클럭 신호 및 쓰기 명령들에 기초하여, 상기 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부를 나타내는 갭 정보 신호를 검출한다.The gap information signal detection block detects a gap information signal indicating whether a gap exists between the write commands based on an internal clock signal and write commands.

상기 데이터 결정 블록은 상기 검출된 갭 정보 신호에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력한다.The data decision block outputs one parallel data group of any of the rearranged parallel data groups based on the detected gap information signal.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 얼라인 블록, 갭 정보 신호 검출 블록, 및 데이터 결정 블록을 구비한다.In accordance with another aspect of the present invention, a semiconductor device includes an alignment block, a gap information signal detection block, and a data determination block.

상기 얼라인 블록은 쓰기 데이터 스트로브 신호에 응답하여 수신된 직렬 데이터를 짝수 번째 데이터와 홀수 번째 데이터로 분리하고, 상기 쓰기 데이터 스트로브 신호를 N(N>1인 자연수) 분주한 제1 쓰기 데이터 스트로브 신호의 제1에지에 응답하여 상기 짝수 번째 데이터를 래치하고, 상기 쓰기 데이터 스트로브 신호를 N분주한 제2 쓰기 스트로브 신호의 제1에지에 응답하여 상기 홀수 번째 데이터를 래치한다.The alignment block separates the serial data received in response to the write data strobe signal into even data and odd data, and divides the write data strobe signal into a N (N> 1 natural number) first write data strobe signal. The even-numbered data is latched in response to the first edge of, and the odd-numbered data is latched in response to the first edge of the second write strobe signal obtained by dividing the write data strobe signal by N.

상기 갭 정보 신호 검출 블록은 내부 클럭 신호에 기초하여, 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부를 나타내는 갭 정보 신호를 검출한다.The gap information signal detection block detects a gap information signal indicating whether a gap exists between write commands based on an internal clock signal.

상기 데이터 결정 블록은 상기 갭 정보 신호 및 상기 내부 클럭 신호에 기초하여 제1 선택 신호 또는 제2 선택 신호를 발생시키고, 상기 제1 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 짝수 번째 데이터를 출력하거나 상기 제2 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 홀수 번째 데이터를 출력한다.The data determination block generates a first selection signal or a second selection signal based on the gap information signal and the internal clock signal, and receives the even-numbered data latched in the alignment block in response to the first selection signal. Outputs the odd-numbered data latched in the alignment block in response to the second selection signal.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 분주기, 샘플러, 제1 얼라인 블록, 제2 얼라인 블록, 및 데이터 결정 블록을 구비한다.In accordance with another aspect of the present invention, a semiconductor device includes a divider, a sampler, a first alignment block, a second alignment block, and a data determination block.

상기 분주기는 쓰기 데이터 스트로브 신호를 N(N은 자연수) 분주하여 서로 반대 위상을 갖는 제1분주 신호 및 제2분주 신호를 출력한다. 상기 샘플러는 상기 쓰기 데이터 스트로브 신호에 응답하여 입력된 직렬 데이터를 짝수 번째 데이터와 홀수 번째 데이터로 샘플링한다.The divider divides the write data strobe signal by N (N is a natural number) and outputs a first divided signal and a second divided signal having opposite phases to each other. The sampler samples the input serial data into even-numbered data and odd-numbered data in response to the write data strobe signal.

상기 제1 얼라인 블록은 상기 쓰기 데이터 스트로브 신호의 제1 에지에 응답하여 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 래치한다.The first alignment block latches the even-numbered data and the odd-numbered data in response to a first edge of the write data strobe signal.

상기 제2 얼라인 블록은 상기 제1 분주 신호의 제1 에지에 응답하여 상기 제1 얼라인 블록에 래치된 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 제1 얼 라인 데이터로 정렬하고, 상기 제2분주 신호의 제1 에지에 응답하여 상기 제1 얼라인 블록에 래치된 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 제2 얼라인 데이터로 정렬한다.The second align block aligns the even-numbered data and the odd-numbered data latched in the first align block with first align data in response to a first edge of the first division signal. The even-numbered data and the odd-numbered data latched in the first align block are aligned with the second align data in response to the first edge of the divided signal.

상기 데이터 결정 블록은 내부 클럭 신호 및 쓰기 명령들에 기초하여 검출된 상기 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부를 나타내는 갭 정보 신호에 기초하여, 상기 제1 얼라인 데이터 또는 상기 제2 얼라인 데이터를 출력한다.The data determination block may include the first align data or the second alignment based on a gap information signal indicating whether a gap exists between the write commands detected based on an internal clock signal and write commands. Output align data.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 입력 데이터를 얼라인하는 방법은 얼라인 단계 및 데이터 결정 단계를 구비한다.A method of aligning input data of a semiconductor device according to the present invention for achieving the above technical problem includes an alignment step and a data determination step.

상기 얼라인 단계는 쓰기 데이터 스트로브 신호에 응답하여 입력된 직렬 데이터를 병렬 데이터로 정렬하고, 상기 쓰기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬한다.The aligning step aligns the serial data input in response to a write data strobe signal into parallel data, and arranges the aligned parallel data in response to each of a plurality of divided signals divided from the write data strobe signal. Rearrange to.

상기 데이터 결정 단계는 입력된 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력한다.The data determining step outputs one parallel data group of any of the rearranged parallel data groups based on whether a gap exists between input write commands.

상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.BRIEF DESCRIPTION OF THE DRAWINGS In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings. You must do it. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 본 발명의 실시 예들에 따른 DDR 동기식 메모리 장치의 4비트 프리패치 구조를 갖는 입력 데이터 얼라인 회로(400)의 블록도이다. 도 4를 참조하면, 상기 얼라인 회로(400)는 데이터 버퍼(203), 데이터 스트로브 버퍼(205), 클럭 버퍼(207), 제1 샘플러(212), 제2 샘플러(214), 내부 쓰기 클럭 발생부(220), 트리 블록(405), 제1 얼라인 블록(410), 분주기(420), 동기 지연부(430), 제2 얼라인 블록(440), 동기 정보 검출부(450), 및 결정 블록(460)를 구비한다.4 is a block diagram of an input data align circuit 400 having a 4-bit prefetch structure of a DDR synchronous memory device according to an embodiment of the present invention. Referring to FIG. 4, the alignment circuit 400 may include a data buffer 203, a data strobe buffer 205, a clock buffer 207, a first sampler 212, a second sampler 214, and an internal write clock. The generator 220, the tree block 405, the first alignment block 410, the divider 420, the synchronization delay unit 430, the second alignment block 440, the synchronization information detector 450, And decision block 460.

상기 데이터 버퍼(203), 상기 데이터 스트로브 버퍼(205), 상기 클럭 버퍼(207), 상기 제1 샘플러(212), 상기 제2 샘플러(214), 및 상기 내부 클럭 발생부(220)는 도 2에서 설명한 바와 동일한 동작을 하므로 이하 설명의 편의를 위하여 그 설명을 생략한다. 상기 제1 샘플러(212)와 상기 제2 샘플러(214) 각각은 적어도 하나의 플립플롭으로 구현될 수 있다.The data buffer 203, the data strobe buffer 205, the clock buffer 207, the first sampler 212, the second sampler 214, and the internal clock generator 220 are illustrated in FIG. 2. Since the same operation as described in the description below will be omitted for the convenience of description. Each of the first sampler 212 and the second sampler 214 may be implemented with at least one flip-flop.

상기 클럭 버퍼(207)의 출력 신호(ICLK, 이하 "내부 클럭 신호"라 함) 및 쓰기 명령에 기초하여 생성된 상기 내부 쓰기 클럭 신호(PCLK)는 상기 트리 블록(405)을 통하여 상기 동기 정보 검출부(450)로 공급된다.The internal write clock signal PCLK generated based on the output signal ICLK (hereinafter, referred to as an "internal clock signal") of the clock buffer 207 and a write command is transmitted to the synchronization information detector through the tree block 405. Supplied to 450.

상기 트리 블록(405)은 상기 내부 클럭 신호(PCLK)를 상기 동기 정보 검출부(450)로 공급하기 위하여 직렬로 연결된 다수의 인버터들(예컨대, Inverter chain, 미도시)로 구현될 수 있다. 따라서 상기 트리 블록(405)은 소정의 지연 시간 동안 지연된 내부 쓰기 클럭 신호(PCLKD)를 출력한다.The tree block 405 may be implemented with a plurality of inverters (eg, an inverter chain, not shown) connected in series to supply the internal clock signal PCLK to the synchronization information detector 450. Therefore, the tree block 405 outputs the internal write clock signal PCLKD delayed for a predetermined delay time.

도 4에 도시된 상기 트리 블록(405)의 인버터 체인의 길이(예컨대, 인버터들 의 수)는 도 2에 도시된 트리 블록(230)의 인버터 체인의 길이보다 짧다.The length of the inverter chain of the tree block 405 (eg, the number of inverters) shown in FIG. 4 is shorter than the length of the inverter chain of the tree block 230 shown in FIG. 2.

그러므로 도 4에 도시된 상기 트리 블록(405)에서의 상기 내부 쓰기 클럭 신호(PCLK)의 시간 지연(예컨대, PCLK tree delay)도 도 2에 도시된 상기 트리 블록(230)에서의 시간 지연보다 짧아진다.Therefore, the time delay (eg, PCLK tree delay) of the internal write clock signal PCLK in the tree block 405 shown in FIG. 4 is also shorter than the time delay in the tree block 230 shown in FIG. 2. Lose.

따라서 상기 트리 지연(PCLK tree delay)에 기인한 상기 내부 스트로브 신호(DSS)의 지연 변화(delay variation)가 감소하므로 tDQSS 마진이 증대되고, 레이 아웃(layout)의 부담을 줄일 수 있으며, 전력 소모를 줄일 수 있는 효과가 있다.Therefore, the delay variation of the internal strobe signal DSS due to the PCLK tree delay is reduced, thereby increasing tDQSS margin, reducing the burden of layout, and reducing power consumption. There is an effect that can be reduced.

상기 제1 얼라인 블록(410)은 도 2에 도시된 상기 얼라인 블록(250)과 입력 및 출력만 다를 뿐 동일한 구조이다. 상기 제1 얼라인 블록(410)은 적어도 하나의 플립플롭(미도시)으로 구현될 수 있다.The first alignment block 410 has the same structure except that an input block and an output block differ from the alignment block 250 illustrated in FIG. 2. The first alignment block 410 may be implemented with at least one flip-flop (not shown).

도 2에 도시된 상기 얼라인 블록(250)은 상기 제3 동기 지연부(246)에 의해 지연된 내부 데이터 스트로브 신호(DDSS)의 제1에지(예컨대 ,상승 에지)에 응답하여, 상기 제1 동기 지연부(242) 및 상기 제2동기 지연부(244) 각각에 의해 지연된 샘플링된 데이터(DF 및 DS)를 병렬데이터(DDF1,DDF2,DDS1,및 DDS2)로 정렬시킨다.The alignment block 250 illustrated in FIG. 2 is configured to respond to the first edge (eg, rising edge) of the internal data strobe signal DDSS delayed by the third synchronization delay unit 246. The sampled data DF and DS delayed by each of the delay unit 242 and the second synchronous delay unit 244 are arranged into parallel data DDF1, DDF2, DDS1, and DDS2.

반면에 도 4에 도시된 상기 제1 얼라인 블록(410)은 상기 내부 데이터 스트로브 신호(DSS)의 제1에지(예컨대, 상승 에지)에 응답하여, 상기 제1 샘플러(212) 및 상기 제2 샘플러(214) 각각에 의해 샘플링된 데이터(DF 및 DS)를 병렬데이터(DF1, DF2, DS1,및 DS2)로 정렬시킨다.On the other hand, the first alignment block 410 illustrated in FIG. 4 may respond to the first edge (eg, rising edge) of the internal data strobe signal DSS. The data DF and DS sampled by each of the samplers 214 are arranged into parallel data DF1, DF2, DS1, and DS2.

상기 분주기(420)는 상기 내부 데이터 스트로브 신호(DSS)에 기초하여 N(N은 자연수, 예컨대, N=2) 분주된 제1분주 신호(DSS_E) 및 상기 제1 분주 신호(DSS_E)와 180도 위상 차를 갖는 제2 분주 신호(DSS_O)를 출력한다. The divider 420 may be divided with the first divided signal DSS_E and the first divided signal DS_E that are divided by N (N is a natural number, for example, N = 2) based on the internal data strobe signal DSS. The second divided signal DSS_O having the phase difference is output.

예컨대, 상기 제1분주 신호(DSS_E)는 상기 내부 데이터 스트로브 신호(DSS)의 위상과 동일한 위상을 갖는 신호이고, 상기 제2 분주 신호(DSS_O)는 상기 제1분주 신호(DSS_E)와 180도 위상 차를 갖는 신호일 수 있다.For example, the first division signal DSS_E is a signal having the same phase as that of the internal data strobe signal DSS, and the second division signal DSS_O is 180 degrees out of phase with the first division signal DSS_E. It can be a signal with a difference.

상기 동기 지연부(430)는 상기 제1 분주 신호(DSS_E) 및 상기 제2 분주 신호(DSS_O)를 상기 트리 블록(405)으로부터 출력된 상기 지연된 내부 쓰기 클럭 신호(PCLKD)와 동기시키기 위하여 상기 제1 분주 신호(DSS_E) 및 상기 제2 분주 신호(DSS_O) 각각을 소정의 지연 시간(예컨대, PCLK tree delay) 동안 지연시키고, 지연된 제1 지연 분주 신호(DDSS_E) 및 지연된 제2 지연 분주 신호(DDSS_O)를 출력한다.The synchronization delay unit 430 may synchronize the first divided signal DSS_E and the second divided signal DSS_O with the delayed internal write clock signal PCLKD output from the tree block 405. Each of the first divided signal DSS_E and the second divided signal DSS_O is delayed for a predetermined delay time (eg, PCLK tree delay), the delayed first delayed divided signal DDSS_E and the delayed second delayed divided signal DDSS_O. )

상기 제2 얼라인 블록(440)은 제1 얼라인부(442) 및 제2 얼라인부(444)를 구비한다. 상기 제1 얼라인부(442)는 상기 제1 분주 신호(DSS_E)에 응답하여 상기 제1 얼라인 블록(410)으로부터 출력된 상기 병렬데이터(DF1,DF2,DS1, 및 DS2)를 재정렬시키고, 재정렬된 짝수 병렬데이터(DF1_E, DF2_E,DS1_E, 및 DS2_E, 이하 EVEN이라 함)를 출력한다.The second alignment block 440 includes a first alignment portion 442 and a second alignment portion 444. The first alignment unit 442 rearranges and rearranges the parallel data DF1, DF2, DS1, and DS2 output from the first alignment block 410 in response to the first division signal DSS_E. Output even-parallel data (DF1_E, DF2_E, DS1_E, and DS2_E, hereinafter referred to as EVEN).

상기 제2 얼라인부(444)는 상기 제2 분주 신호(DSS_O)에 응답하여 상기 제1얼라인 블록(410)으로부터 출력된 상기 병렬데이터(DF1,DF2,DS1, 및 DS2)를 재정렬시키고, 재정렬된 홀수 병렬데이터(DF1_O, DF2_O,DS1_O, 및 DS2_O, 이하 ODD라 함)를 출력한다.The second alignment unit 444 rearranges and rearranges the parallel data DF1, DF2, DS1, and DS2 output from the first alignment block 410 in response to the second division signal DSS_O. Outputted odd parallel data (DF1_O, DF2_O, DS1_O, and DS2_O, hereinafter referred to as ODD).

상기 동기 정보 검출부(450)는 상기 지연된 내부 클럭 신호(PCLKD)에 대한 상기 제1 지연 분주 신호(DDSS_E)의 동기 정보(PCLKD_E) 및 상기 지연된 내부 클럭 신호(PCLKD)에 대한 상기 제2 지연 분주 신호(DDSS_O)의 동기 정보(PCLKD_O)를 검출한다.The synchronization information detector 450 may synchronize the synchronization information PCLKD_E of the first delayed division signal DDSS_E with respect to the delayed internal clock signal PCLKD and the second delayed division signal with respect to the delayed internal clock signal PCLKD. The synchronization information PCLKD_O of (DDSS_O) is detected.

상기 동기 정보 검출부(450)는 상기 동기 정보들(PCLKD_E 및 PCLKD_O)을 검출하기 위하여 제1플립플롭(452), 및 제2플립플롭(454)을 포함할 수 있다.  The sync information detector 450 may include a first flip-flop 452 and a second flip-flop 454 to detect the sync information PCLKD_E and PCLKD_O.

상기 제1플립플롭(452)은 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 응답하여 상기 제1 지연 분주 신호(DDSS_E)를 래치하고, 래치된 신호를 제1 동기 정보(PCLKD_E)로서 출력한다.The first flip-flop 452 latches the first delay division signal DDSS_E in response to the delayed internal write clock signal PCLKD, and outputs the latched signal as first synchronization information PCLKD_E.

상기 제2 플립플롭(454)은 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 응답하여 상기 제2 지연 분주 신호(DDSS_O)를 래치하고, 래치된 신호를 제2 동기 정보(PCLKD_O)로서 출력한다.The second flip-flop 454 latches the second delay division signal DDSS_O in response to the delayed internal write clock signal PCLKD, and outputs the latched signal as second synchronization information PCLKD_O.

상기 결정 블록(460)는 상기 제1 동기 정보(PCLKD_E) 및 상기 제2 동기 정보PCLKD_O)에 기초하여, 상기 재정렬된 짝수 병렬데이터(EVEN) 또는 상기 재정렬된 홀수 병렬데이터(ODD)를 출력한다. 이 때 상기 재정렬된 짝수 병렬데이터(EVEN) 및 상기 홀수 병렬데이터(ODD)는 상기 내부 데이터 스트로브 신호(DSS)를 분주한 제1 분주 신호(DSS_E) 및 제2분주 신호(DSS_O)에 기초하여 정렬되므로 상기 데이터 스트로브 신호의 도메인 상태(DQS 도메인 상태)에 있다고 한다.The decision block 460 outputs the rearranged even parallel data EVEN or the rearranged odd parallel data ODD based on the first synchronization information PCLKD_E and the second synchronization information PCLKD_O. At this time, the rearranged even parallel data EVEN and odd parallel data ODD are aligned based on the first divided signal DSS_E and the second divided signal DSS_O that divide the internal data strobe signal DSS. Therefore, it is said that the data strobe signal is in the domain state (DQS domain state).

상기 동기 정보 검출부(450)는 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 응답하여 상기 제1 지연 분주 신호(DDSS_E)를 상기 제1 동기 정보(PCLKD_E)로 래치 하고, 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 응답하여 상기 제2 지연 분주 신호(DDSS_O)를 상기 제2 동기 정보(PCLKD_O)로 래치한다.The synchronization information detector 450 latches the first delay division signal DDSS_E as the first synchronization information PCLKD_E in response to the delayed internal write clock signal PCLKD, and delays the delayed internal write clock signal PCLKD. ), The second delay division signal DDSS_O is latched into the second synchronization information PCLKD_O.

상기 결정 블록(460)은 래치된 상기 동기 정보들(PCLKD_E 및 PCLKD_O)에 기초하여 상기 DQS 도메인 상태의 상기 짝수 병렬 데이터(EVEN) 또는 상기 홀수 병렬 데이터(ODD)를 출력한다. The decision block 460 outputs the even parallel data EVEN or the odd parallel data ODD in the DQS domain state based on the latched synchronization information PCLKD_E and PCLKD_O.

따라서 상기 동기 정보 검출부(450)는 상기 DQS 도메인 상태의 상기 짝수 병렬 데이터(EVEN) 및 상기 홀수 병렬 데이터(ODD)의 tDQSS의 최소값/최대값, 즉 tDQSS 마진(Margin)을 결정할 수 있다.Accordingly, the synchronization information detector 450 may determine a minimum value / maximum value, that is, a tDQSS margin of the tDQSS of the even parallel data EVEN and the odd parallel data ODD in the DQS domain state.

버스트 길이가 4인 데이터(DQ)의 쓰기 동작시 상기 동기 정보 검출부(450)에서 결정되는 상기 tDQSS의 최소값/최대값, 즉 tDQSS 마진(Margin)의 결정포인트들은 2포인트가 된다.In the write operation of the data DQ having a burst length of 4, the minimum / maximum values of the tDQSS determined by the synchronization information detector 450, that is, the decision points of the tDQSS margin Margin are two points.

즉 상기 지연된 내부 클럭 신호(PCLKD), 상기 제1 지연 분주 신호(DDSS_E) 및 상기 제2 지연 분주 신호(DDSS_D)에 의하여 상기 tDQSS 최소값/최대값이 결정된다.That is, the tDQSS minimum value / maximum value is determined by the delayed internal clock signal PCLKD, the first delay division signal DDSS_E, and the second delay division signal DDSS_D.

도 4에 도시된 반도체 메모리 장치의 입력 데이터 얼라인 회로는 본 발명의 실시 예에 지나지 않으며, 본 발명의 이에 한하지 않는다.The input data align circuit of the semiconductor memory device shown in FIG. 4 is only an embodiment of the present invention, and is not limited thereto.

예컨대, 상기 분주기(420)는 상기 내부 데이터 스트로브 신호(DSS)를 N(N>2인 정수)개의 서로 다른 위상을 갖는 분주 신호들로 분주할 수 있다. 이 때 상기 제2 얼라인 블록(440)은 N개의 얼라인부들을 구비하며, 상기 N개의 얼라인부들 각각은 상기 분주 신호들 중 대응하는 분주 신호에 응답하여 상기 제1 얼라인 블 록(410)으로부터 정렬된 병렬데이터(DF1,DF2,DS1, 및 DS2)를 재정렬한다.For example, the divider 420 may divide the internal data strobe signal DSS into divided signals having N different integer phases (N> 2). In this case, the second alignment block 440 includes N alignment units, and each of the N alignment units is the first alignment block 410 in response to a corresponding division signal among the division signals. Rearrange the parallel data DF1, DF2, DS1, and DS2 sorted from.

상기 동기 지연부(430)는 상기 N개의 분주 신호들 각각을 소정의 지연 시간(예컨대, PCLK tree delay) 동안 지연시킨다.The synchronization delay unit 430 delays each of the N divided signals for a predetermined delay time (eg, PCLK tree delay).

또한 상기 동기 정보 검출부(450)는 N개의 플립플롭들(미도시)로 구현될 수 있으며, 상기 N개의 플립플롭들 각각은 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 응답하여, 상기 동기 지연부(430)로부터 출력된 상기 N개의 분주 신호들 중 대응하는 분주 신호를 래치한다.In addition, the synchronization information detector 450 may be implemented with N flip-flops (not shown). Each of the N flip-flops may respond to the delayed internal write clock signal PCLKD. A corresponding divided signal among the N divided signals output from the signal 430 is latched.

상기 결정 블록(460)은 상기 N개의 플립플롭들 각각에 래치된 상기 분주 신호들에 기초하여 상기 N개의 얼라인부들에 의해 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력할 수 있다.The decision block 460 may output one of the parallel data groups among the parallel data groups rearranged by the N alignment units based on the divided signals latched to each of the N flip-flops. .

도 4에 도시된 반도체 메모리 장치는 DDR(double data rate) SDRAM(Synchronous DRAM)과 같은 데이터 스트로브 신호를 사용하는 동기형 반도체 메모리 장치가 될 수 있다.The semiconductor memory device shown in FIG. 4 may be a synchronous semiconductor memory device using a data strobe signal such as double data rate (DDR) synchronous DRAM (SDRAM).

도 5는 도 4에 도시된 입력 데이터 얼라인 회로(400)의 동작을 나타내는 제1 타이밍도이다. 도 5는 POD(Pseudo Open drain) 방식의 인터페이스를 사용하는 I/O(input/output) 환경에서 갭을 갖고 입력된 쓰기 명령(예컨대, WR3)에 의하여 유효하지 않은 쓰기 데이터 스트로브 신호(WDQS)가 발생되는 경우에 대한 상기 얼라인 회로(400)의 동작을 나타내는 타이밍도이다.FIG. 5 is a first timing diagram illustrating an operation of the input data align circuit 400 shown in FIG. 4. FIG. 5 illustrates an invalid write data strobe signal WDQS caused by a write command (eg, WR3) input with a gap in an input / output (I / O) environment using a pseudo open drain (POD) interface. A timing diagram showing an operation of the alignment circuit 400 in the case where it is generated.

상기 쓰기 명령들(WCMD)은 쓰기 동작의 데이터 버스트 길이(Burst Length)에 따라 미리 결정된 쓰기 명령 간격 시간(tCCD, Column address strobe Command Delay)을 갖고 연속하여 상기 얼라인 회로(400)로 입력될 수 있다. The write commands WCMD may be sequentially input to the alignment circuit 400 with a write command interval time tCCD (Column Address Strobe Command Delay) according to a data burst length of a write operation. have.

예컨대, 상기 데이터 버스트 길이가 4이고, 상기 미리 결정된 쓰기 명령 간격 시간(tCCD)이 2tCK일 때, 제1 쓰기 명령(WR1)이 입력된 때부터 2tCK가 지난 후에 제2 쓰기 명령(WR2)이 입력될 수 있다. 여기서 tCK는 클럭 사이클을 나타내는 단위이다.For example, when the data burst length is 4 and the predetermined write command interval time tCCD is 2tCK, the second write command WR2 is input after 2tCK has passed since the first write command WR1 is input. Can be. Here tCK is a unit representing a clock cycle.

따라서 상기 제2 쓰기 명령(WR2)에 대해서는 갭이 존재하지 않는다. 반면에 상기 제2 쓰기 명령(WR2)이 입력된 때부터 3tCK가 지난 후에 제3 명령이 입력될 때, 상기 제3 쓰기 명령에 대해서는 1tCK의 갭이 존재한다.Therefore, no gap exists for the second write command WR2. On the other hand, when the third command is input after 3tCK has passed since the second write command WR2 is input, there is a gap of 1tCK for the third write command.

도 4 및 도 5를 참조하면, 버스트 길이가 4이고, 연속적인 쓰기 명령의 경우 쓰기 명령들 사이에는 2tCK의 시간 간격을 갖는다. 그러나 도 5에 도시된 바와 같이 세 번째 쓰기 명령(WR3)은 두 번째 쓰기 명령(WR2)과 3tCK의 시간 간격을 가지므로 1 tCK의 갭(gap)을 갖는다.4 and 5, the burst length is 4, and in the case of successive write commands, there is a time interval of 2tCK between the write commands. However, as shown in FIG. 5, since the third write command WR3 has a time interval of 3 tCK with the second write command WR2, the third write command WR3 has a gap of 1 tCK.

쓰기 명령들(WR1, WR2, 및 WR3) 각각이 입력된 후 상기 쓰기 데이터 스트로브 신호(WDQS)의 상승 에지 및 하강 에지 각각에 응답하여 입력된 직렬 데이터(DQ, Bit length=4)가 샘플링된다. After each of the write commands WR1, WR2, and WR3 is input, the input serial data DQ (Bit length = 4) is sampled in response to each of the rising and falling edges of the write data strobe signal WDQS.

도 5에 따르면 1tCK의 갭을 갖는 세 번째 쓰기 명령(WR3)으로 인하여 발생된 유효하지 않은 쓰기 스트로브 신호(Invalid WDQD)에 응답하여 유효하지 않은 데이터(IN1 및 IN2)가 샘플링된다.According to FIG. 5, invalid data IN1 and IN2 are sampled in response to an invalid write strobe signal Invalid WDQD generated due to a third write command WR3 having a gap of 1 tCK.

상기 샘플링된 직렬데이터(DF 및 DS)는 상기 제1 얼라인 블록(410)에 의해 병렬로 정렬된다. 이 때 병렬로 정렬된 데이터를 제1 병렬데이터(DF1, DF2, DS1, 및 DS2)라 한다.The sampled serial data DF and DS are aligned in parallel by the first align block 410. In this case, the data arranged in parallel are referred to as first parallel data DF1, DF2, DS1, and DS2.

상기 제1 병렬데이터(DF1, DF2, DS1, 및 DS2)는 상기 제2 얼라인 블록(440)에 의해 도 5에 도시된 바와 같이 재정렬된다. 이 때 상기 제1분주 신호(DSS_E)에 의해 재정렬된 짝수 병렬 데이터(EVEN)와 상기 제2분주 신호(DSS_O)에 의해 재정렬된 홀수 병렬 데이터(ODD)의 윈도우는 2tCK가 된다.The first parallel data DF1, DF2, DS1, and DS2 are rearranged as shown in FIG. 5 by the second alignment block 440. At this time, the even parallel data EVEN rearranged by the first division signal DSS_E and the odd parallel data ODD rearranged by the second division signal DSS_O become 2tCK.

따라서 상기 홀수 병렬 데이터(ODD) 및 상기 짝수 병렬데이터(EVEN)에 대한 tDQSS의 마진(2tCK)은 도 3에 도시된 병렬데이터(DDF1, DDF2, DDS1, 및 DDS2)의 tDQSS 마진(1tCK) 보다 2배가 되는 효과가 있다.Accordingly, the margin 2tCK of tDQSS for the odd parallel data ODD and the even parallel data EVEN is 2 than the tDQSS margin 1tCK of the parallel data DDF1, DDF2, DDS1, and DDS2 shown in FIG. There is a double effect.

상기 결정 블록(460)은 상기 동기 정보 검출부(450)에 의해 검출된 동기 정보들(PCLKD_E 및 PLCKD_O)에 기초하여, 상기 제2 얼라인 블록(440)에 의해 재정렬된 상기 짝수 정렬 데이터(EVEN)와 상기 홀수 병렬 데이터(ODD) 중 어느 하나의 병렬데이터가 유효한 정렬 데이터(DF1_V, DF2V, DS1_V, 및 DS2_V)가 결정된다.The decision block 460 is the even alignment data EVEN rearranged by the second alignment block 440 based on the synchronization information PCLKD_E and PLCKD_O detected by the synchronization information detector 450. And alignment data (DF1_V, DF2V, DS1_V, and DS2_V) in which any one of the parallel data among the odd parallel data (ODD) is valid is determined.

예컨대, 도 5에 도시된 바와 같이 상기 지연된 내부 쓰기 클럭 신호(PCLKD)의 상승 에지에서 상기 제1 지연 분주 신호(DDSS_E)는 하이 레벨 상태이고 상기 제2 지연 분주 신호(DDSS_O)는 로우 레벨 상태이다.For example, as shown in FIG. 5, at the rising edge of the delayed internal write clock signal PCLKD, the first delay division signal DDSS_E is in a high level state and the second delay division signal DDSS_O is in a low level state. .

상기 지연된 내부 쓰기 클럭 신호(PCLKD)의 상승 에지마다 하이 레벨 상태를 갖는 지연 분주 신호(DDSS_E 또는 DDSS_O)에 의해 정렬된 병렬 데이터가 상기 유효한 정렬 데이터(DF1_V, DF2V, DS1_V, 및 DS_V)로 결정된다.Parallel data aligned by the delay division signal DDSS_E or DDSS_O having a high level state at each rising edge of the delayed internal write clock signal PCLKD is determined as the valid alignment data DF1_V, DF2V, DS1_V, and DS_V. .

상기 동기 정보 검출부(450) 및 상기 결정 블록(460)에서 tDQSS의 최대값/ 최소값이 결정된다. 즉 도 5에 도시된 바와 같이 상기 제1 지연 분주 신호(DDSS_E) 와 상기 제2 지연 분주 신호(DDSS_O) 각각과 상기 지연된 내부 쓰기 클럭 신호(PCLKD)에 대한 상기 tDQSS의 최대값/최소값은 0.5/0.5 tCK로 결정된다. 이 때 상기 tDQSS 최대값/최소값의 결정 포인트들은 2포인트가 된다.In the sync information detector 450 and the decision block 460, a maximum / minimum value of tDQSS is determined. That is, as shown in FIG. 5, the maximum / minimum value of the tDQSS for each of the first delayed division signal DDSS_E and the second delayed division signal DDSS_O and the delayed internal write clock signal PCLKD is 0.5 /. Determined to be 0.5 tCK. At this time, the decision points of the tDQSS maximum value / minimum value become 2 points.

상술한 바와 같이 상기 재정렬된 홀수 병렬데이터(ODD) 및 짝수 병렬 데이터(EVEN)는 2tCK의 원도우를 가지므로, 상기 결정 블록(460)에서 상기 tDQSS의 최대값/최소값 각각이 1tCK로 증가되는 효과가 있다.As described above, since the rearranged odd parallel data (ODD) and the even parallel data (EVEN) have a window of 2 tCK, the decision block 460 increases the maximum / minimum value of the tDQSS to 1 tCK. have.

도 6은 도 4에 도시된 입력 데이터 얼라인 회로(400)의 동작을 나타내는 제2 타이밍도이다. 도 6은 두 번째 쓰기 명령(WR2)에 대하여 1 tCK의 갭을 갖는 세 번째 쓰기 명령(WR3)에도 불구하고, 유효하지 않은 쓰기 데이터 스트로브 신호(Invalid WDQS)가 발생되지 않은 경우에 대한 상기 얼라인 회로(400)의 동작을 나타내는 타이밍도이다.FIG. 6 is a second timing diagram illustrating an operation of the input data align circuit 400 shown in FIG. 4. FIG. 6 shows the alignment for the case where an invalid write data strobe signal Invalid WDQS has not been generated despite the third write command WR3 having a gap of 1 tCK for the second write command WR2. A timing diagram showing the operation of the circuit 400.

상기 유효하지 않은 쓰기 데이터 스트로브 신호(Invalid WDQS)가 발생되지 않으므로, 상기 내부 스트로브 신호(DSS)와 동일한 위상 값을 갖는 상기 제1 지연 분주 신호(DSS_E)에 대한 상기 동기 정보(PCKED_E)는 상기 지연된 내부 쓰기 클럭 신호(PCLKD)의 상승 에지마다 하이 레벨 상태를 계속 유지한다.Since the invalid write data strobe signal Invalid WDQS is not generated, the synchronization information PCKED_E for the first delayed divided signal DSS_E having the same phase value as the internal strobe signal DSS is delayed. The high level state is maintained for each rising edge of the internal write clock signal PCLKD.

따라서 상기 짝수 정렬 데이터(EVEN)가 상기 유효한 정렬데이터(DF1_V, DF2_V, DS1_V, DS2_V)로 결정된다.Therefore, the even alignment data EVEN is determined as the valid alignment data DF1_V, DF2_V, DS1_V, DS2_V.

도 7은 본 발명의 실시 예들에 따른 DDR 동기식 메모리 장치의 4비트 프리패치 구조를 갖는 입력 데이터 얼라인 회로(700)의 블록도이다. 도 7을 참조하면, 상기 얼라인 회로(700)는 데이터 버퍼(203), 데이터 스트로브 버퍼(205), 클럭 버 퍼(207), 제1 샘플러(212), 제2 샘플러(214), 내부 쓰기 클럭 발생부(220), 트리 블록(230), 제1 얼라인 블록(410), 분주기(420), 제2 얼라인 블록(440), 갭 정보 신호 검출 블록(gap information signal detection block, 710), 선택 블록(720), 및 결정 블록(730)을 구비한다.7 is a block diagram of an input data align circuit 700 having a 4-bit prefetch structure of a DDR synchronous memory device according to embodiments of the present invention. Referring to FIG. 7, the alignment circuit 700 may include a data buffer 203, a data strobe buffer 205, a clock buffer 207, a first sampler 212, a second sampler 214, and an internal write. The clock generator 220, the tree block 230, the first alignment block 410, the divider 420, the second alignment block 440, and the gap information signal detection block 710. ), Selection block 720, and decision block 730.

상기 갭 정보 신호 검출 블록(710)는 상기 내부 클럭 신호(ICLK) 및 쓰기 명령들(WCMD, 예컨대 WR1, WR2, 및 WR3)에 기초하여, 상기 쓰기 명령들(WCMD)에 대한 갭 정보 신호(WGAP)를 검출한다.The gap information signal detection block 710 may generate a gap information signal WGAP for the write commands WCMD based on the internal clock signal ICLK and the write commands WCMD (eg, WR1, WR2, and WR3). ).

도 8은 도 7에 도시된 갭 정보 신호 검출 블록(710)의 일 실시 예를 나타내는 회로도를 나타낸다. 도 8을 참조하면, 상기 갭 정보 신호 검출 블록(710)은 커맨드 버퍼(command buffer, 810), 제1 플립플롭(820), 제1 지연부(830), 제1 인버터(840), 제2 플립플롭(850), 논리 연산기(860), 제2 인버터(870), 및 제2 지연부(880)를 구비한다.FIG. 8 is a circuit diagram illustrating an embodiment of the gap information signal detection block 710 shown in FIG. 7. Referring to FIG. 8, the gap information signal detection block 710 may include a command buffer 810, a first flip-flop 820, a first delay unit 830, a first inverter 840, and a second. A flip-flop 850, a logic operator 860, a second inverter 870, and a second delay unit 880 are provided.

상기 커맨드 버퍼(810)는 쓰기 명령(WCMD, 예컨대, WR1, WR2, 또는 WR3)을 수신하고 수신된 쓰기 명령(WCMD, 예컨대, WR1, WR2, 또는 WR3)을 버퍼링한다.The command buffer 810 receives a write command WCMD (eg, WR1, WR2, or WR3) and buffers the received write command (WCMD, eg, WR1, WR2, or WR3).

상기 제1 플립플롭(820)은 상기 커맨드 버퍼(810)로부터 출력된 상기 버퍼링된 쓰기 명령(WCMD)을 수신하고, 상기 내부 클럭 신호(ICLK)에 응답하여 동작한다.The first flip-flop 820 receives the buffered write command WCMD output from the command buffer 810 and operates in response to the internal clock signal ICLK.

예컨대, 상기 제1 플립플롭(820)은 데이터 트랜스퍼 플립플롭(data transfer flip-flop)일 수 있으며, 상기 커맨드 버퍼(810)로부터 출력된 상기 버퍼링된 쓰기 명령(WCMD)을 상기 내부 클럭 신호(ICLK)의 제1 에지(예컨대, 상승 에지(rising edge))에 동기시켜 또는 응답하여 출력할 수 있다.For example, the first flip-flop 820 may be a data transfer flip-flop, and the buffered write command WCMD output from the command buffer 810 may receive the internal clock signal ICLK. Output in synchronization with or in response to a first edge (eg, a rising edge).

상기 제1 지연부(830)는 상기 제1 플립플롭(820)의 출력(PWA)을 미리 결정된 제1 지연 시간 동안 지연시켜 출력한다. 상기 제1 인버터(840)는 상기 제1 지연부(830)로부터 출력된 지연된 상기 제1 플립플롭(820)의 출력(PWAD)을 반전시킨다.The first delay unit 830 delays and outputs the output PWA of the first flip-flop 820 for a first predetermined delay time. The first inverter 840 inverts the output PWM of the delayed first flip-flop 820 output from the first delay unit 830.

예컨대, 상기 제1 지연 시간은 쓰기 동작의 데이터 버스트 길이(data Burst Length)에 따라 미리 결정된 쓰기 명령 간격 시간(tCCD=2tCK)일 수 있다.For example, the first delay time may be a write command interval time (tCCD = 2tCK) predetermined according to a data burst length of a write operation.

상기 제2 플립플롭(850)은 상기 제1 인버터(840)의 출력(PWAD_B)을 수신하고, 상기 제1 플립플롭(820)의 출력(PWA)에 응답하여 동작한다.The second flip-flop 850 receives the output PWAD_B of the first inverter 840 and operates in response to the output PWA of the first flip-flop 820.

예컨대, 상기 제2 플립플롭(850)은 데이터 트랜스퍼 플립플롭(data transfer flip-flop)일 수 있으며, 상기 제1 인버터(840)의 출력(PWAD_B)을 상기 제1 플립플롭(820)의 출력(PWA)의 제1 에지(예컨대, 상승 에지(rising edge))에 동기시켜 또는 응답하여 출력할 수 있다.For example, the second flip-flop 850 may be a data transfer flip-flop, and the output (PWAD_B) of the first inverter 840 may be the output of the first flip-flop 820. And output in synchronization with or in response to the first edge (eg, rising edge) of the PWA.

상기 논리 연산기(860)는 상기 제2 플립플롭(850)의 출력(F_out)과 상기 제1 플립플롭(820)의 출력(PWA)을 논리 연산하고, 논리 연산된 결과를 출력한다. 상기 논리 연산기(860)는 부정 논리곱 게이트(NAND Gate)일 수 있다. 상기 제2 인버터(870)는 상기 부정 논리곱 게이트(860)의 출력을 반전시킨다.The logic operator 860 performs a logical operation on the output F_out of the second flip-flop 850 and the output PWA of the first flip-flop 820, and outputs a logically calculated result. The logic operator 860 may be a NAND gate. The second inverter 870 inverts the output of the negative AND gate 860.

따라서 상기 제2 플립플롭(850)의 출력(F_out)과 상기 제1 플립플롭(820)의 출력(PWA)이 모두 하이 레벨 값일 때만, 상기 제2 인버터(870)의 출력(WGAP1)은 하이 레벨 값이다.Therefore, only when the output F_out of the second flip-flop 850 and the output PWA of the first flip-flop 820 are high level values, the output WGAP1 of the second inverter 870 is high level. Value.

상기 쓰기 명령에 대한 갭 정보 신호(WGAP)는 상기 제2 인버터(870)의 출력(WGAP1)의 레벨 값에 기초한다. 즉 수신된 쓰기 명령(WCMD)에 응답하여, 상기 제 2 인버터(870)의 출력(WGAP1)이 하이 레벨 값일 때, 상기 수신된 쓰기 명령(WCMD)은 갭이 존재한다.The gap information signal WGAP for the write command is based on the level value of the output WGAP1 of the second inverter 870. That is, in response to the received write command WCMD, when the output WGAP1 of the second inverter 870 has a high level value, the received write command WCMD has a gap.

다만 도 4에 도시된 본 발명의 실시 예에 따르면 최초로 수신된 쓰기 명령(WR1)에 대해서는 상기 제2 인버터(870)의 출력(WGAP1)은 하이 레벨 값을 갖도록 구현되었다.However, according to the embodiment of the present invention illustrated in FIG. 4, the output WGAP1 of the second inverter 870 has a high level value for the first write command WR1.

그러나 최초로 수신된 쓰기 명령(WR1)은 갭이 존재하지 않으므로 상기 최초로 수신된 쓰기 명령(WR1)에 응답한 상기 제2 인버터(870)의 출력(WGAP1)은 갭 정보로서 가치가 없다.However, since the first write command WR1 does not have a gap, the output WGAP1 of the second inverter 870 in response to the first received write command WR1 is not valuable as gap information.

상기 제2 지연부(880)는 상기 제2 인버터(870)의 출력(WGAP1)을 미리 결정된 제2 지연 시간 동안 지연시키고, 지연된 결과를 출력한다. 예컨대, 상기 제2 지연 시간은 반도체 메모리 장치(예컨대, DRAM)의 스펙(Specification)에 따라 미리 결정된 쓰기 지연 시간(Write Latency, tWL)이 될 수 있다.The second delay unit 880 delays the output WGAP1 of the second inverter 870 for a predetermined second delay time and outputs a delayed result. For example, the second delay time may be a write delay time tWL determined according to a specification of a semiconductor memory device (eg, DRAM).

도 9는 도 4에 도시된 제2 지연부(880)의 일 실시 예를 나타내는 회로도이다. 도 9를 참조하면, 상기 제2 지연부(880)는 다수의 플립플롭들(910 내지 970)을 구비하며, 각각의 플립플롭의 출력이 다음 플립플롭의 입력이 되도록 연결된 쉬프트 레지스터(shift register)일 수 있다. 상기 다수의 플립플롭들(910 내지 970) 각각은 상기 내부 클럭 신호(ICLK)에 응답하여 동작한다.9 is a circuit diagram illustrating an example of the second delay unit 880 illustrated in FIG. 4. Referring to FIG. 9, the second delay unit 880 includes a plurality of flip-flops 910 to 970, and a shift register connected so that an output of each flip-flop is an input of a next flip-flop. Can be. Each of the plurality of flip-flops 910 to 970 operates in response to the internal clock signal ICLK.

상기 다수의 플립플롭들(910 내지 970) 각각은 다수의 제어 신호들(P1 내지 P7) 중 대응하는 어느 하나의 제어신호를 수신한다. 상기 다수의 플립플롭들(910 내지 970) 각각은 상기 대응하는 어느 하나의 제어신호에 기초하여 상기 제2 인버 터(870)의 출력(WGAP1)을 수신한다.Each of the plurality of flip-flops 910 to 970 receives a control signal corresponding to any one of the plurality of control signals P1 to P7. Each of the plurality of flip-flops 910 to 970 receives the output WGAP1 of the second inverter 870 based on one of the corresponding control signals.

예컨대, 상기 다수의 제어신호들(P1 내지 P7) 중 제4 제어신호(P4)의 레벨 이 제1로직 레벨(예컨대, 하이 레벨)이고, 나머지 제어신호들의 레벨이 모두 제2 로직 레벨일 때, 상기 제2 인버터(870)의 출력(WGAP1)은 상기 제6 F/F(flip flop, 940)으로만 입력될 수 있다. 따라서 제9 F/F(970)의 출력(WGAP)은 상기 제2 인버터(870)의 출력(WGAP1)보다 3 tCK 더 지연되어 출력될 수 있다.For example, when the level of the fourth control signal P4 among the plurality of control signals P1 to P7 is a first logic level (eg, a high level), and the levels of the remaining control signals are all second logic levels, The output WGAP1 of the second inverter 870 may be input only to the sixth flip flop 940. Accordingly, the output WGAP of the ninth F / F 970 may be delayed by 3 tCK more than the output WGAP1 of the second inverter 870.

도 10은 도 7에 도시된 갭 정보 신호 검출 블록(710)의 동작 설명을 위한 타이밍 도를 나타낸다. 여기서 데이터의 버스트 길이(Burst Length)는 4이고, 상기 미리 결정된 쓰기 명령 간격 시간은 2tCK이다. FIG. 10 is a timing diagram for describing an operation of the gap information signal detection block 710 illustrated in FIG. 7. Here, the burst length of data is 4, and the predetermined write command interval time is 2tCK.

도 7 및 도 10을 참조하면, 상기 PWA는 상기 내부 클럭 신호(ICLK)의 상승 에지에 응답하여 수신되는 쓰기 명령(WCMD, 예컨대 WR1, WR2, 또는 WR3)이 샘플링된 신호이다. 따라서 상기 쓰기 명령(WCMD, 예컨대 WR1, WR2, 또는 WR3)이 수신되자마자 상기 PWA는 로우 레벨에서 하이 레벨로 천이한다.7 and 10, the PWA is a signal in which a write command WCMD (eg, WR1, WR2, or WR3) received in response to the rising edge of the internal clock signal ICLK is sampled. Thus, as soon as the write command WCMD, eg, WR1, WR2, or WR3 is received, the PWA transitions from low level to high level.

상기 PWAD_B는 상기 PWA를 미리 결정된 제1 지연 시간, 예컨대 상기 미리 결정된 쓰기 명령 간격 시간(예컨대, tCCD=2tCK) 동안 지연시켜고, 지연된 신호(PWAD)를 반전시킨 신호이다.The PWAD_B is a signal in which the PWA is delayed for a first predetermined delay time, for example, the predetermined write command interval time (eg, tCCD = 2tCK), and the inverted delayed signal PWAD is inverted.

따라서 수신된 쓰기 명령이 갭이 없을 때는 상기 수신된 쓰기 명령(WCMD)에 응답하여, 상기 PWA와 상기 PWAD_B는 서로 반대 레벨 값을 갖는다. 예컨대, 제2 쓰기 명령(WR2)에 응답하여, 상기 PWA는 하이 레벨 값을 갖질 수 있고 상기 PWAD_B는 로우 레벨 값을 가질 수 있다. Therefore, when the received write command has no gap, in response to the received write command WCMD, the PWA and the PWAD_B have opposite level values. For example, in response to the second write command WR2, the PWA may have a high level value and the PWAD_B may have a low level value.

반면에, 수신된 쓰기 명령이 갭이 있을 때는 상기 수신된 쓰기 명령(WCMD)에 응답하여, 상기 PWA와 상기 PWAD_B는 서로 동일한 레벨 값을 갖는다. 예컨대, 제3 쓰기 명령(WR3)에 응답하여, 상기 PWA과 상기 PWAD_B는 모두 하이 레벨 값을 가질 수 있다.On the other hand, when the received write command has a gap, the PWA and the PWAD_B have the same level value in response to the received write command WCMD. For example, in response to the third write command WR3, both the PWA and the PWAD_B may have a high level value.

F_out은 상기 제2 플립플롭(450)에 의해 상기 PWAD_B를 상기 PWA에 동기시켜 출력한 신호이다. WGAP1은 상기 부정 논리곱 게이트(860)에 의하여 상기 PWA와 상기 PWA에 동기된 PWAD_B를 논리 연산하고, 논리 연산된 결과를 상기 제2 인버터(870)에 의하여 반전시킨 신호이다.F_out is a signal outputted by synchronizing the PWAD_B to the PWA by the second flip-flop 450. WGAP1 is a signal obtained by performing a logical operation on the PWA and PWAD_B synchronized with the PWA by the negative AND gate 860, and inverting the result of the logical operation by the second inverter 870.

따라서 수신된 쓰기 명령(WCMD)이 갭이 있을 때는 상기 WGAP1은 상기 수신된 쓰기 명령(WCMD)에 응답하여 로우 레벨에서 하이 레벨로 천이한다. 예컨대, 도 10에 따르면 제3 쓰기 명령(WR3)에 응답하여 상기 WGAP1은 로우 레벨에서 하이 레벨로 천이하므로 상기 제3 쓰기 명령(WR3)에 대한 갭이 존재한다.Therefore, when there is a gap in the received write command WCMD, the WGAP1 transitions from the low level to the high level in response to the received write command WCMD. For example, according to FIG. 10, since the WGAP1 transitions from the low level to the high level in response to the third write command WR3, there is a gap for the third write command WR3.

WGAP는 상기 제2 지연부(880)에 의하여 상기 미리 결정된 쓰기 지연 시간(예컨대, tWL=1) 동안 상기 WGAP1을 지연시킨 신호이다.The WGAP is a signal obtained by delaying the WGAP1 by the second delay unit 880 for the predetermined write delay time (eg, tWL = 1).

상기 선택 블록(720)은 상기 지연된 내부 쓰기 클럭 신호(PCLKD)를 수신한다. 상기 선택 블록(720)은 상기 갭 정보 신호 검출 블록(710)으로부터 출력된 갭 정보 신호(WGAP)에 기초하여 제1 선택 신호(S_E) 또는 제2 선택 신호(S_O)를 출력한다.The selection block 720 receives the delayed internal write clock signal PCLKD. The selection block 720 outputs a first selection signal S_E or a second selection signal S_O based on the gap information signal WGAP output from the gap information signal detection block 710.

즉 상기 선택 블록(710)은 상기 갭 정보 신호(WGAP)에 기초하여, 상기 수신된 지연된 내부 쓰기 클럭 신호(PCLKD)를 상기 제1 선택 신호(S_E) 또는 상기 2 선 택 신호(S_O)로 출력한다.That is, the selection block 710 outputs the received delayed internal write clock signal PCLKD as the first selection signal S_E or the second selection signal S_O based on the gap information signal WGAP. do.

도 11은 도 7에 도시된 선택 블록(720)의 일 실시 예를 나타내는 회로도이다. 도 7 및 도 11을 참조하면, 상기 선택 블록(720)은 제10 플립플롭(1010), 제3 인버터(1020), 제4 인버터(1025), 및 선택부(1030)를 구비한다.FIG. 11 is a circuit diagram illustrating an example of the selection block 720 illustrated in FIG. 7. 7 and 11, the selection block 720 includes a tenth flip-flop 1010, a third inverter 1020, a fourth inverter 1025, and a selection unit 1030.

상기 제10 플립플롭(1010)은 상기 갭 정보 신호(WGAP)에 응답하여, 입력 값이 토글(toggle)되어 출력된다. 상기 제10 플립플롭(1010)은 토글 플립 플롭(toggle flip flop)으로 구현될 수 있다.The tenth flip-flop 1010 is output in response to the input value being toggled in response to the gap information signal WGAP. The tenth flip-flop 1010 may be implemented as a toggle flip flop.

상기 제3 인버터(1020)는 상기 제10 플립플롭(1010)의 출력(EVEN_EN)을 반전시킨다. 상기 제3 인버터(1020)에 의해 반전된 상기 제10 플립플롭(1010)의 출력(EVEN_EN)은 상기 제10 플립플롭(1010)으로 피드백되어 입력된다.The third inverter 1020 inverts the output EVEN_EN of the tenth flip-flop 1010. The output EVEN_EN of the tenth flip-flop 1010 inverted by the third inverter 1020 is fed back to the tenth flip-flop 1010.

따라서 상기 제10 플립플롭(1010)으로 피드백되어 입력된 상기 제3 인버터(1020)의 출력은 상기 갭 정보 신호(WGAP)의 트리거링(triggering)에 의해 토글되어 출력된다. 예컨대, 상기 갭 정보 신호(WGAP)가 로우 레벨에서 하이 레벨로 천이할 때마다, 즉 수신되는 쓰기 명령에 대하여 갭이 존재할 때마다 상기 제10 플립플롭(1010)의 출력(EVEN_EN)은 토글되어 출력된다.Accordingly, the output of the third inverter 1020 fed back to the tenth flip-flop 1010 is toggled by the triggering of the gap information signal WGAP. For example, whenever the gap information signal WGAP transitions from the low level to the high level, that is, whenever there is a gap with respect to the received write command, the output EVEN_EN of the tenth flip-flop 1010 is toggled and output. do.

상기 제4 인버터(1025)는 상기 제10 플립플롭(1010)의 출력(EVEN_EN)을 반전시킨다. 따라서 상기 제10 플립플롭(1010)의 출력(EVEN_EN)과 상기 제4 인버터(1025)의 출력(ODD_EN)은 서로 상반된 로직 레벨 값을 갖는다. 예컨대, 상기 제10 플립플롭(1010)의 출력(EVEN_EN)이 하이 레벨일 때, 상기 제4 인버터(1025)의 출력(ODD_EN)은 로우 레벨이 된다.The fourth inverter 1025 inverts the output EVEN_EN of the tenth flip-flop 1010. Therefore, the output EVEN_EN of the tenth flip-flop 1010 and the output ODD_EN of the fourth inverter 1025 have opposite logic level values. For example, when the output EVEN_EN of the tenth flip-flop 1010 is at a high level, the output ODD_EN of the fourth inverter 1025 is at a low level.

상기 선택부(1030)는 상기 지연된 내부 쓰기 클럭 신호(PCLKD)를 수신한다. 상기 선택부(1030)는 상기 제10 플립플롭(1010)의 출력(EVEN_EN) 및 상기 제4 인버터(1025)의 출력(ODD_EN)에 응답하여, 상기 수신된 지연된 내부 쓰기 클럭 신호(PCLKD)를 상기 제1 선택 신호(S_E) 또는 상기 제2 선택 신호(S_O)로 출력할 수 있다.The selector 1030 receives the delayed internal write clock signal PCLKD. The selector 1030 may receive the delayed internal write clock signal PCLKD in response to the output EVEN_EN of the tenth flip-flop 1010 and the output ODD_EN of the fourth inverter 1025. The signal may be output as the first selection signal S_E or the second selection signal S_O.

예컨대, 상기 제10 플립플롭(1010)의 출력(EVEN_EN)이 하이 레벨이고, 상기 제4 인버터(1025)의 출력(ODD_EN)이 로우 레벨일 때, 상기 선택부(1030)는 상기 지연된 내부 쓰기 클럭 신호(PCLKD)를 상기 제1 선택 신호(S_E)로 출력할 수 있다.For example, when the output EVEN_EN of the tenth flip-flop 1010 is at a high level and the output ODD_EN of the fourth inverter 1025 is at a low level, the selector 1030 may perform the delayed internal write clock. The signal PCLKD may be output as the first selection signal S_E.

상기 결정 블록(730)은 상기 제1 선택 신호(S_E)에 응답하여 상기 재정렬된 짝수 병렬데이터(EVEN)를 출력하거나, 상기 제2 선택 신호(S_O)에 응답하여 상기 재정렬된 홀수 병렬데이터(ODD)를 출력한다.The decision block 730 outputs the rearranged even parallel data EVEN in response to the first selection signal S_E, or the rearranged odd parallel data ODD in response to the second selection signal S_O. )

결국 수신된 쓰기 명령(WCMD)에 대한 갭의 존재 유무에 따라, 상기 재정렬된 짝수 병렬데이터(EVEN) 및 상기 홀수 병렬데이터(ODD) 중 어느 하나가 유효한 정렬데이터로 출력된다.As a result, one of the rearranged even parallel data EVEN and the odd parallel data ODD is output as valid alignment data according to the presence or absence of a gap for the received write command WCMD.

도 12는 도 7에 도시된 입력 데이터 얼라인 회로(700)의 동작을 나타내는 타이밍도이다. 도 12에 따르면 갭이 존재하는 쓰기 명령(예컨대, WR3)에 의하여 유효하지 않은 쓰기 데이터 스트로브 신호(Invalid WDQS)가 발생될 수 있다.FIG. 12 is a timing diagram illustrating an operation of the input data align circuit 700 shown in FIG. 7. According to FIG. 12, an invalid write data strobe signal (Invalid WDQS) may be generated by a write command having a gap (eg, WR3).

도 7 및 도 12를 참조하면, 1tCK의 갭을 갖는 제3 쓰기 명령(WR3)에 기인한 유효하지 않은 쓰기 데이터 스트로브 신호(Invalid WDQD)에 응답하여, 유효하지 않은 데이터(IN1 및 IN2)가 샘플링될 수 있다.7 and 12, in response to an invalid write data strobe signal Invalid WDQD resulting from the third write command WR3 having a gap of 1 tCK, invalid data IN1 and IN2 are sampled. Can be.

상기 샘플링된 유효하지 않은 데이터(IN1 및 IN2)는 상기 제1 얼라인 블록(410)에 의해 정렬된 병렬 데이터에 포함될 수 있고, 상기 제2 얼라인 블록(440)에 의해 상기 재정렬된 짝수 병렬데이터(EVEN) 및 상기 재정렬된 홀수 병렬데이터(ODD)에 포함될 수 있다.The sampled invalid data IN1 and IN2 may be included in parallel data aligned by the first align block 410 and the rearranged even parallel data by the second align block 440. (EVEN) and the rearranged odd parallel data (ODD).

상기 제2 얼라인 블록(440)에 의해 재정렬된 상기 짝수 정렬 데이터(EVEN)와 상기 홀수 병렬 데이터(ODD) 중 유효한 정렬 데이터(DF1_V, DF2V, DS1_V, 및 DS2_V)는 상기 선택 블록(720)으로부터 출력된 상기 제1 선택 신호(S_E) 또는 상기 제2 선택 신호(S_O)에 의하여 결정된다.Valid alignment data DF1_V, DF2V, DS1_V, and DS2_V of the even alignment data EVEN and the odd parallel data ODD rearranged by the second alignment block 440 may be removed from the selection block 720. It is determined by the first selection signal S_E or the second selection signal S_O output.

구체적으로 상기 갭 정보 신호(WGAP)의 트리거(예컨대, 상승 트리거)에 의하여 상기 제10 플립플롭(710)의 출력(EVEN_EN) 및 상기 제4 인버터(725)의 출력(ODD_EN)이 각각 토글된다. 상기 EVEN_EN 및 상기 ODD_EN이 토글됨에 따라 상기 선택 블록(720)도 상기 제1 선택 신호(S_E) 또는 상기 제2 선택 신호(S_O)를 번갈아가며 출력한다.In detail, the output EVEN_EN of the tenth flip-flop 710 and the output ODD_EN of the fourth inverter 725 are toggled by the trigger of the gap information signal WGAP (eg, a rising trigger). As the EVEN_EN and the ODD_EN are toggled, the selection block 720 also alternately outputs the first selection signal S_E or the second selection signal S_O.

예컨대, 도 12에 도시된 바와 같이 제1 쓰기 명령(WR1) 및 갭이 없는 제2 쓰기 명령(WR2)에 대해서는 상기 선택 블록(720)은 상기 제1 선택 신호(S_E)를 출력하고 상기 결정 블록(730)은 상기 제1 선택 신호(S_E)에 응답하여 상기 재정렬된 짝수 병렬 데이터(EVEN)를 유효한 정렬 데이터(DF1_V, DF2_V, DS1_V, 및 SD2_V)로 출력한다.For example, as shown in FIG. 12, for the first write command WR1 and the second write command WR2 without a gap, the selection block 720 outputs the first selection signal S_E and the decision block. 730 outputs the rearranged even parallel data EVEN as valid alignment data DF1_V, DF2_V, DS1_V, and SD2_V in response to the first selection signal S_E.

반면에, 갭이 존재하는 제3 쓰기 명령(WR3)에 대해서는 상기 선택 블록(720)은 상기 제2 선택 신호(S_E)를 출력하고 상기 결정 블록(730)은 상기 제2 선택 신 호(S_O)에 응답하여 상기 재정렬된 홀수 병렬 데이터(ODD)를 유효한 정렬 데이터로 출력한다.On the other hand, for the third write command WR3 having a gap, the selection block 720 outputs the second selection signal S_E and the decision block 730 receives the second selection signal S_O. In response, the rearranged odd parallel data (ODD) is output as valid alignment data.

따라서 상기 결정 블록(730)은 갭이 존재하는 쓰기 명령(예컨대, WR3)에 의한 유효하지 않은 쓰기 데이터 스트로브 신호(Invalid WDQS)가 발생될 때마다 상기 재정렬된 짝수 병렬 데이터(EVEN)와 상기 재정렬된 홀수 병렬 데이터(ODD)를 번갈아가며 유효한 정렬 데이터(예컨대, DF1_V, DF2_V, DS1_V, 및 DS2_V)로 출력한다.Accordingly, the decision block 730 may realign the rearranged even-parallel data EVEN and the rearranged data whenever an invalid write data strobe signal Invalid WDQS is generated by a write command having a gap (eg, WR3). The odd parallel data (ODD) are alternately outputted as valid alignment data (e.g., DF1_V, DF2_V, DS1_V, and DS2_V).

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 입력 데이터 얼라인 회로 및 방법은 tDQSS의 최대값과 최소값을 결정하는 포인트의 수를 감소시켜 상기 tDQSS 마진을 좀 더 증대시킬 수 있는 효과가 있다.As described above, the input data alignment circuit and the method of the semiconductor memory device according to the present invention can increase the tDQSS margin further by reducing the number of points that determine the maximum and minimum values of tDQSS.

또한 내부 클럭 신호의 트리 블록에서의 지연 시간이 기존 보다 짧아지므로, 쓰기 스트로브 신호의 트리 지연(tree delay)에서의 지연 변화(delay variation)가 감소하므로 상기 tDQSS 마진이 증대되고, 레이 아웃(layout)의 부담을 줄일 수 있으며, 전력 소모를 줄일 수 있는 효과가 있다.In addition, since the delay time in the tree block of the internal clock signal is shorter than the conventional one, the delay variation in the tree delay of the write strobe signal is reduced, thereby increasing the tDQSS margin and increasing the layout. It can reduce the burden of, and has the effect of reducing the power consumption.

또한 본 발명에 따른 반도체 메모리 장치의 입력 데이터 얼라인 회로 및 방 법은 입력되는 쓰기 명령들 사이에 갭이 존재 유무에 따라 유효한 정렬 데이터를 결정하여 출력할 수 있는 효과가 있다.In addition, the input data alignment circuit and the method of the semiconductor memory device according to the present invention have an effect of determining and outputting valid alignment data depending on whether a gap exists between input write commands.

Claims (18)

데이터 스트로브 신호에 응답하여 직렬 데이터를 병렬 데이터로 정렬(align)하고, 상기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬(realign)하는 얼라인 블록; 및Aligning serial data into parallel data in response to a data strobe signal, and realigning the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the data strobe signal. Alignment block; And 상기 다수의 분주 신호들 각각과 내부 쓰기 클럭 신호 사이의 동기 정보에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력하는 데이터 결정 블록을 구비하는 반도체 장치의 입력 데이터 얼라인 회로.An input data alignment of the semiconductor device including a data determination block configured to output one of the parallel data groups among the rearranged parallel data groups based on synchronization information between each of the plurality of divided signals and an internal write clock signal Circuit. 제1항에 있어서, 상기 얼라인 블록은,The method of claim 1, wherein the alignment block, 상기 데이터 스트로브 신호의 제1 에지 및 제2 에지 각각에 응답하여 상기 직렬 데이터를 샘플링하는 샘플링부;A sampling unit for sampling the serial data in response to each of a first edge and a second edge of the data strobe signal; 샘플링된 상기 직렬 데이터 각각을 상기 스트로브 신호의 상기 제1에지에 응답하여 상기 병렬데이터로 정렬하는 제1얼라인부; 및A first alignment unit for sorting each of the sampled serial data into the parallel data in response to the first edge of the strobe signal; And 상기 다수의 분주 신호들 중 대응하는 어느 하나의 분주 신호에 응답하여, 상기 정렬된 병렬데이터를 재정렬하는 제2 얼라인부를 구비하는 반도체 장치의 입력 데이터 얼라인 회로.And a second alignment portion for rearranging the aligned parallel data in response to any one of the plurality of divided signals. 제2항에 있어서, 상기 데이터 결정 블록은,The method of claim 2, wherein the data determination block, 상기 데이터 스트로브 신호를 N(N>1인 자연수)분주하여 각각이 서로 다른 위상을 갖는 상기 다수의 분주 신호들을 출력하는 분주기;A divider for dividing the data strobe signal by N (a natural number of N> 1) and outputting the plurality of divided signals each having a different phase; 상기 내부 쓰기 클럭 신호와 동기시키기 위하여 상기 다수의 분주 신호들 각각을 지연시키는 동기 지연부;A synchronization delay unit delaying each of the plurality of divided signals to synchronize with the internal write clock signal; 상기 내부 쓰기 클럭 신호와 상기 동기 지연부로부터 출력된 지연된 분주 신호들 각각의 동기 정보를 검출하는 동기 정보 검출부; 및A synchronization information detection unit detecting synchronization information of each of the internal write clock signal and the delayed divided signals output from the synchronization delay unit; And 검출된 각각의 동기 정보에 기초하여 상기 재정렬된 병렬 데이터들 중에서 어느 하나의 병렬데이터를 출력하는 결정 블록을 구비하는 반도체 장치의 입력 데이터 얼라인 회로.And a decision block for outputting any one of the rearranged parallel data based on the detected synchronization information. 데이터 스트로브 신호에 응답하여 수신된 직렬 데이터를 짝수 번째 데이터와 홀수 번째 데이터로 분리하고, 상기 데이터 스트로브 신호를 N(N>1인 자연수) 분주한 제1 데이터 스트로브 신호의 제1에지에 응답하여 상기 짝수 번째 데이터를 래치하고, 상기 데이터 스트로브 신호를 N분주한 제2 스트로브 신호의 제1에지에 응답하여 상기 홀수 번째 데이터를 래치하는 얼라인 블록; 및The serial data received in response to the data strobe signal is divided into even-numbered data and odd-numbered data, and in response to the first edge of the first data strobe signal obtained by dividing the data strobe signal by N (natural number of N> 1) An alignment block for latching even-numbered data and latching the odd-numbered data in response to a first edge of a second strobe signal obtained by dividing the data strobe signal by N; And 제1 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 짝수 번째 데이터를 출력하거나 제2 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 홀수 번째 데이터를 출력하는 데이터 결정블록을 구비하는 반도체 장치.And a data determination block configured to output the even-numbered data latched to the alignment block in response to a first selection signal or to output the odd-numbered data latched to the alignment block in response to a second selection signal. . 제4항에 있어서,The method of claim 4, wherein 상기 제1 선택 신호는 내부 쓰기 클럭 신호에 응답하여 발생하며, 상기 제1데이터 스트로브 신호의 위상과 소정의 위상 차이를 갖는 신호이고, 상기 제2 선택 신호는 상기 내부 쓰기 클럭 신호에 응답하여 발생하며, 상기 제2 데이터 스트로브 신호의 위상과 소정의 위상 차이를 갖는 신호인 반도체 장치.The first selection signal is generated in response to an internal write clock signal, a signal having a predetermined phase difference from a phase of the first data strobe signal, and the second selection signal is generated in response to the internal write clock signal. And a signal having a predetermined phase difference from a phase of the second data strobe signal. 제5항에 있어서, 상기 얼라인 블록은,The method of claim 5, wherein the alignment block, 상기 데이터 스트로브 신호에 응답하여 상기 수신된 직렬 데이터 중에서 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 각각 래치하기 위한 제1래치 블록;A first latch block for latching the even-numbered data and the odd-numbered data, respectively, among the received serial data in response to the data strobe signal; 상기 데이터 스트로브 신호의 상기 제1에지에 응답하여, 상기 제1래치 블록으로부터 출력된 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 각각 래치하기 위한 제2래치 블록; 및A second latch block for latching the even-numbered data and the odd-numbered data respectively output from the first latch block in response to the first edge of the data strobe signal; And 상기 제1데이터 스트로브 신호의 제1에지에 응답하여 상기 제2래치 블록으로부터 출력된 상기 짝수 번째 데이터를 래치하고, 상기 제2데이터 스트로브 신호의 제1에지에 응답하여 상기 제2래치 블록으로 출력된 홀수 번째 데이터를 래치하는 제3래치 블록을 구비하는 반도체 장치.Latching the even-numbered data output from the second latch block in response to the first edge of the first data strobe signal, and outputting to the second latch block in response to the first edge of the second data strobe signal. And a third latch block for latching odd-numbered data. 제5항에 있어서, 상기 데이터 결정 블록은,The method of claim 5, wherein the data determination block, 수신된 상기 데이터 스트로브 신호를 분주하여 상기 제1 데이터 스트로브 신호와 상기 제2 데이터 스트로브 신호를 발생하는 분주기;A divider for dividing the received data strobe signal to generate the first data strobe signal and the second data strobe signal; 외부로부터 입력된 클럭 신호와 쓰기 명령에 기초하여 상기 내부 쓰기 클럭 신호를 발생시키는 내부 쓰기 클럭 신호 발생부;An internal write clock signal generator configured to generate the internal write clock signal based on a clock signal inputted from an external device and a write command; 상기 내부 쓰기 클럭 신호를 미리 결정된 지연 시간 동안 지연시키고 지연된 내부 쓰기 클럭 신호를 출력하는 트리 블록;A tree block delaying the internal write clock signal for a predetermined delay time and outputting a delayed internal write clock signal; 상기 제1 데이터 스트로브 신호와 상기 제2 데이터 스트로브 신호를 수신하고, 상기 지연된 내부 쓰기 클럭 신호와 동기시키기 위하여 지연된 제1 데이터 스트로브 신호 및 지연된 제2 데이터 스트로브 신호를 발생하는 동기 지연부; 및A synchronization delay unit configured to receive the first data strobe signal and the second data strobe signal and generate a delayed first data strobe signal and a delayed second data strobe signal to synchronize with the delayed internal write clock signal; And 상기 지연된 내부 쓰기 클럭 신호에 응답하여, 상기 지연된 제1 데이터 스트로브 신호를 상기 제1선택 신호로서 출력하고 상기 지연된 제2 데이터 스트로브 신호를 상기 제2 선택 신호로서 출력하는 선택부를 구비하는 반도체 장치.And a selector configured to output the delayed first data strobe signal as the first selection signal and output the delayed second data strobe signal as the second selection signal in response to the delayed internal write clock signal. 데이터 스트로브 신호에 응답하여 직렬 데이터를 병렬 데이터로 정렬(align)하고, 상기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬(realign)하는 얼라인 단계; 및Aligning serial data into parallel data in response to a data strobe signal, and realigning the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the data strobe signal. Alignment step; And 상기 다수의 분주 신호들 각각과 내부 쓰기 클럭 신호 사이의 동기 정보에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력하는 출력 단계를 구비하는 반도체 장치의 입력 데이터를 얼라인하는 방법.An output step of outputting a parallel data group of any of the rearranged parallel data groups based on synchronization information between each of the plurality of divided signals and an internal write clock signal; How to. 제8항에 있어서, 상기 반도체 메모리 장치의 입력 데이터를 얼라인하는 방법 은,The method of claim 8, wherein the input data of the semiconductor memory device is aligned. 외부로부터 입력된 클럭 신호 및 쓰기 명령(Write Command)에 기초하여 상기 내부 쓰기 클럭 신호를 생성하는 단계를 더 구비하는 반도체 장치의 입력 데이터를 얼라인하는 방법.And generating the internal write clock signal based on an externally input clock signal and a write command. 제8항에 있어서, 상기 얼라인 단계는,The method of claim 8, wherein the aligning step, 상기 데이터 스트로브 신호의 제1 에지 및 제2 에지 각각에 응답하여 상기 직렬 데이터를 샘플링하는 단계;Sampling the serial data in response to each of a first edge and a second edge of the data strobe signal; 샘플링된 직렬 데이터 각각을 상기 데이터 스트로브 신호의 상기 제1 에지에 응답하여 상기 병렬데이터로 정렬하는 단계; 및Sorting each of the sampled serial data into the parallel data in response to the first edge of the data strobe signal; And 상기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬데이터를 병렬데이터 그룹들로 재정렬하는 단계를 구비하는 반도체 장치의 입력 데이터를 얼라인하는 방법.Reordering the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the data strobe signal. 제8항에 있어서, 상기 출력 단계는,The method of claim 8, wherein the output step, 상기 내부 쓰기 클럭 신호를 미리 결정된 지연 시간 동안 지연시키고 지연된 내부 쓰기 클럭 신호를 출력하는 단계;Delaying the internal write clock signal for a predetermined delay time and outputting a delayed internal write clock signal; 상기 다수의 분주 신호들을 수신하고, 상기 지연된 내부 쓰기 클럭 신호와 동기시키기 위하여 지연된 다수의 분주 신호들을 발생시키는 단계;Receiving the plurality of divided signals and generating a plurality of delayed divided signals to synchronize with the delayed internal write clock signal; 상기 지연된 내부 쓰기 클럭 신호에 응답하여, 상기 지연된 다수의 분주 신호들 중에서 제1 분주 신호를 제1선택 신호로서 출력하고, 상기 지연된 다수의 분주 신호들 중에서 제2 분주 신호를 제2 선택 신호로서 출력하는 단계; 및In response to the delayed internal write clock signal, a first divided signal among the delayed plurality of divided signals is output as a first selection signal, and a second divided signal among the delayed plurality of divided signals is output as a second selection signal. Doing; And 상기 제1 선택 신호 및 상기 제2 선택 신호에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중에서 제1 얼라인 데이터 또는 제2 얼라인 데이터를 출력하는 단계를 구비하는 반도체 장치의 입력 데이터를 얼라인하는 방법.Outputting first or second alignment data from among the rearranged parallel data groups based on the first selection signal and the second selection signal; Way. 쓰기 데이터 스트로브 신호에 응답하여 입력된 직렬 데이터를 병렬 데이터로 정렬(align)하고, 상기 쓰기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정렬(realign)하는 얼라인 블록;Aligning serial data input in response to a write data strobe signal into parallel data, and rearranging the aligned parallel data into parallel data groups in response to each of a plurality of divided signals divided from the write data strobe signal. align block for realigning; 내부 클럭 신호 및 쓰기 명령들에 기초하여, 상기 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부를 나타내는 갭 정보 신호를 검출하는 갭 정보 신호 검출 블록; 및A gap information signal detection block that detects a gap information signal indicating whether a gap exists between the write commands based on an internal clock signal and write commands; And 상기 검출된 갭 정보 신호에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력하는 데이터 결정 블록을 구비하는 반도체 장치의 입력 데이터 얼라인 회로.And a data determination block outputting any one of the rearranged parallel data groups based on the detected gap information signal. 제12항에 있어서, 상기 얼라인 블록은,The method of claim 12, wherein the alignment block, 상기 쓰기 데이터 스트로브 신호의 제1 에지 및 제2 에지 각각에 응답하여 상기 직렬 데이터를 샘플링하는 샘플링부;A sampling unit for sampling the serial data in response to each of a first edge and a second edge of the write data strobe signal; 샘플링된 상기 직렬 데이터 각각을 상기 쓰기 데이터 스트로브 신호의 상기 제1에지에 응답하여 상기 병렬데이터로 정렬하는 제1 얼라인 블록;A first alignment block for sorting each of the sampled serial data into the parallel data in response to the first edge of the write data strobe signal; 상기 쓰기 데이터 스트로브 신호를 N(N>1인 자연수)분주하여 각각이 서로 다른 위상을 갖는 상기 다수의 분주 신호들을 출력하는 분주기; 및A divider for dividing the write data strobe signal by N (a natural number of N> 1) to output the plurality of divided signals each having a different phase; And 상기 다수의 분주 신호들 중 대응하는 어느 하나의 분주 신호에 응답하여, 정렬된 상기 병렬데이터를 재정렬하는 제2 얼라인 블록을 구비하는 반도체 장치의 입력 데이터 얼라인 회로.And a second align block for realigning the aligned parallel data in response to any one of the plurality of divided signals. 제13항에 있어서, 상기 갭 정보 신호 검출 블록은,The method of claim 13, wherein the gap information signal detection block, 상기 쓰기 명령을 수신하고, 상기 내부 클럭 신호의 제1 에지에 응답하여 상기 수신된 쓰기 명령을 출력하는 제1 플립플롭;A first flip-flop that receives the write command and outputs the received write command in response to a first edge of the internal clock signal; 상기 제1 플롭플롭의 출력 신호를 미리 결정된 지연 시간 동안 지연시켜 출력하는 제1 지연부;A first delay unit configured to delay and output the output signal of the first flop for a predetermined delay time; 상기 제1 지연부의 출력 신호를 반전시키는 제1 인버터; 및A first inverter for inverting the output signal of the first delay unit; And 상기 제1 플립플롭의 출력 신호 및 상기 제1 인버터의 출력 신호를 논리 연산하고 논리 연산된 결과를 상기 갭 정보 신호로 출력하는 논리 연산부를 구비하는 반도체 장치의 입력 데이터 얼라인 회로.And a logic operation unit configured to perform a logic operation on the output signal of the first flip-flop and the output signal of the first inverter, and output a logic operation result as the gap information signal. 제13항에 있어서, 상기 데이터 결정 블록은,The method of claim 13, wherein the data determination block, 상기 쓰기 명령 신호에 응답하여 수신된 내부 클럭 신호를 미리 결정된 제2 지연 시간 동안 지연시키고, 지연된 신호를 출력하는 지연 블록;A delay block delaying the internal clock signal received in response to the write command signal for a second predetermined delay time and outputting a delayed signal; 상기 갭 정보 신호에 기초하여, 상기 지연 블록의 출력 신호를 제1 선택 신호 또는 제2 선택 신호로 출력하는 선택 블록; 및 A selection block outputting an output signal of the delay block as a first selection signal or a second selection signal based on the gap information signal; And 상기 제1 선택 신호 또는 상기 제2 선택 신호에 응답하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력하는 결정 블록을 구비하는 반도체 장치의 입력 데이터 얼라인 회로.And a decision block for outputting any one of the rearranged parallel data groups in response to the first and second selection signals. 쓰기 데이터 스트로브 신호에 응답하여 수신된 직렬 데이터를 짝수 번째 데이터와 홀수 번째 데이터로 분리하고, 상기 쓰기 데이터 스트로브 신호를 N(N>1인 자연수) 분주한 제1 쓰기 데이터 스트로브 신호의 제1에지에 응답하여 상기 짝수 번째 데이터를 래치하고, 상기 쓰기 데이터 스트로브 신호를 N분주한 제2 쓰기 스트로브 신호의 제1에지에 응답하여 상기 홀수 번째 데이터를 래치하는 얼라인 블록;The serial data received in response to the write data strobe signal is divided into even-numbered data and odd-numbered data, and the write data strobe signal is divided into a first write data strobe signal divided by N (N = N natural number). An alignment block in response to latching the even-numbered data and latching the odd-numbered data in response to a first edge of the second write strobe signal that divides the write data strobe signal by N; 내부 클럭 신호에 기초하여, 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부를 나타내는 갭 정보 신호를 검출하는 갭 정보 신호 검출 블록; 및A gap information signal detection block detecting a gap information signal indicating whether a gap exists between write commands based on an internal clock signal; And 상기 갭 정보 신호 및 상기 내부 클럭 신호에 기초하여 제1 선택 신호 또는 제2 선택 신호를 발생시키고, 상기 제1 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 짝수 번째 데이터를 출력하거나 상기 제2 선택 신호에 응답하여 상기 얼라인 블록에 래치된 상기 홀수 번째 데이터를 출력하는 데이터 결정블록을 구비하는 반도체 장치.Generate a first selection signal or a second selection signal based on the gap information signal and the internal clock signal, and output the even-numbered data latched in the alignment block in response to the first selection signal or the second selection signal. And a data determination block outputting the odd-numbered data latched in the alignment block in response to a selection signal. 쓰기 데이터 스트로브 신호를 N(N은 자연수) 분주하여 서로 반대 위상을 갖는 제1분주 신호 및 제2분주 신호를 출력하는 분주기;A divider for dividing the write data strobe signal by N (N is a natural number) and outputting a first divided signal and a second divided signal having phases opposite to each other; 상기 쓰기 데이터 스트로브 신호에 응답하여 입력된 직렬 데이터를 짝수 번째 데이터와 홀수 번째 데이터로 샘플링하는 샘플러;A sampler sampling the input serial data into even-numbered data and odd-numbered data in response to the write data strobe signal; 상기 쓰기 데이터 스트로브 신호의 제1에지에 응답하여 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 래치하는 제1 얼라인 블록;A first align block for latching the even-numbered data and the odd-numbered data in response to a first edge of the write data strobe signal; 상기 제1 분주 신호의 제1 에지에 응답하여 상기 제1 얼라인 블록에 래치된 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 제1 얼라인 데이터로 정렬하고, 상기 제2분주 신호의 제1 에지에 응답하여 상기 제1 얼라인 블록에 래치된 상기 짝수 번째 데이터와 상기 홀수 번째 데이터를 제2 얼라인 데이터로 정렬하는 제2 얼라인 블록; 및In response to the first edge of the first divided signal, the even-numbered data and the odd-numbered data latched in the first align block are aligned with first align data, and at the first edge of the second divided signal. A second alignment block in response to aligning the even-numbered data and the odd-numbered data latched in the first alignment block with second alignment data; And 내부 클럭 신호 및 쓰기 명령들에 기초하여 검출된 상기 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부를 나타내는 갭 정보 신호에 기초하여, 상기 제1 얼라인 데이터 또는 상기 제2 얼라인 데이터를 출력하는 데이터 결정 블록을 구비하는 반도체 장치.Outputting the first align data or the second align data based on a gap information signal indicating whether a gap exists between the write commands detected based on an internal clock signal and write commands; A semiconductor device comprising a data determination block. 쓰기 데이터 스트로브 신호에 응답하여 입력된 직렬 데이터를 병렬 데이터로 정렬(align)하고, 상기 쓰기 데이터 스트로브 신호로부터 분주된 다수의 분주 신호들 각각에 응답하여 상기 정렬된 병렬 데이터를 병렬데이터 그룹들로 재정 렬(realign)하는 얼라인 단계; 및Align the serial data input in response to the write data strobe signal into parallel data, and rearrange the aligned parallel data into parallel data groups in response to each of the plurality of divided signals divided from the write data strobe signal. An aligning step of realigning; And 입력된 쓰기 명령들 사이에 갭(gap)이 존재하는지 여부에 기초하여, 상기 재정렬된 병렬데이터 그룹들 중 어느 하나의 병렬데이터 그룹을 출력하는 데이터 결정 단계를 구비하는 반도체 장치의 입력 데이터를 얼라인하는 방법.Aligning input data of the semiconductor device with a data determination step of outputting one of the parallel data groups of the rearranged parallel data groups based on whether a gap exists between input write commands; How to.

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