KR100862690B1 - Level shifter - Google Patents

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Abstract

본 발명은 레벨 쉬프터에 관한 것이다.The present invention relates to a level shifter.

이러한 본 발명의 레벨 쉬프터는 입력 차동신호에 대응하여 출력단의 전압을 로우 레벨로 풀다운하는 풀다운 구동부와, 입력 차동신호에 대응하여 출력단의 전압을 하이 레벨로 풀업하는 풀업 구동부 및 풀다운 구동부의 전압에 대응하여 풀업 구동부의 스위칭 타임을 제어하는 제어부를 포함한다.The level shifter of the present invention corresponds to a pull-down driver for pulling down the voltage at the output terminal to a low level in response to an input differential signal, and a pull-up driver and a pull-down driver for pulling up the voltage at the output terminal to a high level in response to the input differential signal. And a control unit controlling the switching time of the pull-up driving unit.

이러한 본 발명에 따르면, 레벨 쉬프터의 동작 속도가 향상되고, 소자의 절연 파괴를 방지하여 레벨 쉬프터의 안정성을 향상시키는 등의 효과가 있다.According to the present invention, the operation speed of the level shifter is improved, and the breakdown of the device is prevented, thereby improving the stability of the level shifter.

레벨 쉬프터, 풀다운 구동부, 풀업 구동부, 제어부, 출력전압 레벨 조절부 Level shifter, pull-down driver, pull-up driver, controller, output voltage level controller

Description

레벨 쉬프터{LEVEL SHIFTER}Level shifter {LEVEL SHIFTER}

도 1 내지 도 3은 종래의 레벨 쉬프터를 나타낸 도면이다.1 to 3 is a view showing a conventional level shifter.

도 4는 본 발명의 일 실시 예에 따른 레벨 쉬프터를 나타낸 도면이다.4 is a diagram illustrating a level shifter according to an embodiment of the present invention.

도 5는 도 4의 제어부를 구체화하여 나타낸 도면.5 is a view illustrating the control unit of FIG. 4 in detail.

***** 도면의 주요 부분에 대한 부호의 설명 ********** Explanation of symbols for the main parts of the drawing *****

41: 풀다운 구동부41: pull-down drive unit

42: 풀업 구동부42: pull-up drive

43: 제어부43: control unit

44: 출력전압 레벨 조절부44: output voltage level control unit

본 발명은 레벨 쉬프터(level shifter)에 관한 것이다.The present invention relates to a level shifter.

일반적으로 반도체 집적회로의 설계에서 상이한 전압레벨을 요구하는 회로들 간의 인터페이스(Interface)를 위해 전압 레벨 쉬프터를 필요로 하는 경우가 있다. 예를 들어, 반도체 등과 같은 집적회로는 정해진 전압 범위에서 동작하지만 외부 회로들과 인터페이스하거나, 다른 회로들에 신호를 제공하기 위해서는 정해진 전압 범위 이상의 신호전압이 필요할 수 있다. 이러한 경우에 사용되는 레벨 쉬프터는 신호 전압의 크기가 서로 다른 두 시스템을 연결할 때 두 시스템 사이에 위치하여 신호 전압의 크기를 바꾸어 주는 회로이다. 이러한 레벨 쉬프터는 특히 작은 전압 범위에서 큰 전압 범위로 신호 전압 크기를 바꾸어 주는 경우에 사용된다.In general, there is a case where a voltage level shifter is required for an interface between circuits requiring different voltage levels in the design of a semiconductor integrated circuit. For example, an integrated circuit such as a semiconductor may operate in a predetermined voltage range, but may require a signal voltage over the predetermined voltage range to interface with external circuits or provide signals to other circuits. The level shifter used in this case is a circuit that is placed between two systems to change the magnitude of the signal voltage when two systems having different magnitudes of signal voltage are connected. This level shifter is especially used for changing the signal voltage magnitude from a small voltage range to a large voltage range.

특히 높은 출력 전압을 갖는 승압형 변환기(boost converter), 높은 입력 전압을 갖는 강압형 변환기(step-down converter) 또는 푸시풀(push pull) 회로의 구동을 위하여 낮은 전압의 제어 신호를 높은 전압 레벨로 변환해 주는 레벨 쉬프터(level shifter)가 필요하다. 하지만 이러한 집적화된 직류/직류 변환기의 설계에 있어서 고전압 공정에서 제공하는 고압 MOSFET 소자들은 일반적으로 드레인-소스 간의 항복전압보다 게이트-소스 간 절연파괴 전압이 훨씬 낮아서 레벨 변환기의 동작상 내부 모스 전계효과트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET) 소자의 게이트-소스 간 전압이 절연파괴 전압보다 항상 안정적으로 낮도록 회로가 구성되어야 한다. 또한 손실을 줄이기 위해 정적 전류 소모가 없어야 하며, 게이트 구동 지연이 없도록 빠른 속도로 동작해야 하며, 되도록 작은 면적을 차지하며 공정 변화에 둔감하도록 레벨 변환기가 설계되어야 한다.In particular, low voltage control signals are driven to high voltage levels to drive boost converters with high output voltages, step-down converters with high input voltages, or push pull circuits. We need a level shifter to convert. However, in the design of the integrated DC / DC converter, the high voltage MOSFET devices provided in the high voltage process generally have a much lower gate-source breakdown voltage than the drain-source breakdown voltage. The circuit must be configured so that the gate-source voltage of the Metal Oxide Semiconductor Field Effect Transistor (MOSFET) device is always reliably lower than the breakdown voltage. In addition, there should be no static current consumption to reduce losses, operation at high speeds with no gate drive delays, and level converters designed to be as small as possible and insensitive to process changes.

도 1은 낮은 전압의 제어 신호를 고전압 진폭으로 변환하는 종래의 레벨 쉬 프터를 나타낸 것이다.1 shows a conventional level shifter for converting a low voltage control signal into a high voltage amplitude.

도 1을 참조하면, 출력 신호(OUT)는 제어 신호의 기준 전압과 같은 기저 전압(GND)을 기준으로 전원 전압(VDDH)의 진폭을 갖는다. 도 1에 개시된 종래의 레벨 쉬프터에 따르면, 전원 전압(VDDH)의 크기가 정궤환 루프를 이루고 있는 트랜지스터 M31과 M32의 게이트-소스 간 절연파괴 전압만큼 커지거나 게이트 전압의 진폭(VDDH - GND)이 커서 스위칭 손실이 크게 발생하는 문제점이 있다.Referring to FIG. 1, the output signal OUT has an amplitude of the power supply voltage VDDH based on the base voltage GND equal to the reference voltage of the control signal. According to the conventional level shifter disclosed in FIG. 1, the magnitude of the power supply voltage VDDH is increased by the gate-source breakdown voltage of the transistors M31 and M32 forming a positive feedback loop, or the amplitude of the gate voltage (VDDH-GND) is increased. Cursor switching loss is large.

도 2는 도 1에 개시된 레벨 쉬프터의 문제점을 해결하기 위하여 제시된 회로이다.FIG. 2 is a circuit presented to solve the problem of the level shifter disclosed in FIG. 1.

도 2를 참조하면, 출력 신호(OUT)는 전원 전압(VDDH)과 또 다른 전압(VDDL)보다 트랜지스터 M22의 문턱 전압(Vth)만큼 높은 전압(VDDL + Vth) 사이를 움직인다. 그러나 도 2에 개시된 레벨 쉬프터에 따르면, 변환 전압의 수준에 따라 전압 변환에 상당한 지연(delay)이 발생하여, 레벨 쉬프터의 동작 속도를 크게 떨어뜨리는 문제점이 있다.Referring to FIG. 2, the output signal OUT moves between the power supply voltage VDDH and a voltage VDDL + Vth that is higher by the threshold voltage Vth of the transistor M22 than another voltage VDDL. However, according to the level shifter disclosed in FIG. 2, there is a problem in that a significant delay occurs in voltage conversion according to the level of the conversion voltage, thereby greatly reducing the operation speed of the level shifter.

도 3은 도 2에 개시된 레벨 쉬프터의 문제점을 해결하기 위하여 제시된 회로이다.3 is a circuit proposed to solve the problem of the level shifter disclosed in FIG.

도 3을 참조하면, 여러 위상의 신호를 사용하여 M31(M3x) 트랜지스터와 M11(M1x) 트랜지스터가 동시에 켜져서 서로 방해하는 동작을 하지 않도록 구성되었다. 그러나 도 3에 개시된 레벨 쉬프터에 따르면, 여러 위상의 신호가 필요하고 전 체적인 회로 구성이 복잡해지는 문제점이 있다.Referring to FIG. 3, the M31 (M3x) transistor and the M11 (M1x) transistor are turned on at the same time so as not to interfere with each other by using signals of various phases. However, according to the level shifter disclosed in FIG. 3, signals of various phases are required and the overall circuit configuration is complicated.

이러한 문제점을 해결하기 위한 본 발명은 레벨 쉬프터의 동작 속도를 향상시키는 것을 목적으로 한다.An object of the present invention for solving this problem is to improve the operation speed of the level shifter.

또한, 소자의 절연 파괴를 방지하여 레벨 쉬프터의 안정성을 향상시키는 것을 목적으로 한다.Moreover, it aims at preventing the breakdown of an element and improving stability of a level shifter.

또한, 레벨 쉬프터를 작은 면적 상에 구현하는 것을 목적으로 한다.It is also an object to implement the level shifter on a small area.

또한, 정적 상태에서 레벨 쉬프터의 전력 소모를 감소시키는 것을 목적으로 한다.It is also aimed at reducing the power consumption of the level shifter in the static state.

이러한 기술적 과제를 달성하기 위한 본 발명에 따른 레벨 쉬프터는 입력 차동신호에 대응하여 출력단의 전압을 로우 레벨로 풀다운하는 풀다운 구동부와, 상기 입력 차동신호에 대응하여 상기 출력단의 전압을 하이 레벨로 풀업하는 풀업 구동부 및 상기 풀다운 구동부의 전압에 대응하여 상기 풀업 구동부의 스위칭 타임을 제어하는 제어부를 포함한다.According to an aspect of the present invention, a level shifter includes a pull-down driving unit that pulls down an output terminal voltage to a low level in response to an input differential signal, and pulls up a voltage of the output terminal to a high level in response to the input differential signal. And a controller configured to control a switching time of the pull-up driver in response to a voltage of the pull-up driver and the pull-down driver.

상기 풀다운 구동부는 2개의 엔모스 전계효과트랜지스터를 포함하고, 상기 2개의 엔모스 전계효과트랜지스터의 게이트에 상기 입력 차동신호가 입력되고, 상기 2개의 엔모스 전계효과트랜지스터의 소오스는 상기 제어부에 전기적으로 연결되고, 2개의 엔모스 전계효과트랜지스터의 드레인은 상기 풀업 구동부에 전기적으로 연결되는 것이 바람직하다.The pull-down driving unit includes two NMOS field effect transistors, the input differential signal is input to gates of the two NMOS field effect transistors, and the sources of the two NMOS field effect transistors are electrically connected to the controller. The drains of the two NMOS field effect transistors are preferably electrically connected to the pull-up driving unit.

상기 풀업 구동부는 2개의 피모스 전계효과 트랜지스터를 포함하고, 상기 2개의 피모스 전계효과 트랜지스터 중 하나의 피모스 전계효과 트랜지스터의 게이트는 다른 하나의 피모스 전계효과 트랜지스터의 소오스에 전기적으로 연결되는 것이 바람직하다.The pull-up driving unit includes two PMOS field effect transistors, and the gate of one of the PMOS field effect transistors is electrically connected to a source of the other PMOS field effect transistor. desirable.

상기 제어부는 상기 2개의 엔모스 전계효과트랜지스터의 소오스와 기저 전압원 사이에 설치된 2개의 독립 전류원 및 상기 2개의 피모스 전계효과트랜지스터의 소오스와 상기 기저 전압원 사이에 설치되고, 상기 2개의 엔모스 전계효과트랜지스터의 소오스의 전압에 비례하는 전류가 흐르는 2개의 종속 전류원을 포함하는 것이 바람직하다.The control unit is provided between two independent current sources provided between the sources of the two NMOS field effect transistors and the base voltage source, and between the sources of the two PMOS field effect transistors and the base voltage source, and the two NMOS field effect transistors. It is preferable to include two dependent current sources through which a current in proportion to the voltage of the source of the transistor flows.

상기 독립 전류원은 게이트가 정전압으로 바이어스되는 엔모스 전계효과트랜지스터인 것이 바람직하다.Preferably, the independent current source is an NMOS field effect transistor whose gate is biased at a constant voltage.

상기 종속 전류원은 엔모스 전계효과트랜지스터를 포함하고, 상기 종속 전류원에 포함된 엔모스 전계효과트랜지스터의 드레인은 상기 풀업 구동부에 포함된 피모스 전계효과트랜지스터의 소오스에 전기적으로 연결되고, 상기 종속 전류원에 포함된 엔모스 전계효과트랜지스터의 소오스는 상기 기저 전압원에 전기적으로 연결되고, 상기 종속 전류원에 포함된 엔모스 전계효과트랜지스터의 게이트는 상기 풀다운 구동부에 포함된 엔모스 전계효과트랜지스터의 소오스에 전기적으로 연결되는 것이 바람직하다.The dependent current source includes an NMOS field effect transistor, the drain of the NMOS field effect transistor included in the dependent current source is electrically connected to a source of a PMOS field effect transistor included in the pull-up driving unit, and connected to the dependent current source. A source of the included NMOS field effect transistor is electrically connected to the base voltage source, and a gate of the NMOS field effect transistor included in the dependent current source is electrically connected to a source of the NMOS field effect transistor included in the pull-down driving unit. It is desirable to be.

상기 출력단의 전압 레벨의 범위를 조절하는 출력전압 레벨 조절부를 더 포함하는 것이 바람직하다.It is preferable to further include an output voltage level control unit for adjusting the range of the voltage level of the output terminal.

상기 출력전압 레벨 조절부는 하이 레벨의 제1 전압과 로우 레벨의 제2 전압 사이에서 동작하는 2개의 인버터로 이루어진 래치 회로인 것이 바람직하다.Preferably, the output voltage level controller is a latch circuit including two inverters operating between a high voltage first voltage and a low voltage second voltage.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention;

도 4는 본 발명의 일 실시 예에 따른 레벨 쉬프터를 나타낸 도면이고, 도 5는 도 4를 보다 구체적으로 나타낸 도면이다.4 is a diagram illustrating a level shifter according to one embodiment of the present invention, and FIG. 5 is a diagram illustrating FIG. 4 in more detail.

도 4와 도 5를 참조하면, 본 발명의 일 실시 예에 따른 레벨 쉬프터는 풀다운 구동부(41)와, 풀업 구동부(42)와, 제어부(43) 및 출력전압 레벨 조절부(44)를 포함한다.4 and 5, the level shifter according to an embodiment of the present invention includes a pull-down driver 41, a pull-up driver 42, a controller 43, and an output voltage level adjuster 44. .

풀다운 구동부(41)는 입력 차동신호에 대응하여 출력단의 전압을 로우 레벨로 풀다운(pull down)한다. 이러한 풀다운 구동부(41)는 2개의 엔모스 전계효과트랜지스터를 포함하여 구성될 수 있다. 예를 들어 풀다운 구동부가 제1 엔모스 전계효과트랜지스터(MN1)와 제2 엔모스 전계효과트랜지스터(MN2)로 이루어지는 경우, 제1 엔모스 전계효과트랜지스터(MN1)와 제2 엔모스 전계효과트랜지스터(MN2)의 게이트에 입력 차동신호가 입력되고, 제1 엔모스 전계효과트랜지스터(MN1)와 제2 엔모스 전계효과트랜지스터(MN2)의 소오스는 후술할 제어부(43)에 전기적으로 연결되고, 제1 엔모스 전계효과트랜지스터(MN1)와 제2 엔모스 전계효과트랜지스터(MN2)의 드레인은 후술할 풀업 구동부(42)에 전기적으로 연결된다.The pull-down driver 41 pulls down the voltage at the output terminal to a low level in response to the input differential signal. The pull-down driving unit 41 may include two NMOS field effect transistors. For example, when the pull-down driving unit includes the first NMOS field effect transistor MN1 and the second NMOS field effect transistor MN2, the first NMOS field effect transistor MN1 and the second NMOS field effect transistor ( An input differential signal is input to the gate of MN2, and a source of the first NMOS field effect transistor MN1 and the second NMOS field effect transistor MN2 is electrically connected to a controller 43 to be described later, and the first The drains of the NMOS field effect transistor MN1 and the second NMOS field effect transistor MN2 are electrically connected to the pull-up driving unit 42 to be described later.

풀업 구동부(42)는 입력 차동신호에 대응하여 출력단의 전압을 하이 레벨로 풀업(pull up)한다. 이러한 풀업 구동부(42)는 2개의 피모스 전계효과 트랜지스터를 포함하여 구성될 수 있다. 예를 들어 풀업 구동부가 제1 피모스 전계효과트랜지스터(MP1)와 제2 피모스 전계효과트랜지스터(MP2)로 이루어지는 경우, 제1 피모스 전계효과트랜지스터(MP1)의 게이트는 제2 피모스 전계효과트랜지스터(MP2)의 소오스에 전기적으로 연결되고, 제1 피모스 전계효과트랜지스터(MP1)의 드레인은 제1 엔모스 전계효과트랜지스터(MN1)의 드레인에 전기적으로 연결되고, 제1 피모스 전계효과트랜지스터(MP1)의 소오스는 후술할 출력전압 레벨 조절부(44)에 전기적으로 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 게이트는 제1 피모스 전계효과트랜지스터(MP1)의 소오스에 전기적으로 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 드레인은 제2 엔모스 전계효과트랜지스터(MN2)의 드레인에 전기적으로 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 소오스는 출력전압 레벨 조절부(44)에 전기적으로 연결된다.The pull-up driver 42 pulls up the voltage at the output terminal to a high level in response to the input differential signal. The pull-up driving unit 42 may include two PMOS field effect transistors. For example, when the pull-up driving unit includes the first PMOS field effect transistor MP1 and the second PMOS field effect transistor MP2, the gate of the first PMOS field effect transistor MP1 is the second PMOS field effect transistor MP1. Is electrically connected to the source of the transistor MP2, the drain of the first PMOS field effect transistor MP1 is electrically connected to the drain of the first NMOS field effect transistor MN1, and the first PMOS field effect transistor A source of MP1 is electrically connected to an output voltage level adjuster 44, which will be described later, and a gate of the second PMOS field effect transistor MP2 is electrically connected to a source of the first PMOS field effect transistor MP1. The drain of the second PMOS field effect transistor MP2 is electrically connected to the drain of the second NMOS field effect transistor MN2, and the source of the second PMOS field effect transistor MP2 is output. It is electrically connected to the output voltage level control unit 44.

제어부(43)는 풀다운 구동부(41)의 전압에 대응하여 풀업 구동부(42)의 스위칭 타임을 제어한다. 이러한 제어부(43)는 풀다운 구동부(41)에 포함된 2개의 엔모스 전계효과트랜지스터(MN1, MN2)의 소오스와 기저 전압원 (GND)사이에 설치된 2개의 독립 전류원(II1, II2) 및 풀업 구동부(42)에 포함된 2개의 피모스 전계효과트랜지스터(MP1, MP2)의 소오스와 기저 전압원 (GND)사이에 설치되고, 풀다운 구동부(41)에 포함된 2개의 엔모스 전계효과트랜지스터(MN1, MN2)의 소오스의 전압에 비례하는 전류가 흐르는 2개의 종속 전류원(DI1, DI2)을 포함하여 구성될 수 있다. 독립 전류원(II1, II2)은 게이트가 정전압으로 바이어스되는 엔모스 전계효과트랜지스터일 수 있다. 종속 전류원(DI1, DI2)은 엔모스 전계효과트랜지스터를 포함하여 구성될 수 있다. 예를 들어 종속 전류원(DI1, DI2)이 제3, 제4 엔모스 전계효과트랜지스터(MN3, MN4)로 이루어지고, 독립 전류원(II1, II2)이 제5, 제6 엔모스 전계효과트랜지스터(MN5, MN6)로 이루어지는 경우, 제3 엔모스 전계효과트랜지스터(MN3)의 드레인은 제1 피모스 전계효과트랜지스터(MP1)의 소오스에 전기적으로 연결되고, 제3 엔모스 전계효과트랜지스터(MN3)의 소오스는 기저 전압원(GND)에 전기적으로 연결되고, 제3 엔모스 전계효과트랜지스터(MN3)의 게이트는 제1 엔모스 전계효과트랜지스터(MN1)의 소오스에 전기적으로 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 드레인은 제2 피모스 전계효과트랜지스터(MP2)의 소오스에 전기적으로 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 소오스는 기저 전압원(GND)에 전기적으로 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 게이트는 제2 엔모스 전계효과트랜지스터(MN2)의 소오스에 전기적으로 연결되고, 제5 엔모스 전계효과트랜지스터(MN5)의 드레인은 제1 엔모스 전계효과트랜지스터(MN1)의 소오스와 제3 엔모스 전계효과트랜지스터(MN3)의 게이트에 전기적으로 연결되고, 제5 엔모스 전계효과트랜지스터(MN5)의 소오스는 기저 전압원(GND)에 전기적으로 연결되고, 제5 엔모스 전계효과트랜지스터(MN5)의 게이트는 정전압(VB)에 전기적으로 연결되고, 제6 엔모스 전계효과트랜지스터(MN6)의 드레인은 제2 엔모스 전계효과트랜지스터(MN2)의 소오스와 제4 엔모스 전계효과트랜지스터(MN4)의 게이트에 전기적으로 연결되고, 제6 엔모스 전계효과트랜지스터(MN6)의 소오스는 기저 전압원(GND)에 전기적으로 연결되고, 제6 엔모스 전계효과트랜지스터(MN6)의 게이트는 정전압(VB)에 전기적으로 연결된다.The controller 43 controls the switching time of the pull-up driver 42 in response to the voltage of the pull-down driver 41. The control unit 43 includes two independent current sources II1 and II2 and a pull-up driving unit installed between the source and the base voltage source GND of the two NMOS field effect transistors MN1 and MN2 included in the pull-down driving unit 41. 42 NMOS field effect transistors (MN1, MN2), which are installed between the source of two PMOS field effect transistors (MP1, MP2) and the ground voltage source (GND) included in 42), and included in the pull-down driving unit 41. It can be configured to include two dependent current sources (DI1, DI2) flowing a current proportional to the voltage of the source of. The independent current sources II1 and II2 may be NMOS field effect transistors whose gates are biased with a constant voltage. The slave current sources DI1 and DI2 may include an NMOS field effect transistor. For example, the slave current sources DI1 and DI2 are made of third and fourth NMOS field effect transistors MN3 and MN4, and the independent current sources II1 and II2 are fifth and sixth NMOS field effect transistors MN5. , MN6), the drain of the third NMOS field effect transistor MN3 is electrically connected to the source of the first PMOS field effect transistor MP1, and the source of the third NMOS field effect transistor MN3. Is electrically connected to the ground voltage source GND, the gate of the third NMOS field effect transistor MN3 is electrically connected to a source of the first NMOS field effect transistor MN1, and the fourth NMOS field effect transistor is A drain of the MN4 is electrically connected to the source of the second PMOS field effect transistor MP2, and a source of the fourth NMOS field effect transistor MN4 is electrically connected to the ground voltage source GND. NMOS Field Effect Transistor (MN4) The gate is electrically connected to the source of the second NMOS field effect transistor MN2, and the drain of the fifth NMOS field effect transistor MN5 is the source of the first NMOS field effect transistor MN1 and the third NMOS. The source of the fifth NMOS field effect transistor MN5 is electrically connected to the gate of the field effect transistor MN3, and the source of the fifth NMOS field effect transistor MN5 is electrically connected to the base voltage source GND, and the gate of the fifth NMOS field effect transistor MN5. Is electrically connected to the constant voltage VB, and the drain of the sixth NMOS field effect transistor MN6 is connected to the source of the second NMOS field effect transistor MN2 and the gate of the fourth NMOS field effect transistor MN4. Are electrically connected, a source of the sixth NMOS field effect transistor MN6 is electrically connected to the ground voltage source GND, and a gate of the sixth NMOS field effect transistor MN6 is electrically connected to the constant voltage VB. Connected.

출력전압 레벨 조절부(44)는 출력단의 전압 레벨의 범위를 조절한다. 이러한 출력전압 레벨 조절부(44)는 하이 레벨의 제1 전압(VDDH)과 로우 레벨의 제2 전압(VDDL) 사이에서 동작하는 2개의 인버터(iv1, iv2)로 이루어진 래치 회로일 수 있다. 예를 들어 출력전압 레벨 조절부(44)가 제1 인버터(iv1)와 제2 인버터(iv2)로 이루어진 래치 회로인 경우, 제1 인버터(iv1)의 입력단과 제2 인버터(iv2)의 출력단은 제1 피모스 전계효과트랜지스터(MP1)의 소오스와 제3 엔모스 전계효과트랜지스터(MN3)의 드레인에 전기적으로 연결되고, 제1 인버터(iv1)의 출력단과 제2 인버터(iv2)의 입력단은 제2 피모스 전계효과트랜지스터(MP2)의 소오스와 제4 엔모스 전계효과트랜지스터(MN4)의 드레인에 전기적으로 연결된다.The output voltage level controller 44 adjusts the range of the voltage level of the output terminal. The output voltage level controller 44 may be a latch circuit including two inverters iv1 and iv2 operating between the high level first voltage VDDH and the low level second voltage VDDL. For example, when the output voltage level controller 44 is a latch circuit including the first inverter iv1 and the second inverter iv2, the input terminal of the first inverter iv1 and the output terminal of the second inverter iv2 may be The source of the first PMOS field effect transistor MP1 and the drain of the third NMOS field effect transistor MN3 are electrically connected to each other, and the output terminal of the first inverter iv1 and the input terminal of the second inverter iv2 2 is electrically connected to the source of the PMOS field effect transistor MP2 and the drain of the fourth NMOS field effect transistor MN4.

이러한 본 발명의 일 실시 예에 따른 레벨 쉬프터에 따르면, 서로 맞물려 정궤환 루프의 래치(latch)를 이루는 제1 인버터(iv1)와 제2 인버터(iv2)에 의하여 출력 전압의 레벨이 하이 레벨의 제1 전압(VDDH)와 로우 레벨의 제2 전압(VDDL)으로 제한된다. 또한, 제1 피모스 전계효과트랜지스터(MP1)의 게이트는 제2 피모스 전계효과트랜지스터(MP2)의 소오스에 전기적으로 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 게이트는 제1 피모스 전계효과트랜지스터(MP1)의 소오스에 전기적으로 연결되어, 제1 피모스 전계효과트랜지스터(MP1)와 제2 피모스 전계효과트랜지스터(MP2)는 정궤환 루프의 래치를 이룬다. 이에 따라, 제1 피모스 전계효과트랜지 스터(MP1)와 제2 피모스 전계효과트랜지스터(MP2)의 게이트와 소오스 간의 전압이 출력 전압의 진폭(VDDH - VDDL)만큼만 움직일 수 있어서, 제1 피모스 전계효과트랜지스터(MP1)와 제2 피모스 전계효과트랜지스터(MP2)가 절연 파괴되지 않는다. 또한, 제1 피모스 전계효과트랜지스터(MP1)와 제2 피모스 전계효과트랜지스터(MP2)는 제1, 제2 엔모스 전계효과트랜지스터(MN1, MN2)의 드레인 전류가 절점 C, D에 작용하는 것을 통제하여 제1 전압(VDDH) 또는 제2 전압(VDDL)에서 기저 전압(GND)으로의 정적 전류의 경로를 차단한다.According to the level shifter according to the exemplary embodiment of the present invention, the first inverter iv1 and the second inverter iv2 engaged with each other to form a latch of the positive feedback loop make the level of the output voltage high. It is limited to one voltage VDDH and a second voltage VDDL of a low level. In addition, a gate of the first PMOS field effect transistor MP1 is electrically connected to a source of the second PMOS field effect transistor MP2, and a gate of the second PMOS field effect transistor MP2 is connected to the first PMOS field effect transistor MP2. The first PMOS field effect transistor MP1 and the second PMOS field effect transistor MP2 are electrically connected to the source of the field effect transistor MP1 to latch the positive feedback loop. Accordingly, the voltage between the gate and the source of the first PMOS field effect transistor MP1 and the second PMOS field effect transistor MP2 can move only as much as the amplitude of the output voltage (VDDH-VDDL). The MOS field effect transistor MP1 and the second PMOS field effect transistor MP2 are not subject to dielectric breakdown. In addition, in the first PMOS field effect transistor MP1 and the second PMOS field effect transistor MP2, the drain currents of the first and second NMOS field effect transistors MN1 and MN2 act on the nodes C and D. Control to block the path of the static current from the first voltage VDDH or the second voltage VDDL to the ground voltage GND.

한편 신호의 천이(transition)시, 제1, 제2 피모스 전계효과트랜지스터(MP1, MP2)가 제1, 제2 엔모스 전계효과트랜지스터(MN1, MN2)에 의한 절점 C, D의 변화를 막아서 속도를 느리게 하거나 신호의 변화를 막는데, 이 문제는 제1, 제2 엔모스 전계효과트랜지스터(MN1, MN2)의 소오스를 통해서 절점 C, D에 작용하는 경로를 통해 해결된다. 이를 절점 C가 하이 레벨(VDDH)이고 절점 D가 로우 레벨(VDDL)인 상태에서 비반전 입력단(IN)에 하이 레벨의 입력신호(VDD)가 들어오는 경우를 예로 들어 설명한다. 제1 엔모스 전계효과트랜지스터(MN1)의 전류가 절점 C의 전압을 로우 레벨(VDDL)로 당기면 절점 D의 전압이 하이 레벨(VDDH)로 상승하면서 제1 피모스 전계효과트랜지스터(MP1)를 통한 전류가 제한되며 절점 C와 D의 스위칭은 둔화된다. 하지만 절점 A의 상승으로 그에 비례하는 전류가 제1 종속 전류원(DI1)에 의해 절점 C를 로우 레벨(VDDL)로 당겨서 스위칭이 이루어지면서 제1 피모스 전계효과트랜지스터(MP1)는 꺼진다. 제1 피모스 전계효과트랜지스터(MP1)가 꺼지면서 절점 A는 제1 독립 전류원(II1)에 의해 절점 A에 붙은 등가 커패시터가 방전되면서 기저 전압(GND)으로 떨어지고 제1 종속 전류원 (DI1)도 꺼짐으로 동적 동작이 수행된다. 제어부(43)의 실제 회로 구성의 예가 도 5에 나타나 있다. 도 5를 참조하면, 제1, 제2 종속 전류원(DI1, DI2)는 각각 제3, 제4 엔모스 전계효과트랜지스터(MN3, MN4)로 구현되었고, 제1, 제2 독립 전류원(II1, II2)는 각각 제5, 제6 엔모스 전계효과트랜지스터(MN5, MN6)로 구현되었다. 제5, 제6 엔모스 전계효과트랜지스터(MN5, MN6)의 크기와 바이어스 정전압(VB)값이 제1, 제2 독립 전류원(II1, II2)의 크기와 스위칭시 절점 A 또는 절점 B에 나타나는 과도 전압의 크기와 그 지속 시간을 결정한다.On the other hand, when the signal transitions, the first and second PMOS field effect transistors MP1 and MP2 prevent the change of nodes C and D caused by the first and second NMOS field effect transistors MN1 and MN2. To slow down or prevent signal changes, this problem is solved through the paths acting on nodes C and D through the sources of the first and second NMOS field effect transistors MN1 and MN2. The case where the node C is at the high level VDDH and the node D is at the low level VDDL will be described as an example in which the high level input signal VDD enters the non-inverting input terminal IN. When the current of the first NMOS field effect transistor MN1 pulls the voltage of the node C to the low level VDDL, the voltage of the node D rises to the high level VDDH, and the first PMOS field effect transistor MP1 passes through the first PMOS field effect transistor MP1. Current is limited and switching of nodes C and D is slowed down. However, the first PMOS field-effect transistor MP1 is turned off as the rising of the node A causes a current proportional to that of the node A to be switched by pulling the node C to the low level VDDL by the first dependent current source DI1. As the first PMOS field effect transistor MP1 is turned off, node A is discharged to the ground voltage GND as the equivalent capacitor attached to node A is discharged by the first independent current source II1, and the first slave current source DI1 is also turned off. Dynamic operation is performed. An example of the actual circuit configuration of the controller 43 is shown in FIG. Referring to FIG. 5, the first and second dependent current sources DI1 and DI2 are implemented as third and fourth NMOS field effect transistors MN3 and MN4, respectively, and the first and second independent current sources II1 and II2. ) Are implemented as fifth and sixth NMOS field effect transistors (MN5 and MN6), respectively. Transients in which the magnitudes of the fifth and sixth NMOS field effect transistors MN5 and MN6 and the bias constant voltages VB appear in the magnitudes of the first and second independent current sources II1 and II2 and the nodes A or B during switching. Determine the magnitude of the voltage and its duration.

이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As described above, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the following claims rather than the detailed description, and the meaning and scope of the claims and All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.

이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 레벨 쉬프터의 동작 속도가 향상되는 효과가 있다.As described in detail above, according to the present invention, the operation speed of the level shifter is improved.

또한, 소자의 절연 파괴를 방지하여 레벨 쉬프터의 안정성을 향상시키는 효과가 있다.In addition, there is an effect of preventing the breakdown of the device to improve the stability of the level shifter.

또한, 레벨 쉬프터를 작은 면적 상에 구현할 수 있는 효과가 있다.In addition, there is an effect that the level shifter can be implemented on a small area.

또한, 정적 상태에서 레벨 쉬프터의 전력 소모를 감소시키는 효과가 있다.In addition, there is an effect of reducing the power consumption of the level shifter in the static state.

Claims (8)

입력 차동신호에 대응하여 출력단의 전압을 로우 레벨로 풀다운(pull down)하는 풀다운 구동부;A pull-down driver configured to pull down a voltage of an output terminal to a low level in response to an input differential signal; 상기 입력 차동신호에 대응하여 상기 출력단의 전압을 하이 레벨로 풀업(pull up)하는 풀업 구동부; 및A pull-up driver configured to pull up the voltage at the output terminal to a high level in response to the input differential signal; And 상기 풀다운 구동부의 전압에 대응하여 상기 풀업 구동부의 스위칭 타임을 제어하는 제어부를 포함하고,A control unit controlling a switching time of the pull-up driving unit in response to a voltage of the pull-down driving unit; 상기 풀다운 구동부는 2개의 엔모스 전계효과트랜지스터를 포함하고,The pull-down driving unit includes two NMOS field effect transistors, 상기 2개의 엔모스 전계효과트랜지스터의 게이트에 상기 입력 차동신호가 입력되고,The input differential signal is input to the gates of the two NMOS field effect transistors, 상기 2개의 엔모스 전계효과트랜지스터의 소오스는 상기 제어부에 전기적으로 연결되고,Sources of the two NMOS field effect transistors are electrically connected to the controller, 상기 2개의 엔모스 전계효과트랜지스터의 드레인은 상기 풀업 구동부에 전기적으로 연결된, 레벨 쉬프터.And a drain of the two NMOS field effect transistors is electrically connected to the pull-up driving unit. 삭제delete 제1 항에 있어서,According to claim 1, 상기 풀업 구동부는 2개의 피모스 전계효과 트랜지스터를 포함하고,The pull-up driving unit includes two PMOS field effect transistors, 상기 2개의 피모스 전계효과 트랜지스터 중 하나의 피모스 전계효과 트랜지스터의 게이트는 다른 하나의 피모스 전계효과 트랜지스터의 소오스에 전기적으로 연결된, 레벨 쉬프터.And a gate of one of the two PMOS field effect transistors is electrically connected to a source of the other PMOS field effect transistor. 제3 항에 있어서,The method of claim 3, wherein 상기 제어부는The control unit 상기 2개의 엔모스 전계효과트랜지스터의 소오스와 기저 전압원 사이에 설치된 2개의 독립 전류원; 및Two independent current sources provided between a source and a base voltage source of the two NMOS field effect transistors; And 상기 2개의 피모스 전계효과트랜지스터의 소오스와 상기 기저 전압원 사이에 설치되고, 상기 2개의 엔모스 전계효과트랜지스터의 소오스의 전압에 비례하는 전류가 흐르는 2개의 종속 전류원;Two dependent current sources disposed between the sources of the two PMOS field effect transistors and the base voltage source, and the current flowing in proportion to the voltages of the sources of the two NMOS field effect transistors; 을 포함하는, 레벨 쉬프터.Including, a level shifter. 제4 항에 있어서,The method of claim 4, wherein 상기 독립 전류원은 게이트가 정전압으로 바이어스되는 엔모스 전계효과트랜지스터인, 레벨 쉬프터.Wherein said independent current source is an NMOS field effect transistor with a gate biased into a constant voltage. 제4 항에 있어서,The method of claim 4, wherein 상기 종속 전류원은 엔모스 전계효과트랜지스터를 포함하고,The dependent current source includes an NMOS field effect transistor, 상기 종속 전류원에 포함된 엔모스 전계효과트랜지스터의 드레인은 상기 풀업 구동부에 포함된 피모스 전계효과트랜지스터의 소오스에 전기적으로 연결되고,A drain of the NMOS field effect transistor included in the dependent current source is electrically connected to a source of the PMOS field effect transistor included in the pull-up driving unit. 상기 종속 전류원에 포함된 엔모스 전계효과트랜지스터의 소오스는 상기 기저 전압원에 전기적으로 연결되고,The source of the NMOS field effect transistor included in the dependent current source is electrically connected to the base voltage source, 상기 종속 전류원에 포함된 엔모스 전계효과트랜지스터의 게이트는 상기 풀다운 구동부에 포함된 엔모스 전계효과트랜지스터의 소오스에 전기적으로 연결된, 레벨 쉬프터.And a gate of the NMOS field effect transistor included in the dependent current source is electrically connected to a source of the NMOS field effect transistor included in the pull-down driving unit. 제1 항에 있어서,According to claim 1, 상기 출력단의 전압 레벨의 범위를 조절하는 출력전압 레벨 조절부를 더 포함하는, 레벨 쉬프터.The level shifter further comprises an output voltage level control unit for adjusting a range of the voltage level of the output terminal. 제7 항에 있어서,The method of claim 7, wherein 상기 출력전압 레벨 조절부는 하이 레벨의 제1 전압과 로우 레벨의 제2 전압 사이에서 동작하는 2개의 인버터로 이루어진 래치 회로인, 레벨 쉬프터.And the output voltage level adjuster is a latch circuit comprised of two inverters operating between a first high voltage level and a second low voltage level.
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KR19990086728A (en) * 1998-05-29 1999-12-15 김영환 Current Reduced SMD Circuit
KR20000004192A (en) * 1998-06-30 2000-01-25 윤종용 Level shifter and a semiconductor memory device using the same

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