KR100861209B1

KR100861209B1 - Semiconductor device having sub word line driver

Info

Publication number: KR100861209B1
Application number: KR1020070036066A
Authority: KR
Inventors: 장명식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-04-12
Filing date: 2007-04-12
Publication date: 2008-09-30

Abstract

A semiconductor device including a sub-word line driver is provided to prevent previously latent failure caused by damage of a gate. A predetermined lower structure is formed on a semiconductor substrate. A first active region(14) is defined by an isolation layer(12) within the semiconductor substrate. A gate(16) is formed across the first active region and receives an inverse pre-decoding signal. A first contact plug(18) is formed to connect the gate with a first metal line. A second contact plug(20) is formed to connect the first metal line with a second metal line. A second active region(22) is electrically connected to the first metal line. The second active region is connected to the first metal line through a third metal line(24).

Description

서브 워드 라인 드라이버를 포함하는 반도체 소자{Semiconductor device having sub word line driver}Semiconductor device having a sub word line driver

도 1a 및 도 1b는 일반적인 반도체 메모리 장치에서 작은 구역만 패일이 되는 현상(small block fail)의 불량 분석 결과를 나타낸 사진도이다. 1A and 1B are photographic diagrams illustrating a failure analysis result of a small block fail in a general semiconductor memory device.

도 1c는 일반적인 반도체 메모리 장치에서 패일된 NMOS 트랜지스터의 게이트 하부에 형성된 게이트 산화막에 손상(damage)이 발생하여 게이트 산화막 물질의 물성이 전도체 성질을 갖는 것을 나타낸 사진도이다. FIG. 1C is a photograph showing that damage occurs to a gate oxide film formed under a gate of a failed NMOS transistor in a general semiconductor memory device, and thus the physical property of the gate oxide material has a conductor property.

도 2는 본 발명에 따른 서브 워드 라인 드라이버를 나타낸 회로도이다.2 is a circuit diagram illustrating a sub word line driver according to the present invention.

도 3a 및 도 3b는 일반적인 서브 워드 라인 드라이버의 반전 프리 디코딩 신호 FXBi가 입력되는 NMOS 트랜지스터 NT2를 나타낸 도면이다. 3A and 3B are diagrams illustrating an NMOS transistor NT2 to which an inverted pre-decoding signal FXBi of a general sub word line driver is input.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

MWL : 메인 워드 라인MWL: Main Word Line

SWL : 서브 워드 라인SWL: sub word line

PT : PMOS 트랜지스터PT: PMOS transistor

NT1, NT2 : NMOS 트랜지스터NT1, NT2: NMOS transistor

RD : 역 바이어스 다이오드(reverse bias diode)RD: reverse bias diode

FXi : 프리 디코딩 신호FXi: pre-decoded signal

FXBi : 반전 프리 디코딩 신호FXBi: Inverted pre-decoded signal

12 : 소자 분리막12: device isolation film

14 : 활성 영역14: active area

16: 게이트16: gate

18, 20, 24 : 콘택 플러그18, 20, 24: contact plug

22 : N+ 활성 영역22: N + active area

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 PID(plasma induced damage)를 방지할 수 있는 서브 워드 라인 드라이버(sub word line driver)에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a sub word line driver capable of preventing plasma induced damage (PID).

일반적으로, 반도체 소자의 고집적화 및 고속화에 따라 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 이루어지고 있다. In general, efforts are being made in various directions to store more information in a small area in accordance with high integration and high speed of semiconductor devices.

특히, 설계 적인 측면에서 회로의 배치 및 배선 그리고, 새로운 개념의 회로 구현을 통해 반도체 소자의 고집적, 저전력, 그리고 고속화의 목적을 이루어왔다. In particular, the design and layout of circuits and the implementation of new circuits have achieved the goal of high integration, low power, and high speed of semiconductor devices.

반도체 소자의 개발 초기에는 주변회로들이 반도체 소자 내에서 차지하는 면적이 코어 영역 내 셀 어레이에 비해 상대적으로 컸으나 상기한 반도체 소자의 개발 경향에 따라 점차 셀 어레이 면적이 반도체 소자의 대부분을 차지하는 경향을 나타내고 있다. 이러한 경향은 기가 비트(gigabit) 시대에는 한층 더 두드러질 것 이다. In the early stages of the development of semiconductor devices, the area occupied by the peripheral circuits in the semiconductor device was relatively larger than that of the cell array in the core region. However, according to the development trend of the semiconductor device, the cell array area is gradually occupying most of the semiconductor devices. . This trend will be even more pronounced in the gigabit era.

또한, 반도체 소자의 고집적화 경향에 따라 칩 신뢰도 향상 측면에서 반도체 소자의 전력 소모 감소가 중요한 설계 요소로서 대두하고 있다. In addition, in accordance with the trend toward higher integration of semiconductor devices, reduction of power consumption of semiconductor devices has emerged as an important design element in terms of improving chip reliability.

전력 소모 감소 측면에서 반도체 소자의 공급 전원이 낮아졌을 때 회로에서 노이즈로 기인한 데이터 신호의 손실이 발생하였다. 이때, 코어 전압의 전위가 낮아지는 것은 크게 문제되지 않지만, 셀 트랜지스터에 의한 문턱전압으로 인해 전위가 낮아지는 것은 데이터 신호의 손실과 같은 심각한 문제점을 유발한다. 이러한 문턱 전압 및 노이즈로 인한 공급 전원전압의 낮아짐을 해결하기 위하여 공급전원전압 이상의 워드 라인 전압 구동 회로가 연구되고 있다. In terms of reducing power consumption, when a power supply of a semiconductor device is lowered, a loss of a data signal due to noise occurs in a circuit. At this time, the potential of the core voltage is not significantly lowered, but the potential is lowered due to the threshold voltage caused by the cell transistor, which causes serious problems such as loss of the data signal. In order to solve the lowering of the supply voltage due to the threshold voltage and noise, a word line voltage driving circuit having a supply voltage higher than the supply voltage has been studied.

일반적으로, 반도체 소자는 다수개의 워드 라인(Word Line)을 가지고 있으며, 그 워드 라인은 비교적 저항이 큰 폴리 실리콘(polysilicon) 또는 폴리사이드(polycide)를 재료로 하여 형성된다. 따라서, 대부분의 워드 라인은 폭이 좁고 길이가 길어 저항이 매우 크므로, 데이터를 읽거나 기입할 때 행 디코더(row decoder)에서의 셀 구동전압이 행 디코더로부터 멀리 떨어진 메모리 셀에 전달될 때에는 워드 라인의 커패시턴스(Capacitance)와 저항(Resistance)의 곱에 비례한 지연 즉, RC지연이 발생하여 반도체 소자의 스피드(speed) 특성이 저하한다.In general, a semiconductor device has a plurality of word lines, and the word lines are formed of polysilicon or polycide having a relatively high resistance. Therefore, since most word lines are narrow and long, and have a very large resistance, when a data is read or written, a cell driving voltage at a row decoder is transferred to a memory cell far from the row decoder. A delay in proportion to the product of the capacitance of the line and the resistance, that is, an RC delay occurs, causes the speed characteristic of the semiconductor device to decrease.

이러한 문제점을 해결하기 위하여 256M DRAM 이상에서는 계층적 워드 라인 구조의 메모리 소자가 제안되었으며, 이와 같은 메모리 소자의 구조는 미국특허 NO.5,416,748호(명칭: SEMICONDUCTOR MEMORY DEVICE HAVING DUAL WORD LINE STRUCTURE)에 잘 나타나 있다.In order to solve this problem, a memory device having a hierarchical word line structure has been proposed in 256M DRAM or more. have.

먼저, 외부 입력신호인 행(column) 어드레스 정보에 의해 동일 열 내에 행 디코더 중의 하나가 인에이블 되어, 그 행 디코더에 연결된 메인 워드 라인을 인에이블시킨다. 이어서, 외부 입력신호인 열(row) 어드레스 정보에 의해 코딩 라인 중의 하나가 인에이블된다. 따라서, 행 디코더에 의해 인에이블된 메인 워드 라인과 코딩 라인을 통한 코딩 신호에 의해 해당되는 특정 서브 워드 라인 드라이버를 활성화하고, 그 서브 워드 라인 드라이버에 연결된 서브 워드 라인을 활성화하여 메모리 셀의 데이터를 읽어내거나 외부 데이터를 셀에 기입한다.First, one of the row decoders is enabled in the same column by column address information, which is an external input signal, to enable the main word line connected to the row decoder. Subsequently, one of the coding lines is enabled by row address information which is an external input signal. Therefore, the corresponding main word line enabled by the row decoder and the coding signal through the coding line are activated to activate the corresponding sub word line driver, and the sub word line connected to the sub word line driver is activated to recover the data of the memory cell. Read or write external data to the cell.

이와 같이 계층적 워드 라인 구조를 채용한 반도체 메모리 소자는 워드스트랩(wordstrap) 기술 대신에 사용되는 서브 워드 라인 드라이버로 인해 메인 워드 라인으로 사용되는 금속 선 간의 간격이 충분히 확보되기 때문에 금속공정이 쉬워져서 반도체 메모리의 수율을 높일 수 있다.As described above, the semiconductor memory device employing the hierarchical word line structure has a sub word line driver used instead of the word trap technology, so that the gap between the metal lines used as the main word lines is sufficiently secured, thereby making the metal process easier. The yield of the semiconductor memory can be increased.

도 1a 및 도 1b는 일반적인 반도체 메모리 장치에서 작은 구역만 패일이 되는 현상(small block fail)의 불량 분석 결과를 나타낸 사진도이다. 여기서, 도 1a는 비트 라인 레벨에서 차지 업(charge up)된 양상을 나타내고, 도 1b는 게이트 레벨에서 차지 업(charge up)된 양상을 나타낸다.1A and 1B are photographic diagrams illustrating a failure analysis result of a small block fail in a general semiconductor memory device. Here, FIG. 1A illustrates an aspect of being charged up at a bit line level, and FIG. 1B illustrates an aspect of being charged up at a gate level.

도 1b를 참조하면, 서브 워드 라인 드라이버의 반전 프리 디코딩 신호가 인가되는 NMOS 트랜지스터의 게이트가 FIB 이미지상에서 차지 업(charge up) 되는 것을 알 수 있다. Referring to FIG. 1B, it can be seen that the gate of the NMOS transistor to which the inverted pre-decoded signal of the sub word line driver is applied is charged up on the FIB image.

이때, 게이트가 게이트 산화막에 의해 절연되지 않고 기판과 전기적으로 연결되어(short) 게이트와 기판 사이의 누설 전류(leakage current)가 존재한다. At this time, the gate is not insulated by the gate oxide layer and is electrically connected to the substrate, and there is a leakage current between the gate and the substrate.

도 1c는 일반적인 반도체 메모리 장치에서 패일된 NMOS 트랜지스터의 게이트 하부에 형성된 게이트 산화막에 손상(damage)이 발생하여 게이트 산화막 물질의 물성이 전도체 성질을 갖는 것을 나타낸 사진도이다. 여기서, (i)는 단면을 나타낸 사진이고, (ii)은 (i)의 패일 부분의 확대이다.FIG. 1C is a photograph showing that damage occurs to a gate oxide film formed under a gate of a failed NMOS transistor in a general semiconductor memory device, and thus the physical property of the gate oxide material has a conductor property. Here, (i) is a photograph showing a cross section, and (ii) is an enlargement of the failing part of (i).

따라서 해당 NMOS 트랜지스터가 비정상적으로 동작하여 서브 워드 라인들이 모두 패일로 판정되어 블럭 패일(block fail)의 형태로 패일 되는 것으로 해석된다.Therefore, it is interpreted that the corresponding NMOS transistors are abnormally operated and all of the sub word lines are determined to be fail and thus fail in the form of a block fail.

이러한 블럭 패일은 리페어가 불가능하여 칩 전체가 불량품으로 처리되어 수율에 치명적이다.This block failure is impossible to repair, so the entire chip is treated as defective and fatal to the yield.

이러한 불량의 원인은 서브 워드 라인 드라이버의 레이아웃에서 그 원인을 찾을 수 있다. 게이트 손상을 입은 NMOS 트랜지스터의 게이트 입력부분은 콘택 플러그를 통해 제 1 메탈 라인(또는 비트 라인)으로 연결된다. 그리고 제 1 메탈 라인은 콘택 플러그를 통해 제 2 메탈 라인과 연결된다.The cause of the failure can be found in the layout of the sub word line driver. The gate input of the gate damaged NMOS transistor is connected to the first metal line (or bit line) via a contact plug. The first metal line is connected to the second metal line through a contact plug.

여기서, 제 1 메탈 라인이 그 후속 도체와 전기적 절연을 위해 실시하는 HDP(high density plasma)로 형성된 층간 절연막 증착 시 유기된 고밀도 플라즈마(high plasma)에 의해 전하가 불평형 상태로 존재하여 전기적 흐름(electron flow)이 발생하는데, 이때 전기적 흐름(electron flow)이 이루어지지 않아 전하가 국부적으로 게이트 산화막에 집중되어 산화막 열화를 발생시킨다.Here, when the first metal line is deposited with an interlayer insulating film formed of high density plasma (HDP), which is performed to electrically insulate the subsequent conductor, charges are unbalanced by high plasma, which is induced. In this case, electric flow does not occur, and charge is locally concentrated on the gate oxide to cause oxide degradation.

본 발명은 서브 워드 라인 드라이버의 반전 프리 디코딩 신호가 입력되는 NMOS 트랜지스터의 게이트 입력단자에 역 바이어스 다이오드(reverse bias diode)를 연결하여 블록 패일에 의한 수율 저하를 방지할 수 있는 서브 워드 라인 드라이버를 제공하는 것을 목적으로 한다.The present invention provides a sub word line driver capable of preventing a decrease in yield due to block failure by connecting a reverse bias diode to a gate input terminal of an NMOS transistor to which an inverted pre-decoded signal of a sub word line driver is input. It aims to do it.

본 발명은 메인 워드 라인 및 서브 워드 라인으로 구현되는 계층적 워드 라인 구조를 갖고, 상기 서브 워드 라인을 구동하는 서브 워드 라인 드라이버를 포함하는 반도체 소자에 있어서, A semiconductor device having a hierarchical word line structure implemented by a main word line and a sub word line, and including a sub word line driver for driving the sub word line,

상기 서브 워드 라인 드라이버는,The sub word line driver,

반전 프리 디코딩 신호가 입력 단자에 입력되어 상기 서브 워드 라인을 접지에 선택적으로 연결하는 스위칭 소자; 및A switching element for inputting an inverted pre-decoded signal to an input terminal to selectively connect the sub word line to ground; And

상기 스위칭 소자의 입력 단자와 백 바이어스 전압 단자 사이에 연결된 역 바이어스 다이오드를 포함하는 것을 특징으로 한다. And a reverse bias diode connected between the input terminal of the switching element and the back bias voltage terminal.

또한, 상기 스위칭 소자는 In addition, the switching device

소정 하부 구조물이 형성된 반도체 기판;A semiconductor substrate on which a predetermined lower structure is formed;

상기 반도체 기판 내 소자 분리막에 의해 정의되는 제 1 활성영역;A first active region defined by an isolation layer in the semiconductor substrate;

상기 제 1 활성영역과 교차하도록 형성되며, 상기 반전 프리 디코딩 신호가 입력되는 게이트;A gate formed to intersect the first active region and to receive the inverted pre-decoded signal;

상기 게이트를 제 1 메탈 라인에 접속하는 제 1 콘택 플러그;A first contact plug connecting the gate to a first metal line;

상기 제 1 메탈 라인을 상기 제 2 메탈 라인에 접속하는 제 2 콘택 플러그; 및A second contact plug connecting the first metal line to the second metal line; And

상기 제 1 메탈 라인과 전기적으로 접속되는 제 2 활성 영역을 포함하는 것을 특징으로 한다. And a second active region electrically connected to the first metal line.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the spirit of the present invention is thoroughly and completely disclosed, and the spirit of the present invention to those skilled in the art will be fully delivered. Also, like reference numerals denote like elements throughout the specification.

본 발명은 PID(plasma induced damage)를 방지하는 서브 워드 라인 드라이버를 개시한다. 즉, 본 발명에 따른 서브 워드라인 드라이버는 반전 프리 디코딩 신호 FXB가 입력되는 NMOS 트랜지스터의 게이트 단자에 역 바이어스 다이오드(reverse bias diode)를 연결하여 층간 절연막을 HDP 공정에 의해 형성할 때 유입된 전하(charge)가 중화(neutralize) 과정에서 역 바이어스 다이오드로 전류 경로(current flow)가 형성되어 게이트 산화막 손상을 방지할 수 있는 기술을 개시한다.The present invention discloses a sub word line driver for preventing plasma induced damage (PID). That is, the sub word line driver according to the present invention connects a reverse bias diode to the gate terminal of the NMOS transistor to which the inverted pre-decoding signal FXB is input, thereby forming an electric charge introduced when the interlayer insulating film is formed by the HDP process. In the process of neutralizing the charge, a current flow is formed in the reverse bias diode to prevent the gate oxide damage.

서브 워드 라인 드라이버는 메인 워드 라인 MWL의 전위에 따라 프리 디코딩 신호 FXi(i=0~7)를 서브 워드 라인 SWL에 선택적으로 인가하는 PMOS 트랜지스터 PT, 메인 워드 라인 MWL의 전위에 따라 서브 워드 라인 SWL을 접지 Vss에 선택적으로 연결하는 NMOS 트랜지스터 NT1, 반전 프리 디코딩 신호 FXBi(i=0~7)에 따라 서브 워드 라인 SWL을 접지 Vss에 선택적으로 연결하는 NMOS 트랜지스터 NT2 및 NMOS 트랜지스터 NT2의 게이트 단자와 백 바이어스 전압 Vbb 사이에 형성된 역 바이어스 다이오드 RD를 포함한다. 여기서, NMOS 트랜지스터들 NT1, NT2의 보디(body)에는 문턱 전압(threshold voltage)을 조절하기 위해 백 바이어스 전압 Vbb이 인가된다.The sub word line driver applies the PMOS transistor PT for selectively applying the pre-decoding signal FXi (i = 0 to 7) to the sub word line SWL according to the potential of the main word line MWL, and the sub word line SWL according to the potential of the main word line MWL. Transistor NT1 selectively connects Vss to ground Vss, gate terminal and back of NMOS transistor NT2 and NMOS transistor NT2 selectively connect subword line SWL to ground Vss according to inverted pre-decode signal FXBi (i = 0-7) A reverse bias diode RD formed between the bias voltages Vbb. Here, the back bias voltage Vbb is applied to the body of the NMOS transistors NT1 and NT2 to adjust the threshold voltage.

도 3a 및 도 3b는 일반적인 서브 워드 라인 드라이버에서 PMOS 트랜지스터 PT, NMOS 트랜지스터 NT1, 및 반전 프리 디코딩 신호 FXBi가 입력되는 NMOS 트랜지스터 NT2를 나타낸 도면이다. 여기서, 도 3a는 2개의 서브 워드라인 드라이버에 관한 레이아웃도 이고, 도 3b는 도 3a의 서브 워드라인 드라이버에서 A-A'를 따라 절단한 단면도이다.3A and 3B are diagrams illustrating an NMOS transistor NT2 to which a PMOS transistor PT, an NMOS transistor NT1, and an inverted pre-decode signal FXBi are input in a general sub word line driver. 3A is a layout diagram illustrating two sub wordline drivers, and FIG. 3B is a cross-sectional view taken along line AA ′ of the subwordline driver of FIG. 3A.

NMOS 트랜지스터 NT2는 소자 분리막(12)에 의해 정의되는 활성영역(14), 그 활성 영역(14)을 위아래로 교차하도록 형성된 게이트(16) 및 콘택 플러그(18)를 통해 게이트(16)에 연결되는 제 1 메탈 라인 M0를 포함한다. 여기서, 제 1 메탈 라인 M0은 콘택 플러그(20)를 통해 제 2 메탈 라인(미도시)에 접속된다.The NMOS transistor NT2 is connected to the gate 16 via an active region 14 defined by the device isolation film 12, a gate 16 formed to cross the active region 14 up and down, and a contact plug 18. It includes a first metal line M0. Here, the first metal line M0 is connected to the second metal line (not shown) through the contact plug 20.

또한, 제 1 메탈 라인 M0을 게이트(16)에 연결하기 위한 콘택 플러그(18)가 형성된 게이트 영역에 인접하게 N+ 활성 영역(22)을 추가로 형성한다. 여기서, N+ 활성 영역(22)은 콘택 플러그(24)를 통해 제 1 메탈 라인 M0에 접속된다.In addition, an N + active region 22 is further formed adjacent to the gate region where the contact plug 18 for connecting the first metal line M0 to the gate 16 is formed. Here, the N + active region 22 is connected to the first metal line M0 through the contact plug 24.

이때, N+ 활성 영역(22)은 P형 반도체 기판과 더불어 N+/P 역 바이어스 다이오드(reverse bias diode)를 형성하여 제 1 메탈 라인 M0과 이 후에 형성되는 도체와 절연하기 위해 HDP 공정으로 층간 절연막을 형성할 때 고밀도 플라즈마에 의해 형성된 전하 불균형을 도 3b에 도시된 화살표 방향과 같이 전하 흐름(electron flow)을 형성하여 게이트 산화막의 열화를 방지할 수 있다.At this time, the N + active region 22 forms an N + / P reverse bias diode together with the P-type semiconductor substrate to insulate the interlayer insulating layer by the HDP process to insulate the first metal line M0 and the conductor formed thereafter. When forming, the charge imbalance formed by the high-density plasma can form an electron flow as shown in the arrow direction shown in FIG. 3B to prevent deterioration of the gate oxide film.

상기한 바와 같이 본 발명은 PID 손상을 방지하기 위한 서브 워드 라인 드라이버 구조를 제안한 것으로 기본 원리는 패일이 발생하는 반전 프리 디코딩 신호 FXBi가 입력되는 NMOS 트랜지스터 NT2의 게이트 입력 단자에 역 바이어스 다이오드를 형성하는 것이다. 따라서, 층간 절연막을 형성하기 위한 HDP 공정에 의해 유입된 전하가 중화(neutralize) 과정에서 역 바이어스 다이오드를 통해 전류 흐름이 원활하게 일어나서 게이트 산화막의 손상을 방지할 수 있다.As described above, the present invention proposes a sub word line driver structure for preventing PID damage. The basic principle is to form a reverse bias diode at the gate input terminal of the NMOS transistor NT2 to which the inverted pre-decoding signal FXBi to which a fail occurs is input. will be. Therefore, the electric current flows smoothly through the reverse bias diode during the neutralization process of the charges introduced by the HDP process for forming the interlayer insulating film, thereby preventing damage to the gate oxide film.

또한, 본 발명은 PID 손상에 의해 발생하는 블록 패일의 요인을 구조적으로 개선함으로서 근본적으로 제거하여 직접적인 수율을 향상시킬 수 있다. 또한, 게이트 손상에 의해 잠재적 패일(TDBI 시스템(Test During Burn-In System)과 같은 B/I 후 추가적인 게이트 손상 열화에 의한 패일)까지 사전 예방할 수 있는 구조로 반도체 소자의 신뢰성을 향상시킬 수 있다.In addition, the present invention can fundamentally eliminate the block failure caused by the PID damage, thereby improving the direct yield. In addition, it is possible to improve the reliability of the semiconductor device with a structure that can prevent potential failures (failures due to additional gate damage degradation after B / I, such as a TDBI system) due to gate damage.

본 발명은 서브 워드 라인 드라이버의 반전 프리 디코딩 신호가 입력되는 NMOS 트랜지스터의 게이트 입력단자에 역 바이어스 다이오드(reverse bias diode)를 연결하여 블록 패일에 의한 수율 저하를 방지할 수 있는 효과가 있다.According to the present invention, a reverse bias diode is connected to a gate input terminal of an NMOS transistor to which an inverted pre-decoded signal of a sub word line driver is input, thereby preventing a decrease in yield due to block failure.

또한, 본 발명은 게이트 손상에 의해 잠재적 패일까지 사전 예방할 수 있는 구조로 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of improving the reliability of the semiconductor device in a structure that can prevent the potential failure by the gate damage in advance.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims

메인 워드 라인 및 서브 워드 라인으로 구현되는 계층적 워드 라인 구조를 갖고, 상기 서브 워드 라인을 구동하는 서브 워드 라인 드라이버를 포함하는 반도체 소자에 있어서, A semiconductor device having a hierarchical word line structure implemented by a main word line and a sub word line, and including a sub word line driver for driving the sub word line,

상기 서브 워드 라인 드라이버는,The sub word line driver,

상기 스위칭 소자의 입력 단자와 백 바이어스 전압 단자 사이에 연결된 역 바이어스 다이오드를 포함하는 것을 특징으로 하는 반도체 소자.And a reverse bias diode connected between the input terminal of the switching element and the back bias voltage terminal.

제 1 항에 있어서, 상기 스위칭 소자는 The method of claim 1, wherein the switching device

상기 제 1 메탈 라인을 제 2 메탈 라인에 접속하는 제 2 콘택 플러그; 및A second contact plug connecting the first metal line to a second metal line; And

상기 제 1 메탈 라인과 전기적으로 접속되는 제 2 활성 영역을 포함하는 것을 특징으로 하는 반도체 소자.And a second active region electrically connected to the first metal line.

제 2 항에 있어서, The method of claim 2,

상기 제 2 활성 영역은 제 3 콘택 플러그를 통해 상기 제 1 메탈 라인에 접속되는 것을 특징으로 하는 반도체 소자.And the second active region is connected to the first metal line through a third contact plug.

제 2 항에 있어서, The method of claim 2,

상기 제 2 활성 영역은 상기 반도체 기판과 위상이 반대인 도전체 물질로 도핑되는 것을 특징으로 하는 반도체 소자.And wherein the second active region is doped with a conductor material that is out of phase with the semiconductor substrate.

제 4 항에 있어서,The method of claim 4, wherein

상기 반도체 기판은 P형 불순물을 도핑하고, 상기 제 2 활성 영역은 N+ 형 불순물을 도핑하는 것을 특징으로 하는 반도체 소자.Wherein the semiconductor substrate is doped with a P-type impurity, and the second active region is doped with an N + -type impurity.