KR100859484B1 - Manufacturing Method of Flash Memory Device - Google Patents

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Abstract

본 발명은 반도체 기판상에 산화막, 스텍게이트, PMD(Pre Metal Dielectric) 및 BARC(Bottom AntirRflect Coating)를 순차적으로 구비하는 단계와, 상기 BARC 위에 콘택 홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용하여 상기 BARC 및 상기 절연막에 대해 식각 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention comprises the steps of sequentially providing an oxide film, a stack, a Pre Metal Dielectric (PMD) and Bottom Antir Rflect Coating (BARC) on a semiconductor substrate, and forming a photoresist pattern for forming a contact hole on the BARC; And an etching process for the BARC and the insulating layer using the photoresist pattern.

플래시 메모리 소자, 콘택 홀, PMD Flash Memory Devices, Contact Holes, PMD

Description

플래시 메모리 소자의 제조 방법{Manufacturing Method of Flash Memory Device}Manufacturing Method of Flash Memory Device

도 1a 내지 도 1b는 일반적인 반도체 소자의 제조 방법에 따른 단면도.1A to 1B are cross-sectional views of a method of manufacturing a general semiconductor device.

도 2a 내지 도 2d는 본 발명의 실시예에 따라 스택 게이트(stack gate) 구조의 플래시 메모리 소자의 제조 방법에 따른 공정 흐름도.2A-2D are process flow diagrams illustrating a method of manufacturing a flash memory device having a stack gate structure in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

200 : 반도체 기판200: semiconductor substrate

201 : 산화막201: oxide film

202 : 스택 게이트202: stack gate

203 : 절연막203: insulating film

204 : BARC204: BARC

205 : KrF용 포토레지스트 패턴205: photoresist pattern for KrF

206 : 반응 부산물206: reaction byproducts

207 : 콘택 홀 207: contact hall

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 디자인 룰이 90nm 이하의 플래시 메모리 소자에서, KrF용 포토레지스트 패턴을 사용하면서도 미세패턴의 콘택 홀을 형성할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and in particular, in a flash memory device having a design rule of 90 nm or less, a method of manufacturing a flash memory device capable of forming contact holes of a fine pattern while using a photoresist pattern for KrF. It is about.

다층의 금속 배선에서 첫 번째 금속 배선(First metal line)을 연결하는 콘택 홀(Contact hole)을 형성하기 위한 PMD(Pre Metal Dielectric)를 식각하는 공정은 디자인 룰(Design Rule)을 막론하고 트랜지스터(Transistor)를 포함한 하부 구조물과 상부 금속 배선을 연결하는 콘택을 구비하는 데 중요한 역할을 한다. 디자인 룰이 90nm 이하의 제품에서 웰(Well) 영역과 금속 배선을 연결하는 콘택 공정은 홀의 크기가 100nm 이하로 매우 작게 된다. 따라서, 일반적으로 193nm 파장의 ArF 광원을 이용한 포토레지스트(Photosesist : PR)를 패터닝한 후 이를 마스크로 이용하여 BPSG(Boro-Phospho Silicate Glass), USG(Undoped Silicate Glass) 등과 같은 PMD 물질을 식각하게 된다. 하지만, ArF용 PR은 플라즈마에 대한 내성이 작아 식각 공정에서 PR과의 선택비를 크게 하기 위하여 폴리머(Polomer)가 많이 생성되는 C4F8, C5F8 , C4F6 등과 같이 CxFx(C/F>0.5)계열을 메인 가스로 사용하며, 첨가 가스로 CO, Ar, O2 등을 사용한다.The process of etching PMD (Pre Metal Dielectric) to form contact holes connecting first metal lines in multi-layered metal wirings is a transistor regardless of design rule. It plays an important role in providing a contact connecting the upper structure with the lower structure. In the case where the design rule is 90 nm or less, the contact process connecting the well region and the metal wiring has a hole size of 100 nm or less. Thus, after patterning a photoresist (PR) using an ArF light source of 193nm wavelength, PMD materials such as BPSG (Boro-Phospho Silicate Glass) and USG (Undoped Silicate Glass) are etched using the mask as a mask. . However, PR for ArF has low resistance to plasma, so CxFx (C 4 F 8, C 5 F 8 , C 4 F 6, etc.) in which polymers are generated to increase the selectivity with PR in the etching process is increased. C / F> 0.5) series is used as the main gas, and CO, Ar, O 2 is used as the additive gas.

한편, 도 1a 내지 도 1b는 기판(100) 상부에 산화막(101), 게이트 역할을 하는 폴리실리콘(102), PMD(103), BARC(104)를 구비하고, BARC(104) 상부에 ArF용 PR 패턴(105)을 형성하여, ArF용 PR 패턴(105)을 식각 마스크로 사용하여 콘택 홀을 형성하는 일반적인 로직 소자의 콘택을 형성한 단면도이다. 하지만, 이러한 콘택 공정과는 달리, 플래시 메모리 소자의 콘택 공정은 게이트(Gate)의 막 스택(Film stack)이 플로팅 게이트 폴리, ONO(Oxide-Nitride-Oxide)막, 콘트롤 게이트 폴리로 구성되어 있어 스택 게이트의 높이가 로직 소자에 비해 1000Å~2000Å 높게 된다. 이에 따라 콘택 공정시 식각해야 하는 PMD 두께 또한 이에 비례하여 증가하게 됨으로써 ArF용 PR을 이용하여 식각 공정을 진행하는 것이 매우 어렵게 된다. 이를 해결하기 위해 SiON 계열의 하드 마스크를 PMD 물질 상부에 증착한 후 이를 식각 마스크로 사용하여 콘택 홀을 형성하나, 이 또한 하드 마스크를 이용하는 복잡한 공정을 거침으로서 경제성이 떨어지고, SiON에 대한 높은 선택비의 식각 공정 조건을 마련해야 함으로써 콘택 홀의 식각 도중에 식각 정지(Etch stop)의 문제가 발생한다. 이와 같은 식각 정지로 인해 금속 배선의 콘택이 활성 영역이나 게이트 영역 등과 접합할 수 없어서 금속배선에서 나오는 신호를 원하는 영역에 전달하지 못하는 문제점이 발생할 수 있다.Meanwhile, FIGS. 1A to 1B show an oxide film 101, a polysilicon 102 serving as a gate, a PMD 103, and a BARC 104 on the substrate 100 and an ArF layer on the BARC 104. It is sectional drawing which formed the contact of the general logic element which forms the PR pattern 105 and forms a contact hole using the ArF PR pattern 105 as an etching mask. However, unlike the contact process, the contact process of the flash memory device is a stack process in which a gate stack is composed of a floating gate poly, an oxide-nitride-oxide (ONO) film, and a control gate poly. The gate height is 1000µs to 2000µs higher than that of logic devices. Accordingly, the PMD thickness to be etched during the contact process also increases in proportion to this, making it difficult to proceed with the etching process using the PR for ArF. To solve this problem, SiON series hard masks are deposited on the PMD material and then used as an etch mask to form contact holes, but also through the complicated process using hard masks, the economical efficiency is low, and the high selectivity for SiON is achieved. Since the etching process conditions must be provided, the problem of etching stop occurs during the etching of the contact hole. Due to such an etch stop, the contact of the metal wiring cannot be joined to the active region or the gate region, and thus, a problem that the signal from the metal wiring cannot be transmitted to the desired region may occur.

본 발명은 디자인 룰이 90nm 이하의 플래시 메모리 소자에서 KrF용 포토레지스트 패턴을 사용하면서도 미세패턴의 콘택 홀을 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다. An object of the present invention is to provide a method of manufacturing a flash memory device capable of forming contact holes of a fine pattern while using a KrF photoresist pattern in a flash memory device having a design rule of 90 nm or less.

이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 산화막, 스텍게이트, PMD(Pre Metal Dielectric) 및 BARC(Bottom AntirRflect Coating)를 순차적 으로 구비하는 단계와, 상기 BARC 위에 콘택 홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용하여 상기 BARC 및 상기 절연막에 대해 식각 공정을 수행하는 단계를 포함한다.According to an aspect of the present invention, an oxide film, a stack, a pre-metal dielectric (PMD), and a bottom antirreflective coating (BARC) are sequentially provided on a semiconductor substrate, and a photo for forming a contact hole on the BARC. Forming a resist pattern, and performing an etching process on the BARC and the insulating layer using the photoresist pattern.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 자세히 설명한다.Hereinafter, a method of manufacturing a flash memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 2a 및 도 2d는 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법에 따른 단면도이다. 2A and 2D are cross-sectional views of a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

먼저, 본 발명의 실시예에 따라 플래시 메모리 소자의 제조 방법은 반도체 기판(200) 상에 산화막(201), 스택 게이트(202), PMD(203) 및 BARC(204)을 구비한 상태에서 콘택 홀을 형성하기 위한 KrF용 PR을 4700Å~6000Å의 두께로 도포한다. 여기서, 스택 게이트(202)는 플로팅 게이트 폴리막, ONO막, 컨트롤 게이트 폴리막을 포함한다.First, according to an embodiment of the present invention, a method of manufacturing a flash memory device may include contact holes in a state in which an oxide film 201, a stack gate 202, a PMD 203, and a BARC 204 are provided on a semiconductor substrate 200. PR for KrF to form a coating to a thickness of 4700 kPa ~ 6000 kPa. The stack gate 202 may include a floating gate poly film, an ONO film, and a control gate poly film.

이어서, 도 2a에 도시된 바와 같이 KrF용 PR을 패터닝하여 KrF용 PR 패턴(205)을 형성한다. 이렇게 하여 형성된 KrF용 PR 패턴(205)을 식각 마스크로 사용하여 콘택 홀을 형성하기 위해 BARC(204) 및 PMD(203)를 식각하는 식각 공정을 수행한다. 이때, 식각 공정은 제1 식각 공정과 제2 식각 공정으로 나뉘어 진행한다.Next, as shown in FIG. 2A, the PR for KrF is patterned to form a KrF PR pattern 205. An etching process of etching the BARC 204 and the PMD 203 is performed to form a contact hole using the thus formed KrF PR pattern 205 as an etching mask. In this case, the etching process is divided into a first etching process and a second etching process.

따라서, 도 2b에 도시된 바와 같이, KrF용 PR 패턴(205)을 식각 마스크로 사용하여 BARC(204)를 식각한 후, PMD(203)를 소정의 깊이로 부분 식각하는 제1 식각 공정을 수행한다. 따라서, 일단 KrF용 PR 패턴(205)을 이용하여 BARC(204) 및 PMD(203)에 대해 부분 식각(A)하여 DOF(Depth of Focus) 마진을 확보할 수 있다.Accordingly, as shown in FIG. 2B, after the BARC 204 is etched using the KrF PR pattern 205 as an etching mask, a first etching process of partially etching the PMD 203 to a predetermined depth is performed. do. Therefore, once the portion of the BARC 204 and the PMD 203 is etched A using the Kr pattern PR 205, the DOF (Depth of Focus) margin can be secured.

다음으로, 도 2c에 도시된 바와 같이, 제1 식각 단계를 수행하는 과정에서 반응 부산물(206)이 발생할 수 있다. 이때의 반응 부산물(206)은 대부분 폴리머를 포함하는 부산물이다. 즉, KrF용 PR 패턴(205) 및 제1 식각 단계에서 소정의 깊이로 형성된 홀의 양 측벽에 상술한 바와 같은 폴리머의 반응 부산물(206)이 부착될 수 있다. 이러한 반응 부산물(206)이 부착되기 위한 공정 조건은 20mT ~ 40mT의 분위기 압력에서, 500~1000W의 소스 파워와 5 ~ 20W의 바이어스 파워를 인가한 상태에서, 1 ~ 200sccm의 C5F8, 30 ~ 300sccm의 Ar, 0 ~ 10sccm의 O2를 10초~60초의 시간 동안 이용하여 공정을 수행할 수 있다. 이때, 대부분의 반응 부산물인 폴리머는 식각이 진행되는 도중 챔버 밖으로 빠져나가게 되지만, 체류 시간(residence time)을 길게하고 이온 에너지(Ion energy)를 감소시키는 방법으로 홀의 측벽에 증착을 이룰 수 있다. Next, as illustrated in FIG. 2C, the reaction byproduct 206 may occur in the process of performing the first etching step. The reaction by-product 206 at this time is a by-product including most polymers. That is, the reaction byproduct 206 of the polymer as described above may be attached to both the PR pattern 205 for KrF and the sidewalls of the hole formed to a predetermined depth in the first etching step. The process conditions for attaching the reaction by-product 206 are C 5 F 8 , 30 of 1 to 200 sccm at a source pressure of 500 to 1000 W and a bias power of 5 to 20 W at an atmospheric pressure of 20 mT to 40 mT. The process may be performed using Ar of ˜300 sccm and O 2 of 0-10 sccm for a time of 10 seconds to 60 seconds. At this time, the polymer, which is a reaction by-product, is taken out of the chamber during the etching process, but may be deposited on the sidewall of the hole by increasing the residence time and reducing the ion energy.

따라서, 도 2d에 도시된 바와 같이, 제1 식각 단계 후, 홀의 양 측벽에 형성된 폴리머의 반응 부산물(206)을 식각 마스크로 사용하여 반도체 기판(200)의 산화막(201)이 노출되도록 PMD(203)를 식각하여 완전한 콘택 홀(207)을 형성할 수 있다. 그 후, KrF용 PR 패턴(205)을 제거한다. 그러면 도 2d에서 보듯이, 제1 식각 단계 및 제2 식각 단계를 거쳐 다마신 형태의 콘택 홀(207)이 형성될 수 있다.Thus, as shown in FIG. 2D, after the first etching step, the PMD 203 is exposed to expose the oxide film 201 of the semiconductor substrate 200 using the reaction by-products 206 of the polymer formed on both sidewalls of the holes as an etching mask. ) May be etched to form a complete contact hole 207. Thereafter, the KrF PR pattern 205 is removed. Then, as shown in FIG. 2D, a damascene contact hole 207 may be formed through the first etching step and the second etching step.

이와 같은 조건으로 공정을 수행한 후 형성된 콘택 홀(207)은 고가의 ArF용 장비를 사용하지 않고 100nm 이하의 홀 예컨데, 다마신 형태의 홀을 형성할 수 있으며, 이러한 홀의 종횡비(Aspect ratio)가 감소함으로써 후속 공정인 콘택 홀 내에 베리어 금속 및 텅스텐 등과 같은 금속의 증착 공정이 용이해 질 수 있음으로 소자의 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 플래시 메모리 소자의 콘택 홀 형성 공정에서, 콘택 홀을 형성하기 위한 식각 공정은 반도체 기판(200)의 산화막(201)까지 인시츄(In-site) 방식으로 진행될 수 있다. The contact hole 207 formed after the process under such conditions may form a hole of 100 nm or less, for example, a damascene type, without using expensive ArF equipment, and the aspect ratio of the hole may be As a result, the deposition of metals such as barrier metal and tungsten in a subsequent contact hole may be facilitated, thereby improving device reliability. In addition, in the method of manufacturing a flash memory device according to an embodiment of the present invention, in the process of forming a contact hole of a flash memory device, an etching process for forming a contact hole may be performed in-situ to the oxide film 201 of the semiconductor substrate 200. -site) method.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

상기한 바와 같이 본 발명은 90nm 이하의 플래시 메모리 소자에서 고자의 ArF용 장비를 사용하지 않고도 100nm 이하의 콘택 홀을 형성할 수 있으며, 홀의 종횡비가 감소함으로써 후속 공정이 용이해질 수 있음으로 소자의 신뢰성을 크게 향상시킬 수 있다.As described above, the present invention can form a contact hole of 100 nm or less in a flash memory device having a thickness of 90 nm or less without using ArF equipment, and can reduce the aspect ratio of the hole, thereby facilitating subsequent processes. Can greatly improve.

Claims (9)

반도체 기판상에 산화막, 스텍게이트, PMD(Pre Metal Dielectric) 및 BARC(Bottom AntirRflect Coating)를 순차적으로 구비하는 단계와,Sequentially providing an oxide film, a stack, a pre metal dielectric (PMD) and a bottom antirreflective coating (BARC) on a semiconductor substrate, 상기 BARC 위에 콘택 홀을 형성하기 위한 KrF용 포토레지스트 패턴을 형성하는 단계와,Forming a photoresist pattern for KrF to form contact holes on the BARC; 상기 KrF용 포토레지스트 패턴을 식각 마스크로 이용하여 상기 BARC를 식각한 후 상기 PMD를 소정의 깊이로 제1 식각하여 상기 PMD 내에 홀을 형성함과 동시에 상기 KrF용 포토 레지스트 패턴 및 상기 형성된 홀의 양 측벽에 상기 제1 식각에 의한 반응 부산물을 형성하는 단계와,After the BARC is etched using the KrF photoresist pattern as an etching mask, the PMD is first etched to a predetermined depth to form holes in the PMD, and at the same time, both sidewalls of the KrF photoresist pattern and the formed holes are formed. Forming a reaction by-product by the first etching in, 상기 반응 부산물을 식각 마스크로 사용하여 상기 산화막이 노출되도록 상기 PMD를 제2 식각하여 콘택 홀을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And forming a contact hole by second etching the PMD to expose the oxide layer using the reaction by-products as an etching mask. 제1항에서, 상기 KrF용 포토레지스트 패턴을 형성하는 단계는The method of claim 1, wherein forming the photoresist pattern for KrF 상기 BARC 위에 포토레지스트를 4700Å~6000Å의 두께로 도포하는 단계와,Applying a photoresist on the BARC to a thickness of 4700 kPa to 6000 kPa; 상기 콘택 홀을 형성할 영역의 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And forming a photoresist pattern of a region in which the contact hole is to be formed. 삭제delete 삭제delete 제1항에서, 상기 콘택홀을 형성하는 단계는,The method of claim 1, wherein the forming of the contact hole comprises: 상기 반응 부산물을 식각 마스크로 사용하여 상기 PMD를 제2 식각하여 다마신 구조의 콘택 홀을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And secondly etching the PMD using the reaction by-product as an etching mask to form a contact hole having a damascene structure. 삭제delete 삭제delete 제1항에서, 상기 제1 식각에 의한 반응 부산물을 형성하는 단계는,The method of claim 1, wherein the forming of the reaction byproduct by the first etching comprises: 20mT ~ 40mT의 분위기 압력에서, 500~1000W의 소스 파워와 5 ~ 20W의 바이어스 파워를 인가한 상태에서, 1 ~ 200sccm의 C5F8, 30 ~ 300sccm의 Ar, 0 ~ 10sccm의 O2를 이용하여 10초~60초의 동안 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.At ambient pressures of 20 mT to 40 mT, C 5 F 8 from 1 to 200 sccm, Ar from 30 to 300 sccm, and O 2 from 0 to 10 sccm with a source power of 500 to 1000 W and a bias power of 5 to 20 W applied. Method of manufacturing a flash memory device, characterized in that performed for 10 seconds to 60 seconds. 제1항에서, 상기 제1 식각에 의한 반응 부산물을 형성하는 단계와 상기 산화막이 노출되도록 상기 PMD를 제2 식각하여 콘택 홀을 형성하는 단계는,The method of claim 1, wherein forming the reaction byproduct by the first etching and forming the contact hole by second etching the PMD to expose the oxide layer include: 인시츄(In-situ) 방식으로 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.Method of manufacturing a flash memory device, characterized in that performed in-situ (In-situ) method.
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