KR100855263B1 - A method for manufacturing capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 NO 커패시터 제조시 스텝 커버리지를 개선하고, 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조방법에 관한 것으로, 반도체기판상에 커패시터의 하부전극을 형성하는 단계와, 상기 하부전극에 MPS를 성장시키는 단계와, 상기 MPS가 성장된 하부전극에 플라즈마 ALD 방법으로 유전체막을 형성하는 단계 및 상기 유전체막상에 커패시터의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device capable of improving step coverage and improving electrical characteristics in the manufacture of a NO capacitor. The method includes forming a lower electrode of a capacitor on a semiconductor substrate, and applying MPS to the lower electrode. And forming a dielectric film on the lower electrode on which the MPS is grown by the plasma ALD method, and forming an upper electrode of the capacitor on the dielectric film.
Description
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
100 : 반도체 기판 101 : 아이솔레이션100 semiconductor substrate 101 isolation
102 : 게이트 절연막 103 : 게이트 전극102 gate insulating film 103 gate electrode
104 : 제 1 절연막 105 : 워드라인104: first insulating film 105: word line
106 : 제 1 스페이서 107 : 제 3 절연막106: first spacer 107: third insulating film
108 : 랜딩 플러그 폴리 109 : 제 4 절연막108: landing plug poly 109: fourth insulating film
110 : 제 2 폴리 실리콘층 111 : 제 5 절연막110: second polysilicon layer 111: fifth insulating film
112 : 비트라인 113 : 제 2 스페이서112: bit line 113: second spacer
114 : 제 7 절연막 115 : 제 8 절연막114: seventh insulating film 115: eighth insulating film
116 : 제9절연막 117 : 하부전극용 콘택116: ninth insulating film 117: contact for the lower electrode
118 : 제 10 절연막 119 : 콘택홀 118: tenth insulating film 119: contact hole
120 : 도핑된 폴리 121 : 도핑되지 않는 폴리120: doped poly 121: undoped poly
122 : MPS 123 : 하부전극122: MPS 123: lower electrode
124 : 유전체막 125 : 상부전극124: dielectric film 125: upper electrode
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 NO 커패시터 제조시 스텝 커버리지를 개선하고, 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of improving step coverage and improving electrical characteristics when manufacturing a NO capacitor.
일반적으로 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 대용량의 커패시터가 요구되게 되었고, 이에 따라 커패시터 유효면적을 증대시키거나 커패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어왔다.In general, as the integration of semiconductor memory devices has progressed, large-capacity capacitors have been required. Therefore, from various angles, such as increasing the effective area of a capacitor, thinning the dielectric film of a capacitor, or developing a dielectric film having a high dielectric constant. Many studies have been conducted.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing a capacitor of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 1a에 도시한 바와 같이 반도체 기판(10)에 활성영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성하고, 상기 트랜치에 산화막을 매립하여 아이솔레이션 영역(11)을 형성한다. As shown in FIG. 1A, after the active region and the device isolation region are defined in the semiconductor substrate 10, a trench is formed by selectively etching the device isolation region, and an oxide layer is embedded in the trench to form the isolation region 11. Form.
그리고 상기 반도체 기판(10)에 일정간격을 갖는 복수개의 게이트 절연막(12), 게이트 전극(13), 제 1 절연막(14)으로 이루어진 워드라인(15)을 형성하고, 상기 워드라인(15) 측벽에 제 2 절연막으로 이루어진 제 1 스페이서(16)를 형성한다. A word line 15 including a plurality of gate insulating layers 12, a gate electrode 13, and a first insulating layer 14 having a predetermined interval is formed on the semiconductor substrate 10, and sidewalls of the word lines 15 are formed. A first spacer 16 made of a second insulating film is formed in the film.
이어, 상기 워드라인(15) 및 제 1 스페이서(16)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(10)의 활성영역에 소오스/드레인 영역을 형성한다.Next, a source / drain region is formed in the active region of the semiconductor substrate 10 through the impurity ion implantation process using the word line 15 and the first spacer 16 as a mask.
도 1b에 도시한 바와 같이 상기 워드라인(15)을 포함한 전면에 제 3 절연막(17)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다.As shown in FIG. 1B, the third insulating layer 17 is deposited on the entire surface including the word line 15, and then planarized by using a chemical mechanical polishing (CMP) process.
이어, 상기 기판(10) 표면이 선택적으로 노출되도록 상기 제 3 절연막(17)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)을 형성한 후, 상기 랜딩 플러그 콘택을 포함한 전면에 제 1 폴리 실리콘층을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택에 매립되도록 랜딩 플러그 폴리(Landing Plug Poly :LPP)(18)를 형성한다.Subsequently, the third insulating layer 17 is etched to selectively expose the surface of the substrate 10 to form a plurality of landing plug contacts (LPCs), and then a first surface on the front surface including the landing plug contacts. After depositing the polysilicon layer, a Landing Plug Poly (LPP) 18 is formed to be embedded in the landing plug contact by performing a CMP process.
도 1c에 도시한 바와 같이 상기 결과물 상부에 평탄화용 제 4 절연막(19)을 증착하고, 비트라인이 형성될 영역의 상기 랜딩 플러그 폴리(18)가 노출되도록 상기 제 4 절연막(19)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다.As illustrated in FIG. 1C, a fourth insulating film 19 for planarization is deposited on the resultant, and the fourth insulating film 19 is selectively selected to expose the landing plug poly 18 in a region where a bit line is to be formed. Etching is performed to form bit line contact holes.
그리고 상기 비트라인 콘택홀을 포함한 제 4 절연막(19)상에 제 2 폴리 실리콘층(20)과 제 5 절연막(21)을 증착하고, 선택적으로 패터닝하여 비트라인(22)을 형성한 후, 상기 비트라인(22) 측면에 제 6 절연막으로 이루어진 제 2 스페이서(23)를 형성한다.The second polysilicon layer 20 and the fifth insulating layer 21 are deposited on the fourth insulating layer 19 including the bit line contact hole, and selectively patterned to form the bit line 22. A second spacer 23 made of a sixth insulating layer is formed on the side of the bit line 22.
도 1d에 도시한 바와 같이 상기 비트라인(22)을 포함한 결과물 상부에 평탄화용 제 7 절연막(24)과 제 8 절연막(25)과 제 9 절연막(26)을 차례로 형성한 후, 하부전극가 형성될 영역의 상기 랜딩 플러그 폴리(18)가 노출되도록 상기 제 4, 제 7, 제 8, 제 9 절연막(19)(24)(25)(26)을 선택적으로 식각하여 콘택홀을 형성한다. 이때, 상기 제 8 절연막(25)은 스톱 나이트라이드이고, 상기 제 9 절연막(26)은 버퍼 산화막이다.As shown in FIG. 1D, after the planarization seventh insulating film 24, the eighth insulating film 25, and the ninth insulating film 26 are sequentially formed on the resultant including the bit line 22, a lower electrode may be formed. The fourth, seventh, eighth, and ninth insulating layers 19, 24, 25, and 26 are selectively etched to expose the landing plug poly 18 in a region to form a contact hole. In this case, the eighth insulating layer 25 is a stop nitride, and the ninth insulating layer 26 is a buffer oxide layer.
그리고 상기 콘택홀을 포함한 제 9 절연막(26)상에 제 3 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 콘택홀에 매립되도록 하부전극용 콘택(27)를 형성한다.After depositing a third polysilicon layer on the ninth insulating layer 26 including the contact hole, a lower electrode contact 27 is formed to be buried in the contact hole by using a CMP process and an etch back process.
도 1e에 도시한 바와 같이 상기 하부전극용 콘택(27)를 포함한 전면에 평탄화된 제 10 절연막(28)을 증착한 후, 상기 제 10 절연막(28)상에 포토레지스트(도면에 도시하지 않았음)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.As shown in FIG. 1E, a flattened tenth insulating film 28 is deposited on the entire surface including the lower electrode contact 27, and then a photoresist (not illustrated) is formed on the tenth insulating film 28. ) Is deposited and patterned using exposure and development processes.
그리고 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정을 통해 상기 하부전극용 콘택(27)가 노출되도록 상기 제 10 절연막(28)을 선택적으로 식각하여 홀(29)을 형성한다.A hole 29 is formed by selectively etching the tenth insulating layer 28 to expose the lower electrode contact 27 through an etching process using the patterned photoresist as a mask.
이어, 상기 패터닝된 포토레지스트를 제거한 후, 상기 홀(29)을 포함한 제 10 절연막(28)상에 다결정 실리콘층(30)을 증착한 후, 블랭크 에치 백(Blank Etch Back) 공정을 이용하여 상기 제 10 절연막(28)상의 다결정 실리콘층(30)을 선택적으로 제거한다.Subsequently, after the patterned photoresist is removed, the polycrystalline silicon layer 30 is deposited on the tenth insulating layer 28 including the holes 29, and then, by using a blank etch back process. The polycrystalline silicon layer 30 on the tenth insulating film 28 is selectively removed.
도 1f에 도시한 바와 같이 상기 다결정 실리콘층(30)상에 MPS(31)를 증착하여 커패시터의 하부전극(32)을 형성한다. 그리고 상기 커패시터의 하부전극(32)상에 LPCVD(Low Pressure CVD) 방법 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법을 이용하여 유전체막(33)을 형성한 후, 커패시터의 상부전극(34)을 형성한다.As shown in FIG. 1F, the MPS 31 is deposited on the polycrystalline silicon layer 30 to form the lower electrode 32 of the capacitor. After the dielectric film 33 is formed on the lower electrode 32 of the capacitor by using a low pressure CVD (LPCVD) method and a plasma enhanced chemical vapor deposition (PECVD) method, an upper electrode 34 of the capacitor is formed. do.
그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional method of manufacturing a capacitor of a semiconductor device has the following problems.
유전체막 형성시 LPCVD 방법으로 증착한 경우 막질이 떨어져 전기적 특성에 문제가 있고, PECVD 방법으로 유전체막을 증착할 경우, LPCVE 방법에 비해 막질이 우수하여 전기적 특성은 우수하나 스텝 커버리지(step coverage)가 불량한 특성이 있다.When the dielectric film is formed by LPCVD method, the film quality is poor due to poor film quality. When the dielectric film is deposited by PECVD method, the film quality is better than that of the LPCVE method, and the electrical property is excellent, but the step coverage is poor. There is a characteristic.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플라즈마를 여기시킨 ALD(Atomic Layer Deposition) 방법으로 유전체막을 증착하여 스텝 커버리지를 개선하고 전기적 특성을 향상시킬 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method for manufacturing a capacitor of a semiconductor device capable of improving step coverage and improving electrical properties by depositing a dielectric film by an ALD (Atomic Layer Deposition) method in which plasma is excited. Its purpose is to.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 반도체기판상에 커패시터의 하부전극을 형성하는 단계; 상기 하부전극에 MPS를 성장시키는 단계; 상기 MPS가 성장된 하부전극에 플라즈마 ALD 방법으로 유전체막을 형성하는 단계; 및 상기 유전체막상에 커패시터의 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.A capacitor manufacturing method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a lower electrode of the capacitor on the semiconductor substrate; Growing MPS on the lower electrode; Forming a dielectric film on the lower electrode on which the MPS is grown by a plasma ALD method; And forming an upper electrode of the capacitor on the dielectric film.
또한, 상기 하부전극 형성은 도핑된 폴리와 도핑되지 않는 폴리을 순차적으로 증착하는 것이 바람직하다.In addition, it is preferable that the bottom electrode is formed by sequentially depositing doped poly and undoped poly.
또한, 상기 도핑된 폴리는 SiH4 가스 800∼1200sccm 유량 및 PH3 가스 500∼1000sccm 유량으로 유지하여 증착하고, 상기 도핑되지 않는 폴리는 SiH4 가스 1200∼1800sccm 유량을 유지하여 증착하는 것이 바람직하다.In addition, the doped poly is deposited by maintaining the flow rate of SiH 4 gas 800 ~ 1200sccm and PH 3 gas 500 ~ 1000sccm, and the undoped poly is deposited by maintaining the flow rate of SiH 4 gas 1200 ~ 1800sccm.
또한, 상기 도핑된 폴리는 100∼300Å, 상기 도핑되지 않은 폴리는 200∼400Å 두께를 갖도록 증착하며, 증착시 온도는 500∼600℃로 하고, 압력은 0.1∼10torr으로 하는 것이 바람직하다.In addition, the doped poly is deposited to have a thickness of 100 to 300 kPa, the undoped poly has a thickness of 200 to 400 kPa, the deposition temperature is 500 to 600 ℃, the pressure is preferably 0.1 to 10 torr.
또한, 상기 MPS 성장은 상기 하부전극에 대해 50:1 HF를 사용하여 30∼60초 동안 프리 세정 공정을 실시하는 단계;
상기 세정 공정이 실시된 하부전극에 대해 Si2H6 가스 3∼20sccm을 이용하여 압력은 1∼10E-5torr, 반도체기판의 온도는 600∼700℃, MPS 씨드 시간은 50∼60초, 가열시간은 100∼200초로 유지시켠서 MPS를 형성하는 단계; 및
상기 MPS가 형성된 하부전극에 250∼400sccm의 유량을 갖는 PH3 가스와 50∼200sccm의 유량을 갖는 분위기 가스인 Ar를 사용하면서, 챔버 압력은 0.1∼100torr, 반도체기판의 온도는 600∼750℃, 도핑시간은 50∼90초, 플라즈마 파워는 200∼500W로 유지시키면서 도핑하는 단계;를 포함하는 것이 바람직하다.In addition, the MPS growth is a step of performing a pre-cleaning process for 30 to 60 seconds using 50: 1 HF for the lower electrode;
The pressure was 1-10E-5torr, the temperature of the semiconductor substrate was 600-700 ° C, the MPS seed time was 50-60 seconds, and the heating time was 100-100, using 3-20sccm of Si2H6 gas to the lower electrode subjected to the cleaning process. Holding at 200 seconds to form an MPS; And
The chamber pressure is 0.1 to 100 torr, the temperature of the semiconductor substrate is 600 to 750 ° C., while using PH3 gas having a flow rate of 250 to 400 sccm and Ar, an atmospheric gas having a flow rate of 50 to 200 sccm, on the lower electrode on which the MPS is formed. Doping while maintaining the time 50 to 90 seconds, the plasma power 200 to 500W; preferably.
또한, 상기 유전체막 형성은 MPS가 성장된 하부전극을 포함하는 반도체 기판에 대해 기판온도를 300∼450℃로 하고, 압력을 0.2∼10torr로 하여 NH3 및 DCS 가스를 0.1∼5초간 리플로우하고, N2 및 Ar 가스 10∼200sccm으로 제거시키는 단계; 및 상기 NH3 및 DCS 가스가 리플로우되고, N2 및 Ar 가스가 제거된 반도체 기판의 결과물에 플라즈마 상태에서 NH3 가스 10∼200sccm을 0.1∼5초간 리플로우하고 N2 및 Ar 가스로 제거시켜 SiON 산질화막을 형성하는 단계;를 포함하는 것이 바람직하다.The dielectric film is formed by reflowing NH 3 and DCS gas for 0.1 to 5 seconds at a substrate temperature of 300 to 450 ° C. and a pressure of 0.2 to 10 tor for a semiconductor substrate including a lower electrode on which MPS is grown. Removing with N 2 and Ar gas at 10-200 sccm; And by said NH 3 and DCS gas reflow and, N 2 and Ar gases is 0.1~5 chogan reflow the NH 3 gas in a plasma state 10~200sccm the product of the removed semiconductor substrate and removing a N 2 gas and Ar It is preferable to include; forming a SiON oxynitride film.
또한, 상기 SiON 산질화막 형성시 RF 파워는 30∼500W로 하면서 플라즈마 처리 시간을 5∼100초로 유지시키는 것이 바람직한다..In the SiON oxynitride film formation, the RF power is preferably 30 to 500 W and the plasma treatment time is maintained at 5 to 100 seconds.
또한, 상기 유전체막은 Si3N4이고, 두께는 50∼60Å인 것이 바람직하다.The dielectric film is preferably Si 3 N 4 and has a thickness of 50 to 60 kPa.
또한, 상기 유전체막을 O2 및 H2 가스 7∼9sccm, 700∼750℃, 1∼10torr로 산화시키는 것이 바람직하다.Further, it is preferable to oxidize the dielectric film to O 2 and H 2 gas at 7 to 9 sccm, 700 to 750 ° C, and 1 to 10 torr.
또한, 상기 플레이트 전극 형성은 비활성 가스 분위기에서 800∼890℃로 30∼60초간 급속 열처리 공정을 실시하는 것이 바람직하다.In addition, the plate electrode is preferably subjected to a rapid heat treatment process for 30 to 60 seconds at 800 ~ 890 ℃ in an inert gas atmosphere.
또한, 상기 플레이트 전극 형성은 N2 분위기에서 700∼800℃, 10∼30분간 열처리 공정을 실시하는 것이 바람직하다.In addition, it is preferable that the plate electrode is formed by performing a heat treatment step at 700 to 800 ° C. for 10 to 30 minutes in an N 2 atmosphere.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 2a에 도시한 바와 같이 반도체 기판(100)에 활성영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성하고, 상기 트랜치에 산화막을 매립하여 아이솔레이션 영역(101)을 형성한다.As shown in FIG. 2A, after the active region and the device isolation region are defined in the semiconductor substrate 100, the device isolation region is selectively etched to form a trench, and an oxide layer is embedded in the trench to isolate the isolation region 101. Form.
그리고 상기 반도체 기판(100)에 일정간격을 갖는 복수개의 게이트 절연막(102), 게이트 전극(103), 제 1 절연막(104)으로 이루어진 워드라인(105)을 형성하고, 상기 워드라인(105) 측벽에 제 2 절연막으로 이루어진 제 1 스페이서(106)를 형성한다. A word line 105 including a plurality of gate insulating layers 102, gate electrodes 103, and first insulating layers 104 having a predetermined interval is formed on the semiconductor substrate 100, and sidewalls of the word lines 105 are formed. The first spacer 106 made of the second insulating film is formed in the film.
이어, 상기 워드라인(105) 및 제 1 스페이서(106)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(100)의 활성영역에 소오스/드레인 영역을 형성한다.Subsequently, a source / drain region is formed in the active region of the semiconductor substrate 100 through the impurity ion implantation process using the word line 105 and the first spacer 106 as a mask.
도 2b에 도시한 바와 같이 상기 워드라인(105)을 포함한 전면에 제 3 절연막(107)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다.As shown in FIG. 2B, the third insulating layer 107 is deposited on the entire surface including the word line 105, and then planarized by using a chemical mechanical polishing (CMP) process.
이어, 상기 기판(100) 표면이 선택적으로 노출되도록 상기 제 3 절연막(107)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)을 형성한 후, 상기 랜딩 플러그 콘택을 포함한 전면에 제 1 폴리 실리콘층을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택에 매립되도록 랜딩 플러그 폴리(108)를 형성한다.Subsequently, the third insulating layer 107 is etched to selectively expose the surface of the substrate 100 to form a plurality of landing plug contacts (LPCs), and then a first surface is formed on the front surface including the landing plug contacts. After depositing the polysilicon layer, a CMP process is performed to form the landing plug poly 108 to be embedded in the landing plug contact.
도 2c에 도시한 바와 같이 상기 결과물 상부에 평탄화용 제 4 절연막(109)을 증착하고, 비트라인이 형성될 영역의 상기 랜딩 플러그 폴리(108)가 노출되도록 상 기 제 4 절연막(109)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다.As shown in FIG. 2C, a fourth insulating layer 109 for planarization is deposited on the resultant, and the fourth insulating layer 109 is selectively selected to expose the landing plug poly 108 in the region where the bit line is to be formed. Etch to form a bit line contact hole.
그리고 상기 비트라인 콘택홀을 포함한 제 4 절연막(109)상에 제 2 폴리 실리콘층(110)과 제 5 절연막(111)을 증착하고, 선택적으로 패터닝하여 비트라인(112)을 형성한 후, 상기 비트라인(112) 측면에 제 6 절연막으로 이루어진 제 2 스페이서(113)를 형성한다.The second polysilicon layer 110 and the fifth insulating layer 111 are deposited on the fourth insulating layer 109 including the bit line contact hole, and selectively patterned to form the bit line 112. A second spacer 113 made of a sixth insulating layer is formed on the side of the bit line 112.
도 2d에 도시한 바와 같이 상기 비트라인(112)을 포함한 결과물 상부에 평탄화용 제 7 절연막(114)과 제 8 절연막(115)과 제 9 절연막(116)을 차례로 형성한 후, 하부전극가 형성될 영역의 상기 랜딩 플러그 폴리(108)가 노출되도록 상기 제 4, 제 7, 제 8, 제 9 절연막(109)(114)(115)(116)을 선택적으로 식각하여 콘택홀을 형성한다. 이때, 상기 제 8 절연막(115)은 스톱 나이트라이드이고, 상기 제 9 절연막(116)은 버퍼 산화막이다.As shown in FIG. 2D, after the planarization seventh insulating layer 114, the eighth insulating layer 115, and the ninth insulating layer 116 are sequentially formed on the resultant including the bit line 112, a lower electrode may be formed. The fourth, seventh, eighth, and ninth insulating layers 109, 114, 115, and 116 are selectively etched to expose the landing plug poly 108 in a region to form a contact hole. In this case, the eighth insulating layer 115 is a stop nitride, and the ninth insulating layer 116 is a buffer oxide layer.
그리고 상기 콘택홀을 포함한 제 9 절연막(116)상에 제 3 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 콘택홀에 매립되도록 하부전극용 콘택(117)를 형성한다.After depositing a third polysilicon layer on the ninth insulating layer 116 including the contact hole, a lower electrode contact 117 is formed to be buried in the contact hole by using a CMP process and an etch back process.
도 2e에 도시한 바와 같이 상기 하부전극용 콘택(117)를 포함한 전면에 평탄화된 제 10 절연막(118)을 증착한 후, 상기 제 10 절연막(118)상에 포토레지스트(도면에 도시하지 않았음)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.As shown in FIG. 2E, the planarized tenth insulating layer 118 is deposited on the entire surface including the lower electrode contact 117, and then a photoresist (not illustrated) is formed on the tenth insulating layer 118. ) Is deposited and patterned using exposure and development processes.
그리고 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정을 통해 상기 하부전극용 콘택(117)이 노출되도록 상기 제 10 절연막(118)을 선택적으로 식각하여 홀(119)을 형성한다.A hole 119 is formed by selectively etching the tenth insulating layer 118 to expose the lower electrode contact 117 through an etching process using the patterned photoresist as a mask.
도 2f에 도시한 바와 같이 상기 패터닝된 포토레지스트를 제거한 후, 상기 홀(119)을 포함한 제 10 절연막(118)상에 LPCVD 방법으로 도핑된 폴리(120)와 도핑도지 않는 폴리(121)을 차례로 증착한 후, 블랭크 에치 백(Blank Etch Back) 공정을 이용하여 상기 제 10 절연막(118)상의 도핑된 폴리(120)와 도핑되지 않는 폴리(121)를 선택적으로 제거한다.After removing the patterned photoresist as shown in FIG. 2F, the doped poly 120 and the undoped poly 121 are sequentially turned on the tenth insulating layer 118 including the hole 119 by the LPCVD method. After the deposition, the doped poly 120 and the undoped poly 121 on the tenth insulating layer 118 are selectively removed using a blank etch back process.
이때, 상기 도핑된 폴리(120)는 SiH4 800∼1200sccm 및 PH3 500∼1000sccm을 유지시켜 100∼300Å두께로 증착하고, 상기 도핑되지 않는 폴리(121)는 SiH4 1200∼1800sccm을 유지시켜 200∼400Å증착한다. 그리고 증착시 온도는 500∼600℃이고, 압력은 0.1∼10torr이다.At this time, the doped poly 120 is deposited at 100 to 300 kPa by maintaining SiH 4 800 to 1200 sccm and PH 3 500 to 1000 sccm, and the undoped poly 121 is maintained at 200 to 1 200 sccm of SiH 4. Evaporate to 400 kPa. The deposition temperature is 500 to 600 ° C. and the pressure is 0.1 to 10 torr.
이어, 상기 도핑된 폴리(120)와 도핑되지 않는 폴리(121)에 MPS(122)를 성장시켜 커패시터의 하부전극(123)을 형성한다.Subsequently, the MPS 122 is grown on the doped poly 120 and the undoped poly 121 to form the lower electrode 123 of the capacitor.
여기서, 상기 MPS(122) 성장은 상기 도핑된 폴리(120)와 도핑되지 않는 폴리(121)에 대해 50:1 HF를 사용하여 30∼60초 동안 프리 세정공정을 실시한 후, Si2H6 가스 3∼20sccm, 1∼10E-5torr, 기판의 온도 600∼700℃, MPS 씨드(seeding) 시간 50∼100초, 가열(anneal)시간 100∼200초로 유지시키면서 MPS를 증착시킨다. 그리고 PH3 가스 250∼400sccm과 분위기 가스 Ar를 50∼200sccm 사용하고, 챔버 압력을 0.1∼100torr 그리고 기판의 온도600∼750℃, 도핑 시간을 50∼90초, 플라즈마 파워 200∼500W를 유지시키면서 MPS를 도핑한다.Herein, the growth of the MPS 122 is performed by performing a pre-cleaning process for 30 to 60 seconds using 50: 1 HF on the doped poly 120 and the undoped poly 121, followed by Si 2 H 6 gas. MPS is deposited while maintaining at 3 to 20 sccm, 1 to 10E-5 torr, substrate temperature 600 to 700 ° C., MPS seeding time 50 to 100 seconds, and heating time 100 to 200 seconds. MPS is used while maintaining a pressure of 0.1 to 100 torr, a substrate temperature of 600 to 750 ° C., a doping time of 50 to 90 seconds, and a plasma power of 200 to 500 W, using 250 to 400 sccm of PH 3 gas and 50 to 200 sccm of atmospheric gas Ar. Doping
도 2g에 도시한 바와 같이 상기 하부전극(123)에 플라즈마 ALD 방법으로 유 전체막(124)을 형성하고, 상기 유전체막(124)을 산화시킨 후, 상기 유전체막(124)상에 커패시터의 상부전극(125)을 형성한다. 그리고 상기 결과물에 열처리 공정을 실시한다. 이때, 상기 유전체막(124)은 Si3N4이며, 두께는 50∼60Å이다.As shown in FIG. 2G, a dielectric film 124 is formed on the lower electrode 123 by a plasma ALD method, the dielectric film 124 is oxidized, and an upper portion of the capacitor is disposed on the dielectric film 124. The electrode 125 is formed. The resultant is then subjected to a heat treatment step. At this time, the dielectric film 124 is Si 3 N 4 , the thickness is 50 ~ 60Å.
여기서, 상기 플라즈마 ALD 방법은 원료물질로 NH3 및 DCS 가스를 사용하고 제거(purge)가스로 N2 또는 Ar를 이용하며, 원료물질 및 제거가스의 유량은 10∼200sccm으로 유지한다. 그리고 기판의 온도는 300∼450℃로 하고, 이때 반응로의 압력은 0.2∼10torr로 유지한다.Here, the plasma ALD method uses NH 3 and DCS gas as the raw material and N 2 or Ar as the purge gas, and the flow rate of the raw material and the eliminating gas is maintained at 10 to 200 sccm. And the temperature of a board | substrate shall be 300-450 degreeC, and the pressure of a reaction furnace is maintained at 0.2-10 torr.
또한, 자연 산화막을 NH3 가스로 플라즈마 처리하여 SiON 산질화막을 형성한다. 이때, NH3 가스의 양을 10∼200sccm으로 유지하고 RF 파워를 30∼500W로 유지시키며 처리시간은 5∼100초로 유지한다.In addition, the native oxide film is plasma-treated with NH 3 gas to form a SiON oxynitride film. At this time, the amount of NH 3 gas is maintained at 10 to 200 sccm, RF power is maintained at 30 to 500W, and the treatment time is maintained at 5 to 100 seconds.
즉, 상기 Si 원료물질인 DCS 가스를 0.1∼5초간 리플로우(flow)시킨 후, N2 가스나 Ar 가스로 0.1∼5초간 제거한다. 그리고 플라즈마 상태에서 NH 가스를 0.1∼5초간 리플로우 시킨 후 N 가스나 Ar 가스로 0.1∼5초간 제거하며, 이때 RF 파워를 30∼500W로 유지한다.That is, the Si was the raw material of the DCS gas 0.1~5 chogan reflow (flow), N 2 gas or Ar gas to remove 0.1~5 seconds at. After reflowing the NH gas for 0.1 to 5 seconds in the plasma state, the N gas or the Ar gas is removed for 0.1 to 5 seconds, and the RF power is maintained at 30 to 500W.
상기 유전체막(124) 산화공정은 반응가스 O2 및 H2 가스 7∼9sccm를 유지하고, 온도 700∼750℃, 압력 1∼10torr로 유지한다.The oxidation process of the dielectric film 124 maintains the reaction gas O 2 and the H 2 gas 7-9 sccm, and maintains the temperature at 700-750 ° C. and the pressure 1-10 torr.
그리고 상기 열처리 공정은 N2, Ar, He 등의 비활성 가스 분위기에서 800∼890℃로 30∼60초간 급속 열처리(RTA) 공정을 실시한다. The heat treatment step is a rapid heat treatment (RTA) process for 30 to 60 seconds at 800 to 890 ° C. in an inert gas atmosphere such as N 2 , Ar, He, or the like.
또한, 상기 열처리 공정은 N2 분위기에서 700∼800℃, 10∼30분간 열처리 공정을 실시한다.The heat treatment step is performed at 700 to 800 ° C. for 10 to 30 minutes in an N 2 atmosphere.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법에 의하면, NO 커패시터 제조시 플라즈마 ALD 방법으로 Si3N4 유전체막을 증착하므로 막질 및 스텝 커버리지 특성을 향상시킬 수 있는 효과가 있다.As described above, according to the method of manufacturing the capacitor of the semiconductor device of the present invention, since the Si 3 N 4 dielectric film is deposited by the plasma ALD method when manufacturing the NO capacitor, there is an effect of improving the film quality and the step coverage characteristics.
또한, 유전체막을 형성하기 전에 NH 플라즈마 처리하므로 자연산화막을 산질화막으로 형성시켜 NO 커패시터의 전기적 특성을 향상시킬 수 있다.In addition, since NH plasma treatment is performed before the dielectric film is formed, the natural oxide film may be formed as an oxynitride film to improve electrical characteristics of the NO capacitor.
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