KR100854499B1 - 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법 - Google Patents
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Abstract
Description
다른 형태로서, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에 상기 콘택이 배치되고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 제4회로가 배치되는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 2개의 제1PMOS센스 증폭기 드라이버들 또는 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 2개의 제1NMOS센스 증폭기 드라이버들을 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고, 상기 제4회로는 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 한다.
또 다른 형태로서, 상기 반도체 메모리 장치는 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되는 콘택부를 구비하는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버, 및 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 것을 특징으로 한다.
상기 메인 워드 라인은 상기 워드 라인 방향으로 배치되는 상기 서브 메모리 셀 어레이들을 횡단하는 메탈로 형성되고, 상기 프리차지 제어신호를 전송하는 신호 라인, 상기 센싱 신호를 전송하는 신호 라인, 및 상기 반전 센싱 신호를 전송하는 신호 라인은 상기 메인 워드 라인이 배치되는 층과 다른 층에 상기 비트 라인 방향으로 배치되는 것을 특징으로 한다.
일 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
다른 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택을 배치하고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 제4회로를 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
또 다른 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에는 상기 콘택만을 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
Claims (19)
- 비트 라인 방향 및 상기 비트 라인 방향과 직교하는 워드 라인 방향으로 배치되고 복수개의 메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이들;상기 비트 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되고 제1회로를 구비하는 센스 증폭부들;상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되고 제2회로를 구비하는 콘택 및 접합부들; 및상기 워드 라인 방향으로 배치된 상기 센스 증폭부들사이에 배치되고 제3회로를 구비하는 접합부들을 구비하는 메모리 셀 어레이를 구비하고,상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 콘택 및 접합부에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택이 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 제1회로는상기 비트 라인 방향으로 배치되는 비트 라인쌍들 전압 차를 감지하여 상기 비트 라인쌍들중의 하나의 라인의 데이터를 센싱 라인으로 인가되는 "하이"레벨의 데이터로 증폭하는 제1PMOS센스 증폭기;상기 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 다른 하나의 라인의 데이터를 반전 센싱 라인으로 인가되는 "로우"레벨로 증폭하는 제1NMOS센스 증폭기; 및프리차지 제어신호에 응답하여 상기 비트 라인쌍들 각각을 프리차지 전압 레벨로 프리차지하는 비트 라인 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 삭제
- 삭제
- 제3항에 있어서, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택이 배치되고, 상기 일부 영역을 제외한 나머지 영역에는 상기 콘택 및 제4회로가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2회로는센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제1PMOS센스 증폭기 드라이버; 및반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제1NMOS센스 증폭기 드라이버를 구비하고,상기 제3회로는프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼; 및상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고,상기 제4회로는상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2회로는센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 2개의 제1PMOS센스 증폭기 드라이버들 또는 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 2개의 제1NMOS센스 증폭기 드라이버들을 구비하고,상기 제3회로는프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼; 및상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고,상기 제4회로는상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 반도체 메모리 장치는상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되는 콘택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 제2회로는센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버; 및반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하고,상기 제3회로는프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼; 및상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항, 제8항, 제10항중 어느 한 항에 있어서, 상기 메인 워드 라인은상기 워드 라인 방향으로 배치되는 상기 서브 메모리 셀 어레이들을 횡단하는 메탈로 형성되고,상기 프리차지 제어신호를 전송하는 신호 라인, 상기 센싱 신호를 전송하는 신호 라인, 및 상기 반전 센싱 신호를 전송하는 신호 라인은 상기 메인 워드 라인이 배치되는 층과 다른 층에 상기 비트 라인 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 비트 라인 방향 및 상기 비트 라인 방향과 직교하는 워드 라인 방향으로 복수개의 메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이들을 배치하고,상기 비트 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 제1회로를 구비하는 센스 증폭부들을 배치하고,상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 제2회로를 구비하는 콘택 및 접합부들을 배치하고,상기 워드 라인 방향으로 배치된 상기 센스 증폭부들사이에 제3회로를 구비하는 접합부들을 배치하고,상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
- 제12항에 있어서, 상기 센스 증폭부를 배치시에상기 비트 라인 방향으로 배치되는 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 하나의 라인의 데이터를 센싱 라인으로 인가되는 "하이"레벨의 데이터로 증폭하는 PMOS센스 증폭기, 상기 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 다른 하나의 라인의 데이터를 반전 센싱 라인으로 인가되는 "로우"레벨로 증폭하는 NMOS센스 증폭기, 및 프리차지 제어신호에 응답하여 상기 비트 라인쌍들 각각을 프리차지 전압 레벨로 프리차지하는 비트 라인 프리차지 회로를 구비하는 상기 제1회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 제13항에 있어서, 상기 콘택 및 접합부를 배치시에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하고,상기 접합부를 배치시에프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 삭제
- 제13항에 있어서, 상기 콘택 및 접합부를 배치시에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제1PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제1NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택을 배치하고, 상기 일부 영역을 제외한 나머지 영역에는 상기 콘택 및 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 제4회로를 배치하고,상기 접합부를 배치시에프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 삭제
- 제13항에 있어서, 상기 콘택 및 접합부를 배치시에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에는 상기 콘택을 배치하고,상기 접합부를 배치시에프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 제13항에 있어서, 상기 메인 워드 라인은상기 워드 라인 방향으로 배치되는 상기 서브 메모리 셀 어레이들을 횡단하는 메탈로 형성하고,상기 프리차지 제어신호를 전송하는 신호 라인, 상기 센싱 신호를 전송하는 신호 라인, 및 상기 반전 센싱 신호를 전송하는 신호 라인은 상기 메인 워드 라인이 배치되는 층과 다른 층에 상기 비트 라인 방향으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
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