KR100854499B1 - 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이 장치의 배치 방법을 공개한다. 이 장치는 비트 라인 방향 및 비트 라인 방향과 직교하는 워드 라인 방향으로 배치된 서브 메모리 셀 어레이들, 비트 라인 방향으로 배치된 서브 메모리 셀 어레이들사이에 배치된 센스 증폭부들, 워드 라인 방향으로 배치된 서브 메모리 셀 어레이들사이에 배치되는 콘택 및 접합부들, 및 워드 라인 방향으로 배치된 센스 증폭부들사이의 영역에 배치된 접합부들을 구비하는 메모리 셀 어레이를 구비하고, 워드 라인 방향으로 배치된 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 한다. 따라서, 접합부를 구성하는 회로를 넓게 배치함으로써 메모리 셀 어레이 영역의 레이아웃 면적을 줄이는 것이 가능하다.
Description
도1은 일반적인 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치의 메모리 셀 어레이의 일예의 배치를 나타내는 것이다.
도2는 도1에 나타낸 메모리 셀 어레이의 일부의 배치를 나타내는 것이다.
도3은 본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치의 메모리 셀 어레이의 일실시예의 배치를 나타내는 것이다.
도4는 도3에 나타낸 메모리 셀 어레이의 일부의 실시예의 배치를 나타내는 것이다.
도5는 도3에 나타낸 본 발명의 반도체 메모리 장치의 수직 구조를 나타내는 것이다.
도6은 도4에 나타낸 메모리 셀 어레이의 일부에 배치되는 실시예의 구성을 나타내는 것이다.
도7은 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 다른 실시예의 배치를 나타내는 것이다.
도8은 도7에 나타낸 메모리 셀 어레이의 일부의 실시예의 배치를 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치에 관한 것이다.
일반적인 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치는 메모리 셀 어레이의 전 영역의 상부를 횡단하는 메탈로 이루어진 메인 워드 라인과, 메모리 셀 어레이의 서브 메모리 셀 어레이 단위 내를 횡단하는 폴리로 이루어진 워드 라인들이 메인 워드 라인과 중첩되게 배치되어 있다. 그리고, 메인 워드 라인은 워드 라인들과 연결되어 있다.
일반적인 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치는 워드 라인의 부하를 줄일 수 있다는 장점을 가지고 있지만, 종래의 메탈 공정 기술로는 메탈 라인의 폭을 줄이는 것이 불가능하였고, 레이아웃 면적 축소 효율이 떨어졌기 때문에, 잘 사용되지 않았다.
그러나, 최근 들어 메탈 공정 기술의 발달로 인해 메탈 라인의 폭을 줄이는 것이 가능하게 되었고, 이에 따라 워드라인 스트랩 구조를 다시 사용하여 레이아웃 면적의 축소와 함께 워드라인 부하의 감소로 인한 성능 향상을 꾀하고자 하는 시도가 이루어지고 있다.
도1은 일반적인 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치의 메모 리 셀 어레이의 일예의 배치를 나타내는 것으로, 서브 메모리 셀 어레이들(SMCA), 센스 증폭부들(SA), 콘택부들(CT), 및 접합부들(CJ)로 이루어져 있다.
도1에 나타낸 메모리 셀 어레이 영역의 배치를 설명하면 다음과 같다.
비트 라인(BL) 방향으로 서브 메모리 셀 어레이(SMCA)와 센스 증폭부(SA)가 교대로 배치되고, 워드 라인(WL) 방향으로 메모리 셀 어레이(SMCA)과 콘택부(CT)가 교대로 배치되고, 워드 라인(WL) 방향으로 센스 증폭부(SA)와 접합부(CJ)가 교대로 배치되어 있다. 서브 메모리 셀 어레이들(SMCA) 각각의 하부 층에는 워드 라인(WL)과 비트 라인(BL)이 배치되고, 워드 라인(WL)과 비트 라인(BL)사이에 메모리 셀들(미도시)이 배치되고, 상부 층에는 메탈로 이루어진 메인 워드 라인(NWL)이 배치되어 있다. 워드 라인(WL) 방향으로 배치된 서브 메모리 셀 어레이들(SMCA)의 상부 층에 워드 라인(WL)과 중첩되게 메인 워드 라인(NWL)이 배치되어 있다. 메인 워드 라인(NWL)과 서브 메모리 셀 어레이들(SMCA) 각각의 대응하는 워드 라인(WL)이 서로 연결되어 있다.
도2는 도1에 나타낸 메모리 셀 어레이의 일부의 배치를 나타내는 것으로, 서브 메모리 셀 어레이(SMCA)의 하부 층에 워드 라인(WL)이 배치되고, 상부 층에 메탈로 이루어진 메인 워드 라인(NWL)이 워드 라인(WL)과 중첩되게 배치되어 있다.
도1 및 도2에 나타낸 센스 증폭부(SA)의 하부 층에는 도시하지는 않았지만, PMOS센스 증폭기, NMOS센스 증폭기, 컬럼 선택 게이트, 및 프리차지 회로가 배치되고, 접합부(CJ)의 하부 층에는 도시하지는 않았지만 PMOS센스 증폭기를 구동하기 위한 드라이버, NMOS센스 증폭기를 구동하기 위한 드라이버, 및 제어회로가 배치되 어 있다. 콘택부(CT)에는 메인 워드 라인(NWL)과 서브 메모리 셀 어레이들(SMCA)의 대응하는 워드 라인(WL)을 연결하기 위한 콘택(CON)이 가운데에 배치된다. 즉, 콘택부(CT)에는 콘택(CON)만 배치된다.
최근에 메탈 공정 기술의 발달로 인해서 상부 층에 배치되는 메탈 라인의 폭(E)을 좁게 하는 것이 가능하게 되었다. 그러나, 센스 증폭부(SA)가 배치되는 영역의 폭(D)과 동일한 폭(D)을 가지고 배치되는 접합부(CJ)에 PMOS센스 증폭기 드라이버, NMOS센스 증폭기 드라이버 및 제어회로가 모두 배치됨으로 인해서 접합부(CJ)가 배치되는 영역의 길이(C)를 줄일 수 없었다. 따라서, 메모리 셀 어레이가 배치되는 영역의 레이아웃 감소 효율이 떨어질 수 밖에 없었다.
그리고, 접합부(CJ)가 배치되는 영역의 길이를 줄이기 위하여 크기가 큰 트랜지스터로 구성되는 PMOS센스 증폭기 드라이버와 NMOS센스 증폭기 드라이버를센스 증폭부들(SA)이 배치되는 영역사이에 배치되는 접합부들(CJ)에 교대로 하나씩 배치하는 방법을 고려해 볼 수 있다. 그러나, 이와같이 배치하게 되면 PMOS센스 증폭기 드라이버 및 NMOS센스 증폭기 드라이버가 상하로 배치된 센스 증폭부들(SA)에 배치되는 PMOS센스 증폭기들 및 NMOS센스 증폭기들을 모두 구동하여야 하기 때문에 PMOS센스 증폭기 드라이버 및 NMOS센스 증폭기 드라이버의 구동 능력이 떨어져서 동작 특성이 저하된다는 문제가 있다.
본 발명의 목적은 메모리 셀 어레이의 접합부가 배치되는 영역의 길이를 줄일 수 있는 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치를 제공하는데 있 다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 비트 라인 방향 및 상기 비트 라인 방향과 직교하는 워드 라인 방향으로 배치되고 복수개의 메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이들, 상기 비트 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되고 제1회로를 구비하는 센스 증폭부들, 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되고 제2회로를 구비하는 콘택 및 접합부들, 및 상기 워드 라인 방향으로 배치된 상기 센스 증폭부들사이에 배치되고 제3회로를 구비하는 접합부들을 구비하는 메모리 셀 어레이를 구비하고, 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 한다.
상기 콘택 및 접합부에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택이 배치되는 것을 특징으로 한다.
상기 제1회로는 상기 비트 라인 방향으로 배치되는 비트 라인쌍들 전압 차를 감지하여 상기 비트 라인쌍들중의 하나의 라인의 데이터를 센싱 라인으로 인가되는 "하이"레벨의 데이터로 증폭하는 제1PMOS센스 증폭기, 상기 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 다른 하나의 라인의 데이터를 반전 센싱 라인으로 인가되는 "로우"레벨로 증폭하는 제1NMOS센스 증폭기, 및 프리차지 제어신호에 응답하여 상기 비트 라인쌍들 각각을 프리차지 전압 레벨로 프리차지하는 비트 라인 프리차지 회로를 구비하는 것을 특징으로 한다.
상기 제2회로 및 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로, 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버, 및 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 것을 특징으로 한다. 또한, 상기 제1회로는 컬럼 선택신호에 응답하여 상기 비트 라인쌍들과 데이터 입출력 라인쌍들사이에 데이터를 전송하는 데이터 입출력 게이트를 추가적으로 구비하고, 상기 제2회로 및 제3회로는 상기 센싱 라인의 신호에 응답하여 상기 데이터 입출력 라인쌍을 상기 프리차지 전압 레벨로 프리차지하는 데이터 입출력 라인 프리차지 회로를 추가적으로 구비하는 것을 특징으로 한다.
일 형태로서, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에 상기 콘택이 배치되고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 제4회로가 배치되는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제1PMOS센스 증폭기 드라이버, 및 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제1NMOS센스 증폭기 드라이버를 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고, 상기 제4회로는 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 한다.
다른 형태로서, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에 상기 콘택이 배치되고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 제4회로가 배치되는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 2개의 제1PMOS센스 증폭기 드라이버들 또는 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 2개의 제1NMOS센스 증폭기 드라이버들을 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고, 상기 제4회로는 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 한다.
또 다른 형태로서, 상기 반도체 메모리 장치는 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되는 콘택부를 구비하는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버, 및 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 것을 특징으로 한다.
상기 메인 워드 라인은 상기 워드 라인 방향으로 배치되는 상기 서브 메모리 셀 어레이들을 횡단하는 메탈로 형성되고, 상기 프리차지 제어신호를 전송하는 신호 라인, 상기 센싱 신호를 전송하는 신호 라인, 및 상기 반전 센싱 신호를 전송하는 신호 라인은 상기 메인 워드 라인이 배치되는 층과 다른 층에 상기 비트 라인 방향으로 배치되는 것을 특징으로 한다.
다른 형태로서, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에 상기 콘택이 배치되고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 제4회로가 배치되는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 2개의 제1PMOS센스 증폭기 드라이버들 또는 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 2개의 제1NMOS센스 증폭기 드라이버들을 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고, 상기 제4회로는 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 한다.
또 다른 형태로서, 상기 반도체 메모리 장치는 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되는 콘택부를 구비하는 것을 특징으로 하고, 상기 제2회로는 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버, 및 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하고, 상기 제3회로는 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 및 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 것을 특징으로 한다.
상기 메인 워드 라인은 상기 워드 라인 방향으로 배치되는 상기 서브 메모리 셀 어레이들을 횡단하는 메탈로 형성되고, 상기 프리차지 제어신호를 전송하는 신호 라인, 상기 센싱 신호를 전송하는 신호 라인, 및 상기 반전 센싱 신호를 전송하는 신호 라인은 상기 메인 워드 라인이 배치되는 층과 다른 층에 상기 비트 라인 방향으로 배치되는 것을 특징으로 한다.
삭제
본 발명의 반도체 메모리 장치의 배치 방법은 비트 라인 방향 및 상기 비트 라인 방향과 직교하는 워드 라인 방향으로 복수개의 메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이들을 배치하고, 상기 비트 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 제1회로를 구비하는 센스 증폭부들을 배치하고, 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 제2회로를 구비하는 콘택 및 접합부들을 배치하고, 상기 워드 라인 방향으로 배치된 상기 센스 증폭부들사이에 제3회로를 구비하는 접합부들을 배치하고, 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 한다.
상기 센스 증폭부를 배치시에 상기 비트 라인 방향으로 배치되는 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 하나의 라인의 데이터를 센싱 라인으로 인가되는 "하이"레벨의 데이터로 증폭하는 PMOS센스 증폭기, 상기 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 다른 하나의 라인의 데이터를 반전 센싱 라인으로 인가되는 "로우"레벨로 증폭하는 NMOS센스 증폭기, 및 프리차지 제어신호에 응답하여 상기 비트 라인쌍들 각각을 프리차지 전압 레벨로 프리차지하는 비트 라인 프리차지 회로를 구비하는 상기 제1회로를 배치하는 것을 특징으로 한다.
일 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
다른 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택을 배치하고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 제4회로를 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
또 다른 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에는 상기 콘택만을 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
일 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
다른 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택을 배치하고, 상기 일부 영역을 제외한 나머지 영역에 상기 콘택 및 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 제4회로를 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
또 다른 형태로서, 상기 콘택 및 접합부를 배치시에 상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에는 상기 콘택만을 배치하고, 상기 접합부를 배치시에 프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이 장치의 배치 방법을 설명하면 다음과 같다.
도3은 본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치의 메모리 셀 어레이의 일실시예의 배치를 나타내는 것으로, 콘택부(CT)의 배치를 제외하면 도1에 나타낸 메모리 셀 어레이 영역의 배치와 동일한 배치를 가진다.
도3에 나타낸 메모리 셀 어레이의 배치를 설명하면 다음과 같다.
비트 라인(BL) 방향으로 서브 메모리 셀 어레이(SMCA)와 센스 증폭부(SA)가 교대로 배치되고, 워드 라인(WL) 방향으로 배치된 서브 메모리 셀 어레이들(SMCA)사이에 콘택 및 접합부(CT & CJ)가 배치되고, 워드 라인(WL) 방향으로 배치된 센스 증폭부들(SA)사이에 접합부(CJ)가 배치되어 있다. 도1의 콘택부(CT)에 콘택 및 접합부(CT & CJ)가 배치되어 있다.
도3에서, 메모리 셀 어레이 영역의 가장자리에 워드 라인(WL) 방향으로 배치된 서브 메모리 셀 어레이들(SMCA)사이의 일부 영역에는 콘택부(CT)가 배치되고, 나머지 영역에는 콘택 및 접합부(CT & CJ)이 배치되어 있다. 즉, 콘택 및 접합부들(CT & CJ)중 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들(CT & CJ)의 일부 영역에는 콘택부(CT)이 배치되고, 일부 영역을 제외한 나머지 영역에는 콘택 및 접합부(CT & CJ)가 배치되어 있다. 그러나, 도시하지는 않았지만, 콘택부(CT)를 콘택 및 접합부(CT & CJ)로 대체하여 배치하더라도 상관없다.
도3에 나타낸 본 발명의 메모리 셀 어레이는 접합부(CJ)에 배치되던 일부 회로를 콘택 및 접합부(CT & CJ)에 분산 배치함으로써 접합부(CJ)와 콘택 및 접합 부(CT & CJ)가 배치되는 영역의 길이가 짧아지게 된다. 따라서, 메모리 셀 어레이가 배치되는 영역의 레이아웃 면적이 감소된다.
도4는 도3에 나타낸 메모리 셀 어레이의 일부의 실시예의 배치를 나타내는 것으로, 접합부(CJ)의 양측에 배치된 콘택 및 접합부(CT & CJ)를 점선으로 나타낸 바와 같이 2개의 영역으로 나누어서 접합부(CJ)와 접합부(CJ)와 인접하여 배치된 콘택 및 접합부(CT & CJ)에 접합부(CJ)와 인접하여 배치된 센스 증폭부(SA)를 위한 회로(미도시)를 배치하는 것을 나타내는 것이다.
접합부(CJ)를 위한 회로가 접합부(CJ) 뿐만아니라 콘택 및 접합부(CT & CJ)가 배치되는 영역까지 분산되어 폭(F)만큼 넓게 배치되고, 콘택 및 접합부(CT & CJ)가 배치되는 영역에 배치되는 콘택(CON)이 콘택 및 접합부(CT & CJ)의 가운데가 아니라 일측으로 치우쳐서 배치되어 있다. 서브 메모리 셀 어레이(SMCA)가 배치되는 영역의 하부 층에 워드 라인(WL)이 배치되고, 상부 층에 메탈로 이루어진 메인 워드 라인(NWL)이 워드 라인(WL)과 중첩되게 배치되어 있다.
센스 증폭부(SA)가 배치되는 영역의 하부 층에는 도시하지는 않았지만 PMOS센스 증폭기, NMOS센스 증폭기, 컬럼 선택 게이트, 및 프리차지 회로가 배치되고, 접합부(CJ)과 콘택 및 접합부(CT & CJ)가 배치되는 영역의 하부 층에는 도시하지는 않았지만 PMOS센스 증폭기를 구동하기 위한 드라이버, NMOS센스 증폭기를 구동하기 위한 드라이버, 및 제어회로가 분산 배치된다. 콘택부(CT)가 배치되는 영역에는 메인 워드 라인(NWL)과 서브 메모리 셀 어레이 영역들(SMCA) 각각의 대응하는 일부 워드 라인(WL)을 연결하기 위한 콘택(CON)이 배치되어 있다. 그리고, 센스 증폭부 들(SA) 사이의 접합부(CJ)에 배치되는 회로와 콘택 및 접합부(CT & CJ)에 배치되는 회로사이를 연결하는 신호 라인들(SL)이 비트 라인(BL) 방향으로 배치되어 있다.
도5는 도3에 나타낸 본 발명의 반도체 메모리 장치의 수직 구조를 나타내는 것으로, 하부 층(1L)의 회로부 및 상부 층(2L)의 제1메탈 층 및 제2메탈 층으로 이루어져 있다. 그리고, 회로부, 제1메탈 층, 및 제2메탈 층 각각의 사이는 절연되어 있다.
도5의 회로부에는회로가 집적화되고, 워드 라인(WL), 비트 라인(BL) 및 회로를 구성하는 트랜지스터들을 연결하는 신호 라인들이 배치된다. 그리고, 제1메탈 층에 메인 워드 라인(NWL)이 배치되고, 제2메탈 층에 컬럼 선택 신호 라인이 배치될 수 있다. 바꾸어서, 제1메탈 층에 컬럼 선택 신호 라인이 배치되고, 제2메탈 층에 메인 워드 라인(NWL)이 배치될 수도 있다.
도4의 신호 라인(SL)은 도5의 회로부에 배치될 수도 있고, 메인 워드 라인(NWL)이 배치되는 메탈 층과 다른 층의 메탈 층에 배치될 수 있다. 즉, 메인 워드 라인(NWL)이 제1메탈 층에 배치되는 경우에는 신호 라인(SL)이 제2메탈 층에 배치되고, 메인 워드 라인(NWL)이 제2메탈 층에 배치되는 경우에는 신호 라인(SL)이 제1메탈 층에 배치될 수 있다.
도5의 구조는 메탈 층이 2층으로 이루어지는 구성을 나타낸 것이나, 메탈 층은 3층이상으로 이루어질 수도 있으며, 신호 라인(SL)을 회로부가 아닌 메탈 층에 배치하는 경우에 메인 워드 라인(NWL)과 신호 라인(SL)을 서로 다른 층에 배치하면 된다.
도3 및 도4에 나타낸 본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치는 접합부(CJ)가 배치되는 영역에 배치되는 일부 회로를 콘택 및 접합부(CT & CJ)로 분산 배치함으로써 접합부(CJ)가 배치되는 영역의 길이(C')으로 줄이는 것이 가능하게 되고, 이에 따라 메모리 셀 어레이가 배치되는 영역의 길이가 줄어들게 된다.
도6은 도4에 나타낸 메모리 셀 어레이의 실시예의 구성을 나타내는 것으로, 서브 메모리 셀 어레이(SMCA)내에 복수개의 메모리 셀들(MC)이 배치되고, 센스 증폭부(SA)내에 비트 라인 프리차지 회로들(PRE1, PRE2), 비트 라인 아이솔레이션 게이트들(ISO1, ISO2), PMOS센스 증폭기(PSA), NMOS센스 증폭기(NSA), 및 컬럼 선택 게이트(CSG)가 배치되고, 접합부(CJ)의 양측에 배치된 접합 및 콘택부(CT & CJ)내에 PMOS센스 증폭기 드라이버(PD) 및 NMOS센스 증폭기 드라이버(ND)가 각각 배치되고, 접합부(CJ)내에 센싱 라인 프리차지 회로(PRE3), 데이터 입출력 라인 프리차지 회로(PRE4), 및 프리차지 구동 버퍼(EQB)가 배치되어 있다. PMOS센스 증폭기 드라이버(PD)와 NMOS센스 증폭기 드라이버(ND)가 메인 워드 라인(NWL)과 워드 라인(WL)을 연결하기 위한 일부 콘택들과 함께 워드 라인(WL) 방향으로 배치된 서브 메모리 셀 어레이 영역들(SMCA) 사이의 콘택 및 접합부(CT & CJ)에 배치되어 있다. 콘택 및 접합부(CT & CJ) 내에 배치되는 PMOS센스 증폭기 드라이버(PD)와 NMOS센스 증폭기 드라이버(ND)의 하나는 왼쪽 가장자리에 배치된 접합부(CJ)와 연결되고, 다른 하나는 오른쪽 가장자리에 배치된 접합부(CJ)와 연결되어 있다.
다른 실시예로서, 도시하지는 않았지만, 접합부(CJ)의 오른쪽 가장자리에 배 치된 콘택 및 접합부(CT & CJ)에 2개의 PMOS센스 증폭기 드라이버(PD)를 배치하고, 왼쪽에 배치된 콘택 및 접합부(CT & CJ)에 2개의 NMOS센스 증폭기 드라이버(ND)를 배치할 수도 있다.
도6에서, 복수개의 메모리 셀들(MC) 각각은 NMOS트랜지스터(N)와 캐패시터(C)로 구성되고, 프리차지 회로들(PRE1 ~ PRE4) 각각은 NMOS트랜지스터들(N1, N2, N3)로 구성되어 있다. 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 NMOS트랜지스터들(N4, N5)로 구성되고, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N6, N7)로 구성되고, PMOS센스 증폭기 드라이버(PD)는 PMOS트랜지스터(P3)로 구성되고, NMOS센스 증폭기 드라이버(ND)는 NMOS트랜지스터(N11)로 구성되어 있다. 프리차지 구동 버퍼(EQB)는 PMOS트랜지스터(P4) 및 NMOS트랜지스터(N10)로 구성되어 있다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리차지 구동 버퍼(EQB)는 프리차지 동작시에 "로우"레벨의 프리차지 제어신호(PRE)에 응답하여 PMOS트랜지스터(P4)가 온되어 전원전압 레벨의 신호를 발생하고, 라이트 동작 및 리드 동작시에 "하이"레벨의 프리차지 제어신호(PRE)에 응답하여 NMOS트랜지스터(N10)가 온되어 접지전압 레벨의 신호를 발생한다. 비트 라인 프리차지 회로들(PRE1, PRE2) 각각은 프리차지 동작시에 프리차지 구동 버퍼(EQB)의 전원전압 레벨의 신호에 응답하여 NMOS트랜지스터들(N1 ~ N3)이 온되어 비트 라인쌍(BL, BLB) 및 센스 비트 라인쌍(SBL, SBLB)을 프리차지 전압(VBL) 레벨로 프리차지한다. 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 비트 라인 아이 솔레이션 제어신호들(ISO1, ISO2) 각각에 응답하여 NMOS트랜지스터들(N4, N5)이 온되어 비트 라인(BL)과 센스 비트 라인(SBL)을 연결하고, 반전 비트 라인(BLB)과 반전 센스 비트 라인(SBLB)을 연결한다. PMOS센스 증폭기(PSA)는 리드 동작시에 센싱 라인(SAL)으로 전원전압 레벨의 신호가 인가되면 PMOS트랜지스터들(P1, P2)이 온되어 센스 비트 라인쌍(SBL, SBLB)의 "로우"레벨의 신호를 감지하여 "하이"레벨의 신호를 전원전압 레벨로 증폭한다. NMOS센스 증폭기(NSA)는 리드 동작시에 센싱 라인(SALB)으로 접지전압 레벨의 신호가 인가되면 NMOS트랜지스터들(N6, N7)이 온되어 센스 비트 라인쌍(SBL, SBLB)의 "하이"레벨의 신호를 감지하여 "로우"레벨의 신호를 접지전압 레벨로 증폭한다. 컬럼 선택 게이트(CSG)는 리드 동작 및 라이트 동작시에 "하이"레벨의 컬럼 선택신호(CSL)에 응답하여 온되어 센스 비트 라인쌍(SBL, SBLB)과 데이터 입출력 라인쌍(IO, IOB)사이에 신호를 전송한다. PMOS센스 증폭기 드라이버(PD)는 리드 동작시에 "로우"레벨의 센스 증폭기 구동신호(LAB)에 응답하여 PMOS트랜지스터(P3)가 온되어 센싱 라인(SAL)으로 전원전압 레벨을 전송한다. NMOS센스 증폭기 드라이버(ND)는 리드 동작시에 "하이"레벨의 센스 증폭기 구동신호(LA)에 응답하여 NMOS트랜지스터(N11)가 온되어 반전 센싱 라인(SALB)으로 접지전압 레벨을 전송한다. 센싱 라인 프리차지 회로(PRE3)는 프리차지 동작시에 프리차지 구동 버퍼(EQB)로부터 출력되는 전원전압 레벨의 신호에 응답하여 NMOS트랜지스터들(N1 ~ N3)이 온되어 센싱 라인쌍(SAL, SALB)을 프리차지 전압(VBL) 레벨로 프리차지하고, 라이트 동작 및 리드 동작시에 프리차지 구동 버퍼(EQB)로부터 출력되는 접지전압 레벨의 신호에 응답하여 NMOS트랜지스터들(N1 ~ N3)이 오프된 다. 데이터 입출력 라인 프리차지 회로(PRE4)는 라이트 동작 및 리드 동작시에 센싱 라인(SAL)의 전원전압 레벨의 신호에 응답하여 NMOS트랜지스터들(N1 ~ N3)이 온되어 데이터 입출력 라인쌍(IO, IOB)을 프리차지 전압(VBL) 레벨로 프리차지하고, 센싱 라인(SAL)의 접지전압 레벨의 신호에 응답하여 NMOS트랜지스터들(N1 ~ N3)이 오프된다.
도6에서, NMOS센스 증폭기 드라이버(ND)와 PMOS센스 증폭기 드라이버(PD)를 구성하는 NMOS트랜지스터(N11)와 PMOS트랜지스터(P3)의 크기가 프리차지 구동 버퍼(EQB)와 프리차지 회로들(PRE3, PRE4)을 구성하는 트랜지스터들(P4, N1 ~ N3, N10)의 크기보다 크기 때문에 레이아웃 면적을 많이 차지한다. 그런데, 이들 트랜지스터들(P3, N11)을 종래의 메모리 셀 어레이의 콘택부(CT)내에 배치함으로써 접합 영역(CJ)의 길이가 줄어들게 된다.
도7은 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 다른 실시예의 배치를 나타내는 것으로, 콘택부(CT)의 배치를 제외하면 도1에 나타낸 메모리 셀 어레이의 배치와 동일한 배치를 가진다.
도7에 나타낸 메모리 셀 어레이 영역의 배치를 설명하면 다음과 같다.
비트 라인(BL) 방향으로 서브 메모리 셀 어레이(SMCA)와 센스 증폭부(SA)가 교대로 배치되고, 워드 라인(WL) 방향으로 서브 메모리 셀 어레이(SMCA)와 콘택 및 접합부(CT & CJ)가 교대로 배치되고, 워드 라인(WL) 방향으로 센스 증폭부(SA)과 접합부(CJ)이 교대로 배치되어 있다. 그리고, 메모리 셀 어레이의 오른쪽 가장자리에 워드 라인 방향으로 서브 메모리 셀 어레이(SMCA)와 콘택부(CT)가 교대로 배치 되어 있다. 다른 실시예로서, 도시하지는 않았지만, 메모리 셀 어레이의 왼쪽 가장자리에 워드 라인 방향으로 서브 메모리 셀 어레이(SMCA)와 콘택부(CT)가 교대로 배치되어 있다.
도7에 나타낸 메모리 셀 어레이는 도3에 나타낸 메모리 셀 어레이의 양측에 워드 라인 방향으로 배치되는 서브 메모리 셀 어레이들(SMCA)사이의 일부 영역에 콘택부(CT)가 배치되는 것과 달리, 왼쪽 가장자리 또는 오른쪽 가장자리에 워드 라인 방향으로 배치되는 서브 메모리 셀 어레이들(SMCA)사이의 모든 영역에 콘택부(CT)가 배치되는 것이 상이하다.
도8은 도7에 나타낸 메모리 셀 어레이의 일부의 실시예의 배치를 나타내는 것으로, 접합부(CJ)의 왼쪽에 배치된 콘택 및 접합부(CT & CJ)를 접합부(CJ)와 인접하여 배치된 센스 증폭부(SA)를 위한 회로(미도시)를 배치하는 것을 나타내는 것이다.
접합부(CJ)를 위한 회로가 접합부(CJ) 뿐만아니라 콘택 및 접합부(CT & CJ)가 배치되는 영역까지 분산되어 폭(F)에 넓게 배치되고, 콘택 및 접합부(CT & CJ)가 배치되는 영역에 배치되는 콘택(CON)이 콘택 및 접합부(CT & CJ)의 가운데가 아니라 일측으로 치우쳐서 배치되어 있다. 서브 메모리 셀 어레이(SMCA)가 배치되는 영역의 하부 층에 워드 라인(WL)이 배치되고, 상부 층에 메탈로 이루어진 메인 워드 라인(NWL)이 워드 라인(WL)과 중첩되게 배치되어 있다.
콘택 및 접합부(CT & CJ)내에 서브 메모리 셀 어레이(SMCA)의 워드 라인과 메인 워드 라인(NWL)사이에 연결을 위한 콘택(CON)과 도6에 나타낸 것과 같은 접합 부(CJ)에 배치되는 회로들의 일부가 배치된다. 따라서, 접합부(CJ)의 길이(C')가 줄어들게 되고, 이에 따라 메모리 셀 어레이의 레이아웃 면적이 줄어들게 된다. 그리고, 워드 라인(WL) 방향으로 배치되는 센스 증폭부들(SA) 사이의 접합부(CJ)에 배치되는 회로와 워드 라인(WL) 방향으로 배치되는 서브 메모리 셀 어레이들(SMCA) 사이의 접합부(CJ)에 배치되는 회로사이를 연결하는 신호 라인들(SL)이 비트 라인(BL) 방향으로 배치되어 있다.
즉, 도8에 나타낸 반도체 메모리 장치는 도3에 나타낸 반도체 메모리 장치와 마찬가지로 접합부(CJ)에 배치되는 회로를 도1의 콘택부(CT)까지 확장하여 분산 배치함으로써 접합부(CJ)의 길이를 줄일 수 있다. 따라서, 메모리 셀 어레이의 레이아웃 면적을 줄일 수 있다.
본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치는 워드 라인 스트랩 구조를 가짐으로 인해서 워드 라인의 부하가 줄어들게 되어, 고속의 동작이 가능하다.
또한, 본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치는 메인 워드 라인을 형성하는 메탈 라인의 폭을 좁게 함은 물론 접합부(CJ)가 배치되는 영역의 폭을 넓게 하여 접합부(CJ)에 구비되는 회로를 분산 배치함으로써 메모리 셀 어레이가 배치되는 영역의 레이아웃 면적 감소 효율을 증가할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
따라서, 본 발명의 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치는 접합부를 구성하는 회로를 워드 라인 방향으로 배치된 센스 증폭부들사이의 영역뿐만아니라 워드 라인 방향으로 배치된 서브 메모리 셀 어레이들사이의 영역에도 배치함으로써 메모리 셀 어레이의 레이아웃 면적을 줄이는 것이 가능하다.
Claims (19)
- 비트 라인 방향 및 상기 비트 라인 방향과 직교하는 워드 라인 방향으로 배치되고 복수개의 메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이들;상기 비트 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되고 제1회로를 구비하는 센스 증폭부들;상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되고 제2회로를 구비하는 콘택 및 접합부들; 및상기 워드 라인 방향으로 배치된 상기 센스 증폭부들사이에 배치되고 제3회로를 구비하는 접합부들을 구비하는 메모리 셀 어레이를 구비하고,상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 콘택 및 접합부에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택이 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 제1회로는상기 비트 라인 방향으로 배치되는 비트 라인쌍들 전압 차를 감지하여 상기 비트 라인쌍들중의 하나의 라인의 데이터를 센싱 라인으로 인가되는 "하이"레벨의 데이터로 증폭하는 제1PMOS센스 증폭기;상기 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 다른 하나의 라인의 데이터를 반전 센싱 라인으로 인가되는 "로우"레벨로 증폭하는 제1NMOS센스 증폭기; 및프리차지 제어신호에 응답하여 상기 비트 라인쌍들 각각을 프리차지 전압 레벨로 프리차지하는 비트 라인 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 삭제
- 삭제
- 제3항에 있어서, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택이 배치되고, 상기 일부 영역을 제외한 나머지 영역에는 상기 콘택 및 제4회로가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2회로는센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제1PMOS센스 증폭기 드라이버; 및반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제1NMOS센스 증폭기 드라이버를 구비하고,상기 제3회로는프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼; 및상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고,상기 제4회로는상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2회로는센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 2개의 제1PMOS센스 증폭기 드라이버들 또는 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 2개의 제1NMOS센스 증폭기 드라이버들을 구비하고,상기 제3회로는프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼; 및상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하고,상기 제4회로는상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 반도체 메모리 장치는상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 배치되는 콘택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서, 상기 제2회로는센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버; 및반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하고,상기 제3회로는프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼; 및상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항, 제8항, 제10항중 어느 한 항에 있어서, 상기 메인 워드 라인은상기 워드 라인 방향으로 배치되는 상기 서브 메모리 셀 어레이들을 횡단하는 메탈로 형성되고,상기 프리차지 제어신호를 전송하는 신호 라인, 상기 센싱 신호를 전송하는 신호 라인, 및 상기 반전 센싱 신호를 전송하는 신호 라인은 상기 메인 워드 라인이 배치되는 층과 다른 층에 상기 비트 라인 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
- 비트 라인 방향 및 상기 비트 라인 방향과 직교하는 워드 라인 방향으로 복수개의 메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이들을 배치하고,상기 비트 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 제1회로를 구비하는 센스 증폭부들을 배치하고,상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에 제2회로를 구비하는 콘택 및 접합부들을 배치하고,상기 워드 라인 방향으로 배치된 상기 센스 증폭부들사이에 제3회로를 구비하는 접합부들을 배치하고,상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들의 워드 라인과 중첩되게 배치되는 메인 워드 라인을 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
- 제12항에 있어서, 상기 센스 증폭부를 배치시에상기 비트 라인 방향으로 배치되는 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 하나의 라인의 데이터를 센싱 라인으로 인가되는 "하이"레벨의 데이터로 증폭하는 PMOS센스 증폭기, 상기 비트 라인쌍들 각각의 전압 차를 감지하여 상기 비트 라인쌍들중의 다른 하나의 라인의 데이터를 반전 센싱 라인으로 인가되는 "로우"레벨로 증폭하는 NMOS센스 증폭기, 및 프리차지 제어신호에 응답하여 상기 비트 라인쌍들 각각을 프리차지 전압 레벨로 프리차지하는 비트 라인 프리차지 회로를 구비하는 상기 제1회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 제13항에 있어서, 상기 콘택 및 접합부를 배치시에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하고,상기 접합부를 배치시에프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 삭제
- 제13항에 있어서, 상기 콘택 및 접합부를 배치시에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제1PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제1NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 콘택 및 접합부들중 상기 메모리 셀 어레이의 비트 라인 방향으로 가장자리에 배치된 상기 콘택 및 접합부들의 일부 영역에는 상기 콘택을 배치하고, 상기 일부 영역을 제외한 나머지 영역에는 상기 콘택 및 상기 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 제2PMOS센스 증폭기 드라이버와 상기 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 제2NMOS센스 증폭기 드라이버중의 하나의 드라이버를 구비하는 제4회로를 배치하고,상기 접합부를 배치시에프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
- 삭제
- 제13항에 있어서, 상기 콘택 및 접합부를 배치시에상기 메인 워드 라인과 상기 메인 워드 라인과 중첩되게 배치되는 상기 서브 메모리 셀 어레이들 각각의 워드 라인사이의 연결을 위한 콘택, 및 센싱 제어신호에 응답하여 상기 센싱 라인을 구동하기 위한 PMOS센스 증폭기 드라이버와 반전 센싱 제어신호에 응답하여 상기 반전 센싱 라인을 구동하기 위한 NMOS센스 증폭기 드라이버를 구비하는 상기 제2회로를 배치하되, 상기 메모리 셀 어레이의 가장자리의 일측에 배치되는 상기 워드 라인 방향으로 배치된 상기 서브 메모리 셀 어레이들사이에는 상기 콘택을 배치하고,상기 접합부를 배치시에프리차지 동작시에 프리차지 신호를 버퍼하여 상기 프리차지 제어신호를 발생하는 프리차지 버퍼, 상기 프리차지 동작시에 상기 센싱 라인 및 상기 반전 센싱 라인을 상기 프리차지 제어신호에 응답하여 상기 프리차지 전압 레벨로 프리차지하는 센싱 라인 프리차지 회로를 구비하는 상기 제3회로를 배치하는 것을 특징으로 하는 반도체 메모리 장치의 배치 방법.
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