KR100850146B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
본 발명은, 반도체 기판상에 피식각층 및 희생층을 순차 적층되게 형성하는 제1단계와, 희생층상에 개방구를 갖는 감광막 패턴을 형성하는 제2단계와, 감광막 패턴을 식각 베리어로 이용하여 식각함으로써 개방구에 의해 노출되는 희생층을 일부 두께 제거하여 1차 패턴홈을 형성하는 제3단계와, 감광막 패턴을 제거하는 제4단계와, 열산화를 실시하여 잔류하는 희생층의 폭이 줄어들면서 산화층이 형성되고 1차 패턴홈내에 산화층에 의해 폭이 줄어든 2차 패턴홈이 형성되는 제5단계와, 상부측 산화층을 평탄하게 제거하여 희생층이 노출되는 제6단계와, 산화층내에 잔류하는 희생층을 제거하여 1차 관통구가 형성되는 제7단계와, 1차 관통구가 형성된 산화층을 식각 베리어로 이용하여 식각함으로써 1차 관통구에 의해 노출되는 피식각층 부분에 미세 패턴이 형성되는 제8단계와, 산화층을 제거하는 제9단계를 포함한다.
따라서, 고집적화된 반도체 소자의 제조에 필수적인 수 ㎚ 단위의 미세 패턴을 형성할 수 있으므로, 반도체 소자의 성능 및 품질을 향상시킬 수 있는 효과가 있다.
미세 패턴, 열산화, 반도체
Description
도 1은 종래의 반도체 소자의 미세 패턴 형성 방법을 설명하는 공정 단면도,
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순차적으로 보여주는 공정 단면도,
도 3a 내지 도 3j는 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순차적으로 보여주는 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 피식각층
112 : 미세 패턴 120 : 희생층
122 : 1차 패턴홈 130 : 감광막 패턴
130a : 개방구 140 : 산화층
142 : 2차 패턴홈 144 : 1차 관통구
146 : 2차 관통구
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는 포토 리소그래피(photo-lithography) 공정과 함께 열산화(thermal oxidation) 공정을 이용하여 기존의 포토 리소그래피 공정을 통해 구현할 수 있는 최소선폭 보다 약 1/2 정도 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 다양한 형태의 막이 다층 구조로 적층되는 형태를 갖으며, 이러한 다층 구조의 반도체 소자는 일련된 여러 단위공정들을 거쳐 제조된다.
이때, 소정 막에 대해 관통되는 형태의 홀(hole) 또는 함몰되는 형태의 트렌치(trench) 패턴(pattern)을 형성하는데에는 통상 포토 리소그래피(photo-lithography) 공정과 식각(etching) 공정의 조합을 이용한다.
즉, 도 1에 나타낸 바와 같이, 먼저 감광막(photo-resist)을 도포(coating)하고 노광(exposure) 및 현상(developing)하는 포토 리소그래피 공정을 통해 피식각층(10)상에 원하는 배치 및 형상의 개방구(20a)를 갖는 감광막 패턴(20)을 형성하고, 이어서 이방성(anisotropic) 식각이 가능한 RIE(Reactive Ion Etching)와 같은 건식 식각(dry etching)을 실시하여 감광막 패턴(20)상의 개방구(20a)에 의해 노출된 하부측 피식각층(10)을 제거하여 수직되게 패턴(12)을 형성하며, 물론 이후 이용하였던 감광막 패턴(20)을 제거한다.
즉, 감광막 패턴(20)을 식각용 베리어(barrier : 장벽층)로 이용한다.
이와 관련하여, 근래에는 반도체 소자의 고집적화가 대폭 진행됨에 따라 형 성되는 패턴(12) 또는 매우 미세화되었는데, 따라서 노광시의 광원으로 ArF, KrF 등의 단파장의 것을 이용하고, 그에 대해 광학적으로 반응할 수 있는 종류의 감광막을 이용하여 미세 패턴(12)을 형성하는데, 이 방법 또한 광학계의 해상 능력 한계와 감광막 자체의 한계로 인해 수 ㎚의 단위의 미세 패턴(12)을 구현하기는 힘든 상황이다.
즉, 현 시점에서는 포토 리소그래피 공정, 즉 노광공정을 통해 구현할 수 있는 최소선폭 보다도 약 1/2 정도 작은 미세 패턴(12)을 구현할 수 있는 기술이 필요된다.
또한, 감광막 패턴(20)을 식각 베리어로 이용함에 따라 깊은 패턴(12)을 형성하기 위해서는 식각시 견뎌낼 수 있도록 그 만큼 감광막 패턴(20)이 두꺼워야 하므로, 감광막의 마진(margin)을 확보하기 어렵다는 문제점도 있다.
본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 창안된 것으로서, 포토 리소그래피 공정과 함께 열산화(thermal oxidation) 공정을 이용하여 수 ㎚의 단위의 미세 패턴을 구현할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 상기 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 아래에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
상술한 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 반도체 기판상에 피식각층 및 희생층을 순차 적층되게 형성하는 제1단계와, 희생층상에 개방구를 갖는 감광막 패턴을 형성하는 제2단계와, 감광막 패턴을 식각 베리어로 이용하여 식각함으로써 개방구에 의해 노출되는 희생층을 일부 두께 제거하여 1차 패턴홈을 형성하는 제3단계와, 감광막 패턴을 제거하는 제4단계와, 열산화를 실시하여 잔류하는 희생층의 폭이 줄어들면서 산화층이 형성되고 1차 패턴홈내에 산화층에 의해 폭이 줄어든 2차 패턴홈이 형성되는 제5단계와, 상부측 산화층을 평탄하게 제거하여 희생층이 노출되는 제6단계와, 산화층내에 잔류하는 희생층을 제거하여 1차 관통구가 형성되는 제7단계와, 1차 관통구가 형성된 산화층을 식각 베리어로 이용하여 식각함으로써 1차 관통구에 의해 노출되는 피식각층 부분에 미세 패턴이 형성되는 제8단계와, 산화층을 제거하는 제9단계를 포함한다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명에 의하면, 피식각층상에 희생층(sacrificial layer)을 형성하고, 포토 리소그래피 공정을 통해 희생층상에 구현할 수 있는 최소선폭의 패턴을 형성한 다음, 희생층에 대해 열산화(thermal oxidation)를 실시하여 선폭을 1/2 정도 추가로 줄임으로써, 목표로 하는 극미세 패턴을 형성한다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순차적으로 보여주는 공정 단면도이다.
먼저, 도 2a와 같이, 반도체 기판(100)상에 피식각층(110)을 증 착(deposition) 등의 방법을 통해 형성한 다음, 해당 피식각층(110)상에 또한 증착 등의 방법을 통해 희생층(120)을 적층되게 형성한다.
이때, 피식각층(110)은 추후 최종적으로 목적하는 미세 패턴(112)이 형성된다.
그리고, 희생층(120)은 후술하는 열산화시 열적으로 활성화되어 원자를 쉽게 제공할 수 있으면서 반도체 소자 제조분야에서 널리 이용되는 재질로 형성될 수 있으며, 바람직하게 폴리 실리콘(poly Si), 실리콘(Si), 티타늄(Ti) 등의 재질로 형성될 수 있다.
또한, 이 단계에서 피식각층(110) 및 희생층(120)을 형성하는 증착에는 바람직하게 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용할 수 있다.
다음으로, 도 2b와 같이, 감광막 도포, 노광 및 현상으로 이루어지는 포토 리소그래피 공정을 통해 희생층(120)상에 원하는 배치 및 형상의 개방구(130a)를 갖는 감광막 패턴(130)을 형성하며, 이때 해당 개방구(130a)는 포토 리소그래피 공정을 통해 구현 가능한 최소선폭을 갖도록 형성된다.
물론, 필요에 따라서 감광막 패턴(130)의 하부측에 비반사층(BARC : Bottom of Anti Reflection Coating)을 형성하여 노광시에 노광 빛이 반사되는 것을 방지할 수도 있다.
그 다음, 도 2c와 같이, 형성된 감광막 패턴(130)을 식각 베리어로 이용하여 식각함으로써 감광막 패턴(130)상의 개방구(130a)에 의해 노출된 희생층(120) 부분을 일부 두께 제거하여 1차 패턴홈(122)을 형성한다.
이때, 식각은 RIE(Reactive ion etching) 방식을 이용할 수 있다.
이어서, 도 2d와 같이, 1차 패턴홈(122)의 형성을 위해 이용하였던 감광막 패턴(130) 및 비반사층(미도시)을 제거하며, 방법은 애싱(ashing), 습식 세정(wet cleaning) 등을 이용할 수 있다.
다음으로, 도 2e와 같이, 1차 패턴홈(122)이 형성된 희생층(120)에 대해 열산화를 실시하여 잔류하는 희생층(120)상에 산화층(140)을 형성하며, 이때 열산화의 진행에 따라 희생층(120)이 내부의 원자들을 제공하여 산화층(140)이 형성되도록 하고, 원자 제공에 따라 희생층(120)의 폭 및 두께는 대폭 줄어든다.
이에 따라, 결과적으로 1차 패턴홈(122)내에는 그 내부의 양측 및 하부측에 형성된 산화층(140)에 의해 선폭이 1/2 정도로 줄어든 2차 패턴홈(142)이 형성되며, 2차 패턴홈(142) 사이 마다에 잔류하는 각 희생층(120)의 폭 또한 2차 패턴홈(142)의 폭과 동일한 정도로 되며, 이 단계에서 중요한 공정조건으로는 열산화 시간을 적절히 조절하여 2차 패턴홈(142)의 폭 및 잔류하는 각 희생층(120)의 폭이 목표하는 정도로 되도록 하는 것이다.
이때, 열산화는 공정가스로 산소(O2)를 이용하고, 퍼니스(furnace)나 RTP(Rapid Thermal Process)를 이용하여 실시하며, 알려진 습식(wet) 열산화, 건식(dry) 열산화, 라디컬(radical) 열산화 등을 이용할 수 있다.
그리고, 일 예로, 희생층(120)이 폴리 실리콘 또는 실리콘인 경우, 형성되는 산화층(140)은 SiO2이게 된다.
이어서, 도 2f와 같이, 옥사이드 CMP(oxide Chemical-Mechanical Polishing) 또는 전면 식각을 실시하여 상부측에 쌓여진 산화층(140)을 평탄하게 제거함으로써 잔류하는 희생층(120)의 상단부가 노출되도록 한다.
그 다음, 도 2g와 같이, 산화층(140)에 대한 희생층(120)의 제거 선택비가 우수한 조건의 식각을 실시하여 산화층(140)내에 잔류하는 희생층(120)을 완전히 제거함으로써 희생층(120)이 존재하던 곳에 1차 관통구(144)가 형성되도록 한다.
그 후, 도 2h와 같이, 1차 관통구(144)가 형성된 산화층(140)을 식각 베리어로 이용하여 식각함으로써 1차 관통구(144)에 의해 노출된 피식각층(110) 부분을 제거하여 최종적으로 미세 패턴들(112)을 형성하며, 물론 최종 미세 패턴(112)은 홀 또는 트렌치 형태일 수 있다.
다음으로, 도 2i와 같이, 마지막으로 피식각층(110)상의 산화층(140)을 제거하며, 이때 건식 식각, 습식 식각, CMP 등을 이용할 수 있다.
이로써, 포토 리소그래피 공정을 통해 구현할 수 있는 선폭 보다 약 1/2 정도 작은 미세 패턴(112)을 원활히 형성할 수 있으며, 하드 마스크(hard mask) 역할을 하는 산화층(140)을 식각 베리어로 이용하여 식각함으로써 깊은 패턴(112)을 형성할 수도 있다.
한편, 도 3a 내지 도 3j는 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순차적으로 보여주는 공정 단면도이다.
본 실시예에서 도 3a 부터 도 3g 까지는 전술한 도 2a 부터 도 2g 까지와 동일하게 실시하며, 즉 산화층(140)내에 1차 관통구(144)를 형성하기까지는 동일하 다.
그 후, 도 3h와 같이, 잔류하는 산화층(140)에 대해 식각을 일부 실시하여 2차 패턴홈(142)이 완전히 관통되어 2차 관통구(146)로 형성되도록 한다.
이때, 해당 식각에는 옥사이드 RIE를 이용할 수 있다.
이어서, 도 3i와 같이, 1차 관통구(144) 및 2차 관통구(146)가 형성된 산화층(140)을 식각 베리어로 이용하여 피식각층(110)을 식각함으로써 1차 관통구(144) 및 2차 관통구(146)에 의해 노출된 피식각층(110) 부분을 제거하여 최종 미세 패턴들(112)을 조밀하게 형성한다.
물론, 이어서 도 3j와 같이, 최종적으로 피식각층(110)상의 산화층(140)을 제거한다.
즉, 본 실시예에서는 동일한 선폭을 갖을 수 있는 1차 관통구(144)와 함께 2차 관통구(146)를 이용하여 식각함으로써 보다 조밀한 미세 패턴(112)을 형성할 수 있다.
이상, 상기 내용은 본 발명의 바람직한 일 실시예를 단지 예시한 것으로 본 발명의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정과 변경을 가할 수 있음을 인지해야 한다.
본 발명에 따르면, 고집적화된 반도체 소자의 제조에 필수적인 수 ㎚ 단위의 미세 패턴을 형성할 수 있으므로, 반도체 소자의 성능 및 품질을 향상시킬 수 있는 효과가 달성될 수 있다.
Claims (6)
- 반도체 기판상에 피식각층 및 희생층을 순차 적층되게 형성하는 제1단계와,상기 희생층상에 개방구를 갖는 감광막 패턴을 형성하는 제2단계와,상기 감광막 패턴을 식각 베리어로 이용하여 식각함으로써 상기 개방구에 의해 노출되는 상기 희생층을 일부 두께 제거하여 1차 패턴홈을 형성하는 제3단계와,상기 감광막 패턴을 제거하는 제4단계와,열산화를 실시하여 잔류하는 상기 희생층의 폭이 줄어들면서 산화층이 형성되고 상기 1차 패턴홈내에 상기 산화층에 의해 폭이 줄어든 2차 패턴홈이 형성되는 제5단계와,상부측 상기 산화층을 평탄하게 제거하여 상기 희생층이 노출되는 제6단계와,상기 산화층내에 잔류하는 상기 희생층을 제거하여 1차 관통구가 형성되는 제7단계와,상기 1차 관통구가 형성된 상기 산화층을 식각 베리어로 이용하여 식각함으로써 상기 1차 관통구에 의해 노출되는 상기 피식각층 부분에 미세 패턴이 형성되는 제8단계와,상기 산화층을 제거하는 제9단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제5단계의 열산화 실시시,공정가스로 산소(O2)를 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 희생층은 폴리 실리콘(poly Si) 또는 실리콘(Si) 재질이고,상기 산화층은 SiO2 재질인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제5단계는,상기 1차 패턴홈의 폭을 30% 이상 줄이도록 상기 산화층이 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제7단계 실시 후,상기 산화층에 대해 식각을 실시하여 상기 2차 패턴홈이 관통되어 2차 관통구로 형성되는 제7-1단계를 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5 항에 있어서,상기 제7-1단계 실시에 따라 상기 제8단계에서는,상기 1차 관통구 및 상기 제2관통구가 형성된 상기 산화층을 식각 베리어로 이용하여 식각함으로써 상기 1차 관통구 및 상기 제2관통구에 의해 노출되는 상기 피식각층 부분에 미세 패턴이 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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