KR100849508B1 - 바이패스 구조를 갖는 듀얼 포트 메모리 - Google Patents
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Abstract
Description
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- 공유 메모리 영역을 가지는 메모리 셀 어레이;제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스;제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스;상기 제1 프로세서로부터 수신되는 내부 버스 제어 신호를 바이패스하는 제1 바이패스부; 및상기 바이패스되는 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제1항에 있어서,상기 내부 버스 제어 신호는 상기 제2 프로세서의 내부 버스 제어 커맨드, 어드레스 및 상기 내부 버스 제어에 따라 기입 또는 독출되는 데이터 중 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제2항에 있어서,상기 내부 버스 제어 커맨드는 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나를 포함하며,상기 제1 바이패스부는 상기 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나 또는 이들의 조합에 따른 신호를 이용하여 입력되는 어드레스 및 데이터를 상기 제2 바이패스부로 바이패스하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제3항에 있어서,상기 내부 버스 제어 커맨드는 SRAM 커맨드인 것을 특징으로 하는 듀얼 포트 메모리.
- 제4항에 있어서,상기 제1 프로세서의 외부 버스 인터페이스는 상기 제1 프로세서의 제어에 따라 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출을 위한 SDRAM 커맨드 및 상기 SRAM 커맨드를 선택적으로 출력하는 것을 특징으로 하는 듀얼 포트 메모리
- 제2항에 있어서,상기 제1 바이패스부는,상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 제1 프로세서로부터 수신되는 어드레스를 디먹싱하는 제1 디먹스; 및상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 제1 프로세서로부터 수신되는 데이터를 디먹싱하는 제2 디먹스를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제2항에 있어서,상기 제2 바이패스부는,상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 바이패스되는 어드레스를 상기 제2 프로세서 측으로 전달하거나 상기 제2 프로세서로부터 입력되는 어드레스를 상기 제2 메모리 인터페이스로 출력하는 제1 스위칭부; 및상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 바이패스되는 데이터를 상기 제2 프로세서 측으로 전달하거나 상기 제2 프로세서로부터 입력되는 데이터를 상기 제2 메모리 인터페이스로 출력하는 제2 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,상기 제1 스위칭부는, 상기 제2 프로세서의 외부 버스 인터페이스로 연장되며, 소정 분기점에서 상기 내부 버스 제어 커맨드를 수신하는 내부 버스 인터페이스로 분기되는 어드레스 라인과 연결되는 것을 특징으로 하는 듀얼 포트 메모리.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,
- 공유 메모리 영역을 가지는 메모리 셀 어레이;제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스;제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스;상기 제1 프로세서로부터 수신되는 제1 내부 버스 제어 신호를 바이패스하며, 상기 제2 프로세서로부터 수신되는 제2 내부 버스 제어 신호를 상기 제1 프로세서 측으로 전달하는 제1 바이패스부; 및상기 제2 프로세서로부터 수신되는 제2 내부 버스 제어 신호를 상기 제1 바이패스부로 바이패스하며, 상기 제1 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제10항에 있어서,상기 제1 내부 버스 제어 신호는 상기 제2 프로세서의 내부 버스 제어를 위 한 제1 커맨드, 어드레스 및 상기 내부 버스 제어에 따라 기입 또는 독출되는 데이터 중 적어도 하나를 포함하며, 상기 제2 내부 버스 제어 신호는 상기 제1 프로세서의 내부 버스 제어를 위한 제2 커맨드, 어드레스 및 상기 내부 버스 제어에 따라 기입 또는 독출되는 데이터 중 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제11항에 있어서,상기 제1 바이패스부는 상기 제2 커맨드에 포함되는 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나 또는 이들의 조합에 따른 신호를 이용하여 상기 제2 바이패스부로부터 바이패스되는 어드레스 및 데이터를 상기 제1 프로세서로 전달하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제11항에 있어서,상기 제1 바이패스부는,상기 제1 커맨드를 선택 신호로 하여 상기 제1 프로세서로부터 수신되는 어드레스 및 데이터를 디먹싱하는 하나 이상의 디먹스; 및상기 제2 커맨드를 선택 신호로 하여 상기 제2 바이패스부로부터 바이패스되는 어드레스 및 데이터를 상기 제1 프로세서 측으로 전달하는 하나 이상의 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.상기 하나 이상의 스위칭부는,상기 제1 프로세서의 제1 외부 버스 인터페이스로 연장되며, 소정 분기점에서 상기 제2 커맨드를 수신하는 제1 내부 버스 인터페이스로 분기되는 어드레스 라인과 연결되는 제1 스위칭부; 및상기 제1 프로세서의 제1 외부 버스 인터페이스로 연장되며 소정 분기점에서 상기 제2 커맨드를 수신하는 제1 내부 버스 인터페이스로 분기되는 데이터 라인과 연결되는 제2 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제11항에 있어서,상기 제2 바이패스부는 상기 제1 내부 버스 제어 커맨드에 포함되는 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나 또는 이들의 조합에 따른 신호를 이용하여 상기 제1 바이패스부로부터 바이패스되는 어드레스 및 데이터를 상기 제1 프로세서로 전달하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제11항에 있어서,상기 제2 바이패스부는,상기 제2 커맨드를 선택 신호로 하여 상기 제2 프로세서로부터 수신되는 어드레스 및 데이터를 디먹싱하는 하나 이상의 디먹스; 및상기 제1 커맨드를 선택 신호로 하여 상기 제1 바이패스로부터 바이패스되는 어드레스 및 데이터를 상기 제2 프로세서 측으로 전달하는 하나 이상의 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제16항에 있어서,상기 하나 이상의 스위칭부는,상기 제2 프로세서의 외부 버스 인터페이스로 연장되며 소정 분기점에서 상기 제1 커맨드를 수신하는 제2 내부 버스 인터페이스로 분기되는 어드레스 라인과 연결되는 제1 스위칭부; 및상기 제2 프로세서의 외부 버스 인터페이스로 연장되며 소정 분기점에서 상기 제1 커맨드를 수신하는 제2 내부 버스 인터페이스로 분기되는 데이터 라인과 연결되는 제2 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 공유 메모리 영역을 가지는 메모리 셀 어레이;제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스;제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스;호스트에 해당하는 제3 프로세서로부터 수신되는 내부 버스 제어 신호를 바 이패스하는 제1 바이패스부; 및상기 바이패스되는 내부 버스 제어 신호를 슬레이브에 해당하는 제4 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제18항에 있어서,상기 제1 및 제3 프로세서는 어드레스 라인 및 데이터 라인을 공유하는 것을 특징으로 하는 듀얼 포트 메모리.
- 제18항에 있어서,상기 제2 및 제4 프로세서는 어드레스 라인 및 데이터 라인을 공유하는 것을 특징으로 하는 듀얼 포트 메모리.
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2007
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