KR100849508B1 - 바이패스 구조를 갖는 듀얼 포트 메모리 - Google Patents

바이패스 구조를 갖는 듀얼 포트 메모리 Download PDF

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하지태
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엠텍비젼 주식회사
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Abstract

본 발명은 바이패스 구조를 갖는 듀얼 포트 메모리에 관한 것이다. 본 발명은 공유 메모리 영역을 가지는 메모리 셀 어레이, 제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스, 제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스, 상기 제1 프로세서로부터 수신되는 내부 버스 제어 신호를 바이패스하는 제1 바이패스부 및 상기 바이패스되는 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함할 수 있다. 본 발명에 따르면 별도의 외부 신호 라인을 이용하지 않기 때문에 시스템 실장 면적을 감소시키고 성능을 개선할 수 있는 장점이 있다.
바이패스, 듀얼 포트, 프로세서, SRAM, 외부 버스, 인터페이스, 내부 버스

Description

바이패스 구조를 갖는 듀얼 포트 메모리{Dual port memory having bypass structure}
도 1은 종래기술에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면.
도 2는 본 발명의 바람직한 제1 실시예에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 바이패스 상세 구성을 도시한 도면.
도 4는 본 발명의 제1 실시예에 따른 바이패스부의 상세 구성을 도시한 도면.
도 5는 본 발명의 제2 실시예에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면.
도 6은 본 발명의 제2 실시예에 따른 바이패스 상세 구성을 도시한 도면.
도 7은 본 발명의 제2 실시에에 따른 바이패스부의 상세 구성을 도시한 도면.
도 8은 본 발명의 제3 실시예에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면.
본 발명은 바이패스 구조를 갖는 듀얼 포트 메모리 및 이를 포함하는 시스템에 관한 것으로서, 보다 상세하게는 별도의 외부 라인 없이 듀얼 포트 메모리에 연결된 프로세서 사이에서 내부 버스 제어를 위한 신호를 송수신할 수 있는 듀얼 포트 메모리에 관한 것이다.
최근 들어 휴대폰 및 PDA(Personal Digital Assistant) 등과 같은 휴대용 단말기는 음성통화와 같은 이동통신 기능 이외에도 디지털 카메라, 화상전화, 멀티미디어 데이터의 재생 등과 같은 다양한 부가기능을 포함하고 있다.
휴대용 단말기는 상기와 같은 이동 통신 본래의 기능을 처리하는 모뎀 프로세서와 다양한 응용프로그램을 처리하기 위한 응용 프로세서가 구비된다.
또한, 일반적으로 두 개의 프로세서를 가지는 휴대용 단말기에서는 두 개의 프로세서간의 데이터 송수신을 고속으로 수행함으로써 시스템의 처리 성능을 향상시키고, 메모리의 실장 면적을 줄이기 위해 듀얼 포트 메모리(dual port memory, 특히 듀얼 포트 SDRAM)가 사용된다.
즉, 두 개의 프로세서가 듀얼 포트 메모리를 사용하게 되면 각각의 프로세서가 자신의 포트를 사용하여 공유 메모리 영역에 접근하여 데이터를 읽고 쓸 수 있기 때문에 데이터의 전송 및 처리 속도가 더 빠르고 이로 인해 시스템의 전체적인 성능이 향상된다.
도 1은 종래기술에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면이다.
도 1을 참조하면, 각 프로세서(100,104)는 각 외부 버스 인터페이스(102,106)를 통해 듀얼 포트 SDRAM(Synchronous Dynamic Random Access Memory, 108)에 연결된다.
듀얼 포트 SDRAM(108)은 두 개의 프로세서가 각각 독립적으로 기입(write) 또는 독출(read) 작업을 수행하는 전용 메모리 영역과 두 개의 프로세서가 공동으로 액세스(access)하여 기입 또는 독출 작업을 수행하는 공유 메모리 영역을 포함한다.
각 프로세서(100,104)는 공유 메모리 영역에 액세스하고자 하는 경우, 듀얼 포트 SDRAM(108)로부터 권한을 획득한 후에 공유 메모리 영역에 액세스한다.
듀얼 포트 SDRAM(108)는 공유 메모리 영역에 대한 각 프로세서의 상호 배타적(mutual exclusive) 액세스를 보장하고 각 프로세서간의 동기화된 작업을 보장하기 위해 세마포 처리부(semaphore, 110)를 이용한다.
세마포 처리부(110)는 소정의 공유 메모리 영역에 대한 액세스 가능 여부(권한 획득 여부)를 소정의 공유 메모리 영역의 현재의 상태에 따라 이진 논리값(예를 들면, '0' 또는 '1')을 이용하여 각 프로세서(100,104)에게 상호 배타적으로 제공함으로써 소정의 공유 메모리 영역에 각각의 프로세서가 상호 배타적으로 액세스하도록 한다.
권한 획득 후 각 프로세서(100,104)는 SDRAM 커맨드, 어드레스를 듀얼 포트 SDRAM(108) 측으로 전송하고, 기입 모드 시 데이터를 듀얼 포트 SDRAM(108)측으로 출력하고, 독출 모드 시 듀얼 포트 SDRAM(108)로부터 독출된 데이터를 입력 받는 다.
종래기술에 따른 듀얼 포트 SDRAM(108)에 연결된 각 프로세서(100,104)는 공유 메모리 영역에 데이터 기입 또는 독출을 통해 상대 프로세서가 소정 동작을 실행하도록 하는데, 이는 각 프로세서(100,104)가 권한 획득 및 해제 과정을 되풀이하도록 해야 하기 때문에 비효율적인 문제점이 있었다.
한편, 종래기술에 따르면 제1 프로세서(100)가 제2 프로세서(104)로 내부 버스의 제어를 위한 신호를 송수신하는 경우, 도 1에 도시된 바와 같이 호스트 인터페이스(Host Parallel Interface: HPI, 112)와 커맨드, 어드레스 및 데이터를 송수신하기 위한 별도의 신호 라인(114)을 구비하여야 한다.
예를 들어, 제1 프로세서(100)가 메인 프로세서(예를 들어, 모뎀 프로세서)이고, 제2 프로세서(104)가 다양한 응용 프로그램을 처리하기 위한 응용 프로세서인 경우, 메인 프로세서(100)가 응용 프로세서(104)를 부팅시키고, 또한 응용 프로세서(104)가 소정 동작을 실행하도록 하기 위해, 별도의 신호 라인(114)에 포함되는 커맨드 라인 및 어드레스 라인을 통해 호스트 인터페이스(112)로 커맨드, 어드레스 신호를 전송하며, 상기한 신호 라인(114)에 포함되는 데이터라인을 통해 데이터를 입출력한다.
그러나 이와 같이 별도의 신호 라인(114)을 구비하는 경우, 듀얼 포트 SDRAM(108)에 연결된 각 프로세서가 외부 라인을 이용하여 소정 신호를 송수신 하기 때문에 시스템 성능이 저하되며 또한 외부에 하드웨어 와이어의 수가 증가되어 시스템 실장 면적이 커지는 문제점이 있었다.
본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 별도의 외부 신호 라인 없이 상대 프로세서의 내부 버스를 제어할 수 있는 바이패스 구조를 갖는 듀얼 포트 메모리를 제안하고자 한다.
본 발명의 다른 목적은 외부 신호 라인을 제거함으로써 시스템 실장 면적을 줄일 수 있는 바이패스 구조를 갖는 듀얼 포트 메모리를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 공유 메모리 영역을 가지는 메모리 셀 어레이; 제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스; 제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스; 상기 제1 프로세서로부터 수신되는 내부 버스 제어 신호를 바이패스하는 제1 바이패스부; 및 상기 바이패스되는 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리가 제공된다.
본 발명의 다른 측면에 따르면, 공유 메모리 영역을 가지는 메모리 셀 어레이; 제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스; 제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스; 상기 제1 프로세서로부터 수신되는 제1 내부 버스 제어 신호를 바이패스하며, 상기 제2 프로세서로부터 수신되는 제2 내부 버스 제어 신호를 상기 제1 프로세서 측으로 전달하는 제1 바이패스부; 및 상기 제2 프로세서로부터 수신되는 제2 내부 버스 제어 신호를 상기 제1 바이패스부로 바이패스하며, 상기 제1 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리가 제공된다.
본 발명의 다른 측면에 따르면, 공유 메모리 영역을 가지는 메모리 셀 어레이; 제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스; 제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스; 호스트에 해당하는 제3 프로세서로부터 수신되는 내부 버스 제어 신호를 바이패스하는 제1 바이패스부; 및 상기 바이패스되는 내부 버스 제어 신호를 슬레이브에 해당하는 제4 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리가 제공된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것 으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징 들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면이다.
도 2에 도시된 바와 같이, 본 발명에 따른 듀얼 포트 메모리 시스템은 제1 프로세서(200), 제2 프로세서(210), 듀얼 포트 메모리(220)를 포함할 수 있다.
제1 및 제2 프로세서(200,210)는 명령을 해독하고 실행하는 단위로서, 제1 프로세서(200)는 핸드폰과 같은 휴대용 단말기에 사용되는 모뎀 프로세서가 될 수 있고, 제2 프로세서(210)는 휴대용 단말기에서 사용되는 비디오 프로세서, 멀티미디어 프로세서 등과 같은 응용프로그램을 수행하기 위한 응용 프로세서가 될 수 있다.
하기에서는 본 발명에 따른 듀얼 포트 메모리에 2개의 프로세서가 연결되는 것을 중심으로 설명할 것이나 이에 한정되지 않으며 그 이상의 프로세서가 연결되는 경우에도 본 발명에 적용될 수 있을 것이다.
제1 프로세서(200)는 제1 외부 버스 인터페이스(External Bus Interface: EBI, 202)를 통해 듀얼 포트 메모리(220)에 연결된다.
듀얼 포트 메모리(220)는 DRAM 셀 구조를 갖는 듀얼 포트 SDRAM일 수 있으며, 하기에서는 듀얼 포트 메모리(220)를 듀얼 포트 SDRAM인 것으로 설명하나 반드시 이에 한정되는 것은 아니다.
제1 EBI(202)는 메모리 컨트롤러(memory controller) 역할을 수행한다. 본 발명에서 같이 제1 EBI(202)가 SDRAM으로 구성된 듀얼 포트 메모리(220)에 연결되는 경우, 제1 EBI(202)는 SDRAM 뿐만 아니라 SRAM의 기능을 공유할 수 있다.
이러한 경우, 제1 EBI(202)는 SDRAM 커맨드에 해당하는 DRAM 동작을 활성화하는 칩 선택 신호(Chip Select, /CS), 로우 스트로브 신호(Row ADDRress Strobe, /RAS), 칼럼 어드레스의 인가를 알려주는 칼럼 스트로브 신호(Column ADDRress Strobe, /CAS), 데이터의 기입 또는 독출을 결정하는 라이트 인에이블 신호(Write Enable, /WE), 데이터 입출력을 결정하는 출력 인에이블 신호(Ouput Enable, /OE) 및 클럭 인에이블 신호(CKE) 등을 출력할 수 있으나, 또한 SRAM 커맨드에 해당하는 칩 선택 신호(Chip Select, /CS), 라이트 인에이블 신호(Write Enable, /WE), 리드 인에이블 신호(Read Enable, /RE)(리드 인에이블 신호는 상기한 출력 인에이블 신호에 상응할 수 있음)를 출력할 수 있다.
따라서 본 발명의 제1 실시예에 따른 제1 EBI(202)는 SRAM 외부 인터페이스와 동일한 인터페이스를 사용하면서도 단위 메모리 셀 구조가 DRAM의 단위 메모리 셀 구조를 가지며, 리프레쉬 회로를 내장하는 PSRAM(Pseudo SRAM) 외부 인터페이스일 수 있다.
하기에서는 제1 EBI(202)가 SDRAM 커맨드와 SRAM 커맨드를 모두 출력할 수 있는 PSRAM 외부 인터페이스인 것으로 설명하나 반드시 이에 한정되는 것은 아니다.
한편, 제2 프로세서(210) 측에도 듀얼 포트 메모리(220)로 커맨드, 어드레스를 출력하고 데이터를 입출력하기 위한 제2 외부 버스 인터페이스(EBI, 212)가 구비될 수 있다.
본 발명의 바람직한 제1 실시예에 따르면, 제2 프로세서(210) 측에는 별도의 신호 라인을 사용하지 않고 듀얼 포트 메모리(220)만을 공유하면서 상대 프로세서로부터 전달되는 내부 버스 제어 신호(내부 버스 제어를 위한 커맨드, 어드레스 등)를 수신할 수 있는 내부 버스 인터페이스(Internal Bus Interface: IBI, 214)가 제공된다.
전술한 바와 같이, 제1 프로세서(200)측에 연결되는 제1 EBI(202)는 SDRAM 커맨드뿐만 아니라 SRAM 커맨드를 출력할 수 있는데, 본 발명의 바람직한 실시예에 따르면 /CS, /WE 및 /RE를 포함하는 SRAM 커맨드를 제2 프로세서(210)의 내부 버스를 제어하기 위한 신호로 사용할 수 있다.
이때, 제2 프로세서(210) 측에 연결되는 IBI(214)는 제1 프로세서(200)로부 터 전달되는 내부 버스 제어를 위한 커맨드, 어드레스 등을 수신하여 제2 프로세서(210)로 전달한다. 여기서, 내부 버스 인터페이스(214)는 종래의 호스트 인터페이스와 동일한 구성을 가질 수 있다.
이처럼 제2 EBI(212)와는 별도의 내부 버스 인터페이스를 제공하는 것은 일반적인 외부 버스 인터페이스가 커맨드, 어드레스 출력 기능만 있을 뿐 내부 버스 제어를 위해 상대 프로세서에서 수신되는 커맨드 등을 수신할 수 없기 때문이다.
예를 들어, 제1 프로세서(200)가 이동 통신 단말기에서 사용되는 메인 프로세서(베이스밴드 칩 프로세서)이고 제2 프로세서(210)가 응용 프로세서인 경우, 제2 프로세서(210)가 내부 버스 제어 신호를 수신하는 경우는 제1 프로세서(200)가 제2 프로세서(210)를 부팅시키고자 하는 경우 또는 그밖에 제2 프로세서(210)가 다른 동작을 실행하도록 하는 경우가 이에 해당될 수 있을 것이다.
한편, IBI(214)는 제2 프로세서(210) 및 제2 EBI(212)와 하나의 칩으로 구성될 수 있으며, 이에 한정됨이 없이 SRAM 커맨드, 어드레스 등을 수신할 수 있는 별개의 칩으로 구성될 수도 있다.
상기한 바와 같이, 내부 버스를 제어하기 위한 신호는 별도의 외부 라인을 통하지 않고 전달하기 위해 본 발명에 따른 듀얼 포트 메모리(220)에는 바이패스 구조가 제공된다.
도 2에 도시된 바와 같이, 본 발명에 따른 듀얼 포트 메모리(220)는 제1 포트(222)를 통해 제1 EBI(202)를 가지는 제1 프로세서(200)와 연결되고, 제2 포트(224)를 통해 제2 EBI(212)를 가지는 제2 프로세서(210)와 연결된다.
도 2에 도시된 바와 같이, 본 발명에 따른 듀얼 포트 메모리(220)는 듀얼 포트 SDRAM 로직(230)과 제1 바이패스부(250) 및 제2 바이패스부(252)를 포함할 수 있다.
듀얼 포트 SDRAM 로직(230)은 제1 및 제2 프로세서(200,210)가 듀얼 포트 메모리(220)을 공유하면서 사용할 수 있도록 하는 것으로서, 제1 메모리 인터페이스(232), 제2 메모리 인터페이스(234), 제1 프로세서(200)가 전용으로 사용하는 제1 전용 메모리 영역(236), 공유 메모리 영역(238), 제2 전용 메모리 영역(240) 및 세마포 처리부(242)를 포함할 수 있다.
제1 메모리 인터페이스(232)는 SDRAM 메모리 인터페이스로 구성될 수 있다. 제1 메모리 인터페이스(232)는 제1 포트(222)를 통하여 제1 프로세서(200)로부터 SDRAM 커맨드(SDRAM CMD1), 어드레스(ADDR1)를 입력 받고, 어드레스를 로우 어드레스와 컬럼 어드레스로 디코딩한 후 디코딩된 어드레스에 기초하여 소정의 동작 타이밍에 따라 데이터(DATA1)를 메모리 셀 어레이로부터 독출(read)하거나 메모리 셀 어레이(210)에 기입(write)한다.
상기 기입 및 독출은 제1 프로세서(200)에서 제공하는 클럭 신호에 동기되어 이루어질 수 있다.
이를 위해 제1 메모리 인터페이스(232)는 일반적인 SDRAM 인터페이스에서 사용되는 커맨드 디코더(미도시), 로우 디코더(Row decoder) (미도시), 컬럼 디코더(Column decoder)(미도시) 및 입출력 버퍼(미도시) 등을 포함할 수 있다.
제2 메모리 인터페이스(234)는 SDRAM 메모리 인터페이스로 구성될 수 있다. 제2 포트(224)를 통하여 제2 프로세서(210)로부터 SDRAM 커맨드(SDRAM CMD2), 어드레스(ADDR2)를 입력 받고, 어드레스(ADDR2)를 로우 어드레스와 컬럼 어드레스로 디코딩한 후 동작 타이밍에 따라 데이터(DATA2)를 메모리 셀 어레이로부터 독출하거나 메모리 셀 어레이에 기입한다.
제2 메모리 인터페이스(234)는 수신된 어드레스 및 제어신호에 상응하는 제어신호 디코더(미도시), 로우 디코더(미도시), 컬럼 디코더(미도시) 및 입출력 버퍼(미도시) 등이 포함할 수 있다.
메모리 셀 어레이에 해당하는 제1 전용 메모리 영역(236), 공유 메모리 영역(238), 제2 전용 메모리 영역(240)은 DRAM의 단위 메모리 셀 구조를 가지고 소정 크기를 가지는 뱅크(bank) 단위로 형성될 수 있다. 또한 하나의 뱅크 내에서 소정 크기를 가지는 블록(block) 단위로 각각의 공유 메모리 영역이 구성될 수도 있다.
도 2에서 듀얼 포트 메모리 시스템이 하나의 공유 메모리 영역(238)를 포함하는 것으로 도시하였으나, 이에 한정되지 않으며, 더 많은 수의 공유 메모리 영역이 마련될 수도 있다는 점은 당업자에게 있어 자명할 것이다.
세마포 처리부(242)는 공유 메모리 영역(238)에 대한 상호 배타적 액세스를 제어한다.
제1 및 제2 바이패스부(250,252)는 각각 제1 포트(222) 및 제2 포트(224)에 연결되어 각 프로세서에서 입출력되는 커맨드, 어드레스 및 데이터를 선택적으로 출력한다.
제1 바이패스부(250)는 제1 EBI(202)를 통해 제1 프로세서(200)에 연결되어 제1 프로세서(200)로부터 입력되는 신호의 바이패스 기능을 수행한다.
전술한 바와 같이, 제1 EBI(202)는 SDRAM 커맨드뿐만 아니라 제2 프로세서(210)의 내부 버스 제어를 위한 SRAM 커맨드를 출력할 수 있는데, 본 발명에 따른 제1 바이패스부(250)는 소정의 선택 신호에 따라 제1 프로세서(200)로부터 입력되는 어드레스(ADDR1) 및 데이터(DATA1)를 듀얼 포트 SDRAM 로직(220)으로 전달하거나 또는 제2 바이패스부(252)로 바이패스한다.
여기서, 선택 신호는 제1 EBI(202)에서 출력하는 SDRAM 커맨드 또는 SRAM 커맨드 신호일 수 있다.
도 3은 도 2의 바이패스 구조를 상세한 도시한 것으로서, 도 3은 SRAM 커맨드를 선택 신호로 하여 바이패스 하는 과정을 도시한 도면이다.
도 3에 도시된 바와 같이, 본 발명에 따른 제1 바이패스부(250)는 SRAM 커맨드(특히, SRAM 커맨드에 포함되는 /CS)의 입력 여부에 따라 제1 프로세서(200)의 제1 EBI(202)로부터 입력되는 어드레스(ADDR1) 및 데이터(DATA1)를 제2 바이패스부(252)로 바이패스 시킬 수 있다.
그러나 이에 한정됨이 없이 제1 바이패스부(250)는 SRAM 커맨드에 포함되는 /CS, /WE 및 /RE의 조합을 선택 신호로 사용할 수도 있을 것이다.
도 4는 본 발명에 따른 제1 및 제2 바이패스부의 상세 구성을 도시한 도면이다.
도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 제1 바이패스부(250)는 복수의 디먹스(400,402)를 포함할 수 있다.
제1 디먹스(400)는 SRAM 커맨드 신호를 선택 신호로 하여 제1 프로세서(200)로부터 입력된 어드레스(ADDR1)를 듀얼 포트 SDRAM 로직(230) 또는 제2 바이패스부(252) 측으로 바이패스 하는 기능을 수행한다.
제2 디먹스(402)는 역시 SRAM 커맨드를 선택 신호로 하여 제1 프로세서(200)로부터 입력되거나 또는 제1 프로세서(200)로 출력되는 데이터(DATA1)의 디먹싱 기능을 수행한다.
예를 들어, 제2 디먹스(402)는 제1 프로세서(200)로부터 듀얼 포트 SDRAM 로직(230) 또는 제2 프로세서(210)에 기입할 데이터를 입력 받는 경우, SRAM 커맨드에 상응하는 선택 신호에 따라 입력되는 데이터를 듀얼 포트 SDRAM 로직(230)로 전달하거나 또는 제2 바이패스부(252) 측으로 바이패스 하게 된다.
도 4에서는 복수의 디먹스를 포함하는 것으로 도시하였으나, 디먹스 외에도 선택 신호에 응답하여 하나의 입력 신호를 입력 받아 두 개의 출력 신호 중 하나를 선택적으로 출력하는 기능을 수행하는 다른 회로로도 구현이 가능함은 물론이다.
한편, 본 발명에 따른 제2 바이패스부(252)는 복수의 스위칭부(404,406)를 포함할 수 있다.
본 발명에 따른 제1 스위칭부(404)는 제1 프로세서(200)에서 출력하는 SRAM 커맨드를 선택 신호로 하여 제2 프로세서(210)로부터 입력 받은 어드레스(ADDR2)를 듀얼 포트 SDRAM 로직(230)으로 전달하거나 또는 제1 바이패스부(250)로부터 바이패스 되는 어드레스(ADDR1)를 제2 프로세서(210) 측으로 전달하는 기능을 수행한다.
제2 스위칭부(406)는 제1 프로세서(200)에서 출력하는 SRAM 커맨드를 선택 신호로 하여 제2 프로세서(210)로부터 입력 받은 어드레스(DATA2)를 듀얼 포트 SDRAM 로직(230)으로 전달하거나 또는 제1 바이패스부(250)로부터 바이패스 되는 어드레스(DATA1)를 제2 프로세서(210) 측으로 출력하는 기능을 수행한다. 이때, 제2 스위칭부(406)는 제1 프로세서(200)의 SRAM 커맨드에 따라 제2 프로세서(210)가 출력하는 데이터(DATA1)를 제1 바이패스부(250) 측으로 전달할 수도 있다.
여기서, 스위칭부(404,406)는 소정의 선택 신호에 따라 열리거나 닫히는 복수의 3상 버퍼로 구성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
본 발명의 바람직한 제1 실시예에 따르면, 제2 프로세서(210) 측 어드레스 라인(254)은 제1 스위칭부(404)에서 제2 EBI(212)로 연장되며 또한 소정 분기점(258)에서 IBI(214)로 분기되어 연장된다.
제2 프로세서(210)에서 출력하는 어드레스는 어드레스 라인(254)을 통해 제1 스위칭부(404)로 전달되며, 제1 프로세서(200)에서 출력되어 바이패스 되는 어드레스는 분기된 어드레스 라인(254)을 통해 제1 스위칭부(404)에서 IBI(214)로 전달된다.
또한, 제2 프로세서(210)에 상응하는 데이터 라인(256)은 제2 스위칭부(406)에서 제2 EBI(212)로 연장되며 또한 소정 분기점(260)에서 IBI(214)로 분기된다.
제2 프로세서(210)에서 입출력하는 데이터는 데이터 라인(256)을 통해 제2 스위칭부(404)로 전달되며, 제1 프로세서(200)에서 출력되어 바이패스 되는 데이터(또는 제1 프로세서(200)에 전달할 데이터)는 분기된 데이터 라인(256)을 통해 제2 스위칭부(406)에서 IBI(214)로 입력되거나 또는 IBI(214)에서 제2 스위칭부(406)로 출력된다.
IBI(214)에 듀얼 포트 메모리(220)로부터 SRAM 커맨드가 수신되는 경우, 제2 프로세서(210)는 IBI(214)에 수신된 커맨드, 어드레스 및 데이터에 따라 내부 버스를 제어하는 과정을 수행한다.
본 발명에 따르면, 제1 프로세서(200)가 제2 프로세서(210)의 내부 버스 제어 신호를 듀얼 포트 메모리(220)를 경유하여 내부 버스 인터페이스로 분기되는 어드레스 라인(254) 및 데이터 라인(256)의 분기를 통해 전달할 수 있기 때문에 메모리 성능을 향상시킬 수 있다.
상기에서는 제2 프로세서 측에만 내부 버스 인터페이스가 구비되는 것으로 설명하였으나, 본 발명의 제2 실시예에 따르면 듀얼 포트 메모리(220)에 연결되는 복수의 프로세서가 모두 내부 버스 제어를 위한 신호를 송수신할 수 있다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 듀얼 포트 메모리 시스템의 구성을 도시한 도면이다.
도 5에 도시된 바와 같이, 본 발명에 따른 듀얼 포트 메모리 시스템은 제1 EBI(202) 및 제1 IBI(204)를 갖는 제1 프로세서(200), 듀얼 포트 메모리(220) 및 제2 EBI(212) 및 제2 IBI(214)를 갖는 제2 프로세서(210)를 포함할 수 있다.
제1 IBI(204)는 제2 프로세서(210)에서 전달하는 내부 버스 제어를 위한 신호, 예를 들어, SRAM 커맨드, 어드레스(ADDR2)를 수신하며, SRAM 커맨드에 따라 데이터를 입출력하는 기능을 수행한다.
상기한 도 2에서는 제1 EBI(202)가 SDRAM 커맨드 및 SRAM 커맨드를 모두 출력하는 것으로 설명하였으나, 도 5에서는 제1 IBI(204)가 내부 버스 제어를 위한 SRAM 커맨드를 출력할 수 있으므로 제1 EBI(202)는 단지 SDRAM 커맨드 출력만을 수행할 수 있다.
이와 같이, 제1 프로세서(200)가 제1 IBI(204)를 포함하는 경우, 제1 프로세서(200)에 상응하는 어드레스 라인(500)은 제1 바이패스부(510)에서 제1 EBI(202)로 연장되며 또한 소정 분기점(501)에서 제1 IBI(204)로 분기된다.
여기서, 제1 EBI(202)가 듀얼 포트 SDRAM 로직(230)의 메모리 셀에 상응하는 어드레스(ADDR1)를 출력하는 경우, 해당 어드레스는 어드레스 라인(500)을 통해 제1 바이패스부(510)로 전달되며, 제2 프로세서(210)가 내부 버스를 제어하기 위해 출력하는 어드레스(ADDR2)는 분기된 어드레스 라인(500)을 통해 제1 바이패스부(510)에서 제1 IBI(204)로 전달된다.
데이터 라인(502)은 제1 바이패스부(510)에서 제1 EBI(202)로 연장되며 또한 소정 분기점(503)에서 제1 IBI(204)로 분기된다.
여기서, 듀얼 포트 SDRAM 로직(230)의 메모리 셀에 데이터를 기입하는 경우, 해당 데이터는 데이터 라인(502)을 통해 제1 EBI(202)에서 제1 바이패스부(510)로 전달되며, 독출하는 경우 해당 데이터는 데이터 라인(502)을 통해 제1 바이패스부(510)에서 제1 EBI(202)로 전달된다.
한편, 제2 프로세서(210)가 제1 프로세서(200)의 내부 버스를 제어하기 위한 데이터(DATA2)는 분기된 데이터 라인(502)을 통해 제1 바이패스부(510)와 제1 IBI(204) 사이에서 입출력된다.
본 발명의 제2 실시예에 따르면, 제2 프로세서(210), 제2 EBI(212), 제2 IBI(214) 및 듀얼 포트 메모리(220)에서 제2 EBI(212) 및 제2 IBI(214)로 분기되어 연장되는 어드레스 라인(254) 및 데이터 라인(256)은 도 2 내지 도 4에서 설명한 것과 동일하므로 이에 대한 상세한 설명은 생략한다.
제1 바이패스부(510)는 제1 프로세서(200)에서 제2 프로세서(210)의 내부 버스를 제어하기 위해 출력하는 어드레스 및 데이터를 소정의 선택 신호에 따라 듀얼 포트 SDRAM 로직(230)에 전달하거나 또는 제2 바이패스부(512)로 바이패스한다.
또한, 제1 바이패스부(510)는 소정의 선택 신호에 따라 제2 프로세서(210)에서 전달되는 어드레스 및 데이터를 제2 프로세서(210)의 제1 IBI(204)로 출력하는 기능도 수행할 수 있다.
도 6은 각 프로세서(200,210)에서 출력하는 SRAM 커맨드를 선택 신호로 사용하는 경우를 도시한 것으로서, 제1 프로세서(200)에서 제2 프로세서(210)의 내부 버스를 제어하기 위해 SRAM 커맨드(SRAM CMD1)를 출력하는 경우, 제1 바이패스부(510)는 입력되는 어드레스(ADDR1) 및 데이터(DATA1)를 제2 바이패스부(512)로 출력한다. 또한, 제1 바이패스부(510)는 제2 프로세서(210)에서 출력하는 SRAM 커맨드(SRAM CMD2)에 따라 제2 바이패스부(512)에서 바이패스되는 어드레스 및 데이터를 제1 IBI(204)로 출력하는 기능을 수행한다.
제2 프로세서(210)에서 제1 프로세서(200)의 내부 버스를 제어하기 위해 SRAM 커맨드(SRAM CMD2)를 출력하는 경우, 제2 바이패스부(512)는 입력되는 어드레 스(ADDR2) 및 데이터(DATA2)를 제1 바이패스부(510)로 출력한다. 또한, 제2 바이패스부(512)는 제1 프로세서(200)의 제1 IBI(204)에서 출력하는 SRAM 커맨드(SRAM CMD1)에 따라 제1 바이패스부(510)에서 전달되는 어드레스 및 데이터를 제2 IBI(214)로 출력하는 기능을 수행한다.
제1 및 제2 프로세서(200,210)가 모두 내부 버스 인터페이스(204,214)를 갖는 경우, 제1 및 제2 바이패스부(510,512)의 구성은 도 4와는 달라질 수 있으며, 도 7은 도 5의 바이패스부 상세 구성을 도시한 도면이다.
도 7에 도시된 바와 같이, 본 발명에 따른 제1 바이패스부(510)는 복수의 디먹스(700,702) 및 복수의 스위칭부(704,706)를 포함할 수 있다.
제1 디먹스(700)는 SRAM 커맨드(예를 들어, 도 6의 SRAM CMD1)를 선택 신호로 하여 제1 프로세서(200)로부터 입력된 어드레스(ADDR1)를 듀얼 포트 SDRAM 로직(230) 또는 제2 바이패스부(512) 측으로 바이패스 하는 기능을 수행한다.
제1 스위칭부(704)는 소정의 선택 신호에 따라 제2 바이패스부(512) 측에서 바이패스 되는 어드레스를 수신하여 제1 IBI(204)로 출력한다. 여기서 제1 스위칭부(704)의 선택 신호는 제2 프로세서(210)의 SRAM 커맨드(SRAM CMD2)일 수 있다.
제2 디먹스(702)는 선택 신호에 따라 제1 프로세서(200)로부터 입력되거나 또는 제1 프로세서(200)로 출력되는 데이터의 디먹싱 기능을 수행한다.
한편, 제2 스위칭부(706)는 선택 신호에 따라 내부 버스 제어를 위한 데이터의 스위칭 기능을 수행한다. 예를 들어, SRAM 커맨드(SRAM CMD2)가 수신되는 경우, 제2 스위칭부(706)는 내부 버스 제어를 위해 제2 프로세서(210)가 전달하는 데이터 를 제1 IBI(204)로 출력하거나 제1 프로세서(200)가 전달하는 데이터를 제2 바이패스부(512)로 바이패스한다.
한편, 제2 바이패스부(512) 역시 복수의 디먹스(710,712) 및 복수의 스위칭부(714,716)를 포함할 수 있다.
제3 디먹스(710)는 SRAM 커맨드 신호(예를 들어, 도 6의 SRAM CMD2)를 선택 신호로 하여 제2 프로세서(210)로부터 입력된 어드레스(ADDR2)를 듀얼 포트 SDRAM 로직(230) 또는 제1 바이패스부(510) 측으로 바이패스 하는 기능을 수행한다.
제3 스위칭부(714)는 소정의 선택 신호에 따라 제1 바이패스부(510) 측의 제1 디먹스(700)에서 바이패스 되는 어드레스를 수신하여 제2 IBI(214)로 출력한다. 여기서 제3 스위칭부(714)의 선택 신호는 제1 프로세서(200)의 SRAM 커맨드(SRAM CMD1)일 수 있다.
제3 디먹스(712)는 선택 신호에 따라 제2 프로세서(210)로부터 입력되거나 또는 제2 프로세서(210)로 출력되는 데이터의 디먹싱 기능을 수행한다.
한편, 제4 스위칭부(716)는 선택 신호에 따라 내부 버스 제어를 위한 데이터의 스위칭 기능을 수행한다. 예를 들어, SRAM 커맨드(SRAM CMD1)가 수신되는 경우, 제4 스위칭부(716)는 내부 버스 제어를 위해 제1 프로세서(200)가 전달하는 데이터를 제2 IBI(214)로 출력하거나 내부 버스 제어의 결과로 제2 프로세서(210)가 전달하는 데이터를 제1 바이패스부(510)의 제2 디먹스(702)로 출력한다.
한편, 도 8은 본 발명의 바람직한 제3 실시예에 따른 듀얼 포트 메모리 시스템을 도시한 도면이다.
도 8은 제1 및 제2 프로세서(200,210)와 별개로 듀얼 포트 메모리(220)를 통해 제3 프로세서(800)가 제4 프로세서(810)의 내부 버스를 제어하기 위한 신호를 전달하는 경우를 도시한 도면이다.
도 8과 같은 구성에 있어서, 서로 인접한 제1 프로세서(200) 및 제 3 프로세서(800)는 어드레스 라인 및 데이터 라인을 공유하여 사용할 수 있으며, 제2 프로세서(210) 및 제3 프로세서(800)가 어드레스 라인 데이터 라인을 공유하여 사용할 수 있다.
제1 및 제3 프로세서에 상응하는 어드레스 라인(820)은 제1 바이패스부(806)에서 제1 EBI(202)로 연장되며 또한 소정 분기점(821)에서 제3 프로세서의 제1 HPI(Host Parallel Interface, 802)로 분기될 수 있다.
또한, 제1 및 제3 프로세서에 상응하는 데이터 라인(822)은 제1 바이패스부(806)에서 제1 EBI(202)로 연장되며 또한 소정 분기점(823)에서 제3 프로세서의 제1 HPI(Host Parallel Interface, 802)로 분기될 수 있다.
한편, 제2 및 제4 프로세서에 상응하는 어드레스 라인(824)은 제2 바이패스부(808)에서 제2 EBI(212)로 연장되며 또한 소정 분기점(825)에서 제4 프로세서의 제2 HPI(Host Parallel Interface, 812)로 분기될 수 있다.
또한, 제2 및 제4 프로세서에 상응하는 데이터 라인(826)은 제2 바이패스부(808)에서 제2 EBI(212)로 연장되며 또한 소정 분기점(827)에서 제4 프로세서의 제2 HPI(Host Parallel Interface, 812)로 분기될 수 있다.
호스트-슬레이브 구조에서 호스트에 해당하는 제3 프로세서(800)가 제4 프로 세서(810)의 내부 버스를 제어하기 위한 신호를 전송하고자 하는 경우, 상기한 바와 같이 제3 프로세서(800)와 제1 프로세서(200)가 어드레스 및 데이터 라인을 공유하기 때문에 제1 바이패스부(806)는 제3 프로세서(800)의 제1 HPI(802)가 출력하는 내부 버스 제어 신호(예를 들어, SRAM CMD)를 선택 신호로 하여 입력되는 어드레스 및 데이터를 듀얼 포트 SDRAM 로직(230)으로 전달하거나 제2 바이패스부(808)로 바이패스한다.
제1 바이패스부(808)는 제1 프로세서(200)에서 출력하는 어드레스 및 제3 프로세서(800)에서 출력하는 어드레스를 디먹싱하여 출력하는 디먹스를 포함할 수 있으며, 제1 프로세서(200) 및 내부 버스 제어에 따라 제4 프로세서에 입출력되는 데이터를 제1 HPI(802)로 전달하기 위한 스위칭부를 포함할 수 있다.
한편, 제2 바이패스부(808)는 스위칭부를 포함하면서 제2 EBI(212)로부터 입력되는 SDRAM 커맨드를 듀얼 포트 SDRAM 로직(230)으로 전달하거나, 제1 바이패스부(806)로부터 전달되는 제3 프로세서의 SRAM 커맨드를 제2 HPI(812)로 출력한다.
또한, 별도의 스위칭부를 통해 제2 프로세서(210)와 듀얼 포트 SDRAM 로직(230) 사이 및 제3 프로세서(800)와 제4 프로세서(810) 사이에 데이터의 입출력이 가능하도록 할 수 있다.
상기에서는 제1 및 제2 프로세서가 SDRAM 인터페이싱하는 것으로 도시하였으나 이에 한정됨이 없이 제1 및 제2 프로세서가 도 2 내지 도 7과 같이 상대 프로세서의 내부 버스 제어를 위한 신호를 송수신하는 경우도 본 발명의 범주에 포함될 수 있다는 점을 당업자는 이해하여야 할 것이다.
본 발명의 제3 실시예에 따르면 제3 프로세서 및 제4 프로세서는 듀얼 포트 메모리를 통해 내부 버스 제어를 위한 신호를 송수신할 수 있어 외부에 별도의 신호 라인을 구비하지 않아도 되며, 복수의 프로세서 사이에 신호 전달을 효율적으로 처리할 수 있게 된다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 바이패스 구조를 갖는 듀얼 포트 메모리를 통해 복수의 프로세서 사이에서 내부 버스의 제어를 위한 신호를 별도의 외부 신호 라인 없이 전달할 수 있는 장점이 있다.
또한 본 발명에 따르면 별도의 외부 신호 라인이 없기 때문에 시스템칩 실장 면적을 줄일 수 있는 장점이 있다.

Claims (20)

  1. 공유 메모리 영역을 가지는 메모리 셀 어레이;
    제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스;
    제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스;
    상기 제1 프로세서로부터 수신되는 내부 버스 제어 신호를 바이패스하는 제1 바이패스부; 및
    상기 바이패스되는 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  2. 제1항에 있어서,
    상기 내부 버스 제어 신호는 상기 제2 프로세서의 내부 버스 제어 커맨드, 어드레스 및 상기 내부 버스 제어에 따라 기입 또는 독출되는 데이터 중 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  3. 제2항에 있어서,
    상기 내부 버스 제어 커맨드는 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나를 포함하며,
    상기 제1 바이패스부는 상기 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나 또는 이들의 조합에 따른 신호를 이용하여 입력되는 어드레스 및 데이터를 상기 제2 바이패스부로 바이패스하는 것을 특징으로 하는 듀얼 포트 메모리.
  4. 제3항에 있어서,
    상기 내부 버스 제어 커맨드는 SRAM 커맨드인 것을 특징으로 하는 듀얼 포트 메모리.
  5. 제4항에 있어서,
    상기 제1 프로세서의 외부 버스 인터페이스는 상기 제1 프로세서의 제어에 따라 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출을 위한 SDRAM 커맨드 및 상기 SRAM 커맨드를 선택적으로 출력하는 것을 특징으로 하는 듀얼 포트 메모리
  6. 제2항에 있어서,
    상기 제1 바이패스부는,
    상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 제1 프로세서로부터 수신되는 어드레스를 디먹싱하는 제1 디먹스; 및
    상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 제1 프로세서로부터 수신되는 데이터를 디먹싱하는 제2 디먹스를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  7. 제2항에 있어서,
    상기 제2 바이패스부는,
    상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 바이패스되는 어드레스를 상기 제2 프로세서 측으로 전달하거나 상기 제2 프로세서로부터 입력되는 어드레스를 상기 제2 메모리 인터페이스로 출력하는 제1 스위칭부; 및
    상기 내부 버스 제어 커맨드를 선택 신호로 하여 상기 바이패스되는 데이터를 상기 제2 프로세서 측으로 전달하거나 상기 제2 프로세서로부터 입력되는 데이터를 상기 제2 메모리 인터페이스로 출력하는 제2 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 스위칭부는, 상기 제2 프로세서의 외부 버스 인터페이스로 연장되며, 소정 분기점에서 상기 내부 버스 제어 커맨드를 수신하는 내부 버스 인터페이스로 분기되는 어드레스 라인과 연결되는 것을 특징으로 하는 듀얼 포트 메모리.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
  10. 공유 메모리 영역을 가지는 메모리 셀 어레이;
    제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스;
    제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스;
    상기 제1 프로세서로부터 수신되는 제1 내부 버스 제어 신호를 바이패스하며, 상기 제2 프로세서로부터 수신되는 제2 내부 버스 제어 신호를 상기 제1 프로세서 측으로 전달하는 제1 바이패스부; 및
    상기 제2 프로세서로부터 수신되는 제2 내부 버스 제어 신호를 상기 제1 바이패스부로 바이패스하며, 상기 제1 내부 버스 제어 신호를 상기 제2 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  11. 제10항에 있어서,
    상기 제1 내부 버스 제어 신호는 상기 제2 프로세서의 내부 버스 제어를 위 한 제1 커맨드, 어드레스 및 상기 내부 버스 제어에 따라 기입 또는 독출되는 데이터 중 적어도 하나를 포함하며, 상기 제2 내부 버스 제어 신호는 상기 제1 프로세서의 내부 버스 제어를 위한 제2 커맨드, 어드레스 및 상기 내부 버스 제어에 따라 기입 또는 독출되는 데이터 중 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  12. 제11항에 있어서,
    상기 제1 바이패스부는 상기 제2 커맨드에 포함되는 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나 또는 이들의 조합에 따른 신호를 이용하여 상기 제2 바이패스부로부터 바이패스되는 어드레스 및 데이터를 상기 제1 프로세서로 전달하는 것을 특징으로 하는 듀얼 포트 메모리.
  13. 제11항에 있어서,
    상기 제1 바이패스부는,
    상기 제1 커맨드를 선택 신호로 하여 상기 제1 프로세서로부터 수신되는 어드레스 및 데이터를 디먹싱하는 하나 이상의 디먹스; 및
    상기 제2 커맨드를 선택 신호로 하여 상기 제2 바이패스부로부터 바이패스되는 어드레스 및 데이터를 상기 제1 프로세서 측으로 전달하는 하나 이상의 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    상기 하나 이상의 스위칭부는,
    상기 제1 프로세서의 제1 외부 버스 인터페이스로 연장되며, 소정 분기점에서 상기 제2 커맨드를 수신하는 제1 내부 버스 인터페이스로 분기되는 어드레스 라인과 연결되는 제1 스위칭부; 및
    상기 제1 프로세서의 제1 외부 버스 인터페이스로 연장되며 소정 분기점에서 상기 제2 커맨드를 수신하는 제1 내부 버스 인터페이스로 분기되는 데이터 라인과 연결되는 제2 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  15. 제11항에 있어서,
    상기 제2 바이패스부는 상기 제1 내부 버스 제어 커맨드에 포함되는 칩 선택 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 중 적어도 하나 또는 이들의 조합에 따른 신호를 이용하여 상기 제1 바이패스부로부터 바이패스되는 어드레스 및 데이터를 상기 제1 프로세서로 전달하는 것을 특징으로 하는 듀얼 포트 메모리.
  16. 제11항에 있어서,
    상기 제2 바이패스부는,
    상기 제2 커맨드를 선택 신호로 하여 상기 제2 프로세서로부터 수신되는 어드레스 및 데이터를 디먹싱하는 하나 이상의 디먹스; 및
    상기 제1 커맨드를 선택 신호로 하여 상기 제1 바이패스로부터 바이패스되는 어드레스 및 데이터를 상기 제2 프로세서 측으로 전달하는 하나 이상의 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 하나 이상의 스위칭부는,
    상기 제2 프로세서의 외부 버스 인터페이스로 연장되며 소정 분기점에서 상기 제1 커맨드를 수신하는 제2 내부 버스 인터페이스로 분기되는 어드레스 라인과 연결되는 제1 스위칭부; 및
    상기 제2 프로세서의 외부 버스 인터페이스로 연장되며 소정 분기점에서 상기 제1 커맨드를 수신하는 제2 내부 버스 인터페이스로 분기되는 데이터 라인과 연결되는 제2 스위칭부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  18. 공유 메모리 영역을 가지는 메모리 셀 어레이;
    제1 프로세서로부터 제1 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 대해 데이터의 기입 또는 독출 동작을 수행하는 제1 메모리 인터페이스;
    제2 프로세서로부터 제2 포트를 통해 제공된 어드레스 및 커맨드에 기초하여 상기 공유 메모리 영역에 데이터의 기입 또는 독출 동작을 수행하는 제2 메모리 인터페이스;
    호스트에 해당하는 제3 프로세서로부터 수신되는 내부 버스 제어 신호를 바 이패스하는 제1 바이패스부; 및
    상기 바이패스되는 내부 버스 제어 신호를 슬레이브에 해당하는 제4 프로세서 측으로 전달하는 제2 바이패스부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리.
  19. 제18항에 있어서,
    상기 제1 및 제3 프로세서는 어드레스 라인 및 데이터 라인을 공유하는 것을 특징으로 하는 듀얼 포트 메모리.
  20. 제18항에 있어서,
    상기 제2 및 제4 프로세서는 어드레스 라인 및 데이터 라인을 공유하는 것을 특징으로 하는 듀얼 포트 메모리.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001671A (en) 1989-06-27 1991-03-19 Vitelic Corporation Controller for dual ported memory
JPH0546527A (ja) * 1991-08-14 1993-02-26 Matsushita Electric Ind Co Ltd デユアルポートメモリ回路
KR20020058194A (ko) * 2000-12-29 2002-07-12 엘지전자 주식회사 이중 버스 구조를 이용한 데이터 처리장치
KR20060043911A (ko) * 2004-11-10 2006-05-16 삼성전자주식회사 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법
KR20060100143A (ko) * 2005-03-16 2006-09-20 삼성전자주식회사 다수개의 프로세서들에 억세스 가능한 메모리 장치를 갖는시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001671A (en) 1989-06-27 1991-03-19 Vitelic Corporation Controller for dual ported memory
JPH0546527A (ja) * 1991-08-14 1993-02-26 Matsushita Electric Ind Co Ltd デユアルポートメモリ回路
KR20020058194A (ko) * 2000-12-29 2002-07-12 엘지전자 주식회사 이중 버스 구조를 이용한 데이터 처리장치
KR20060043911A (ko) * 2004-11-10 2006-05-16 삼성전자주식회사 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법
KR20060100143A (ko) * 2005-03-16 2006-09-20 삼성전자주식회사 다수개의 프로세서들에 억세스 가능한 메모리 장치를 갖는시스템

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