KR100849063B1 - Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time - Google Patents

Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time Download PDF

Info

Publication number
KR100849063B1
KR100849063B1 KR1020020036712A KR20020036712A KR100849063B1 KR 100849063 B1 KR100849063 B1 KR 100849063B1 KR 1020020036712 A KR1020020036712 A KR 1020020036712A KR 20020036712 A KR20020036712 A KR 20020036712A KR 100849063 B1 KR100849063 B1 KR 100849063B1
Authority
KR
South Korea
Prior art keywords
active signal
bank active
signal
refresh
cycle time
Prior art date
Application number
KR1020020036712A
Other languages
Korean (ko)
Other versions
KR20040001495A (en
Inventor
정영한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020036712A priority Critical patent/KR100849063B1/en
Publication of KR20040001495A publication Critical patent/KR20040001495A/en
Application granted granted Critical
Publication of KR100849063B1 publication Critical patent/KR100849063B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time)에 대해 뱅크 액티브 신호(bank active signal)를 최적화하는 회로가 제공된다. 본 발명에 의한 회로는 리프레쉬 액티브 신호의 수신에 따라 활성화된 뱅크 액티브 신호를 출력하고, 자동 리프레쉬 신호의 수신에 따라 비활성화된 뱅크 액티브 신호를 출력하는 플립플롭과, 상기 뱅크 액티브 신호를 소정 시간 지연시켜 상기 자동 리프레쉬 신호를 생성하는 복수의 지연소자를 구비한다. 그리고 상기 복수의 지연소자는 상기 뱅크 액티브 신호를 지연시키는 시간이 서로 다르며, 상기 복수의 지연소자 중에서 어느 하나의 지연소자만이 상기 자동 리프레쉬 로우 사이클 시간에 따라 인에이블된다. Circuitry is provided to optimize the bank active signal for an auto refresh row cycle time. The circuit according to the present invention outputs a bank active signal activated upon receipt of a refresh active signal, a flip-flop for outputting a bank active signal deactivated upon receipt of an automatic refresh signal, and delays the bank active signal by a predetermined time. A plurality of delay elements for generating the automatic refresh signal is provided. The delay elements have different time delays for the bank active signal, and only one delay element among the plurality of delay elements is enabled according to the automatic refresh low cycle time.

자동 리프레쉬 로우 사이클 시간, 지연소자, 플립플롭, 뱅크 액티브 신호Auto Refresh Low Cycle Time, Delay, Flip-Flop, and Bank Active Signals

Description

자동 리프레쉬 로우 사이클 시간에 뱅크 액티브 신호를 최적화하는 회로 및 방법{CIRCUIT AND METHOD FOR OPTIMIZING BANK ACTIVE SIGNAL WITH RESPECT TO AUTO REFRESH ROW CYCLE TIME}CIRCUIT AND METHOD FOR OPTIMIZING BANK ACTIVE SIGNAL WITH RESPECT TO AUTO REFRESH ROW CYCLE TIME}

도 1은 자동 리프레쉬 로우 사이클 시간과 뱅크 액티브 신호 사이의 관계를 설명하는 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram for explaining a relationship between an automatic refresh low cycle time and a bank active signal.

도 2는 종래의 뱅크 액티브 신호를 생성하는 회로의 구성도.2 is a block diagram of a circuit for generating a conventional bank active signal.

도 3은 도 2에 도시된 회로의 신호 파형도.3 is a signal waveform diagram of the circuit shown in FIG. 2;

도 4는 본 발명의 일 실시예에 의한 뱅크 액티브 신호의 최적화 회로의 구성도.4 is a configuration diagram of a bank active signal optimization circuit according to an embodiment of the present invention.

도 5는 도 4에 도시된 회로의 신호 파형도.5 is a signal waveform diagram of the circuit shown in FIG. 4;

본 발명은 자동 리프레쉬 로우 사이클 시간에 뱅크 액티브 신호를 최적화하는 회로 및 방법에 관한 것으로서, 특히 리프레쉬가 필요한 휘발성 셀로 뱅크 구조를 이루고 있는 반도체 메모리 소자에서 자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time)에 뱅크 액티브 신호(bank active signal)를 최적화하는 회로 및 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit and method for optimizing a bank active signal for an automatic refresh low cycle time, and more particularly to an auto refresh row cycle time in a semiconductor memory device having a bank structure with volatile cells requiring refresh. A circuit and method for optimizing a bank active signal are disclosed.

도 1은 자동 리프레쉬 로우 사이클 시간과 뱅크 액티브 신호 사이의 관계를 설명하는 도면이다. 도 1에 도시되어 있는 바와 같이 외부로부터 입력되는 자동 리프레쉬 명령어(A-REF)의 주기를 자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time : 이하, "tRFC"라고 함)이라고 한다. 자동 리프레쉬 명령어에 의해 뱅크 액티브 신호(BA)가 인에이블 되고 디스에이블 되어 전체 메모리 소자를 동작시킨다. 1 is a diagram illustrating a relationship between an automatic refresh low cycle time and a bank active signal. As shown in FIG. 1, the period of the auto refresh command A-REF input from the outside is called an auto refresh row cycle time (hereinafter referred to as “tRFC”). The bank refresh signal BA is enabled and disabled by the automatic refresh command to operate the entire memory device.

도 2는 종래의 뱅크 액티브 신호를 생성하는 회로의 구성도이다. 도 2에 도시되어 있는 바와 같이 리프레쉬 액티브 신호(REFACT)에 의해 세팅되고, 리셋 신호(RST) 또는 자동 리프레쉬 신호(REFPRE)에 의해 리셋 되는 플립플롭(202)과 뱅크 액티브 신호(BA)의 상승 에지만을 시간 tD 만큼 지연시키는 지연소자(204)로 이루어진다. 2 is a block diagram of a circuit for generating a conventional bank active signal. As shown in FIG. 2, the rising edges of the flip-flop 202 and the bank active signal BA, which are set by the refresh active signal REFACT and are reset by the reset signal RST or the auto refresh signal REFPRE, are shown in FIG. A delay element 204 for delaying the bay by the time tD.

먼저 플립플롭(202)은 도 2에서와 같이 2개의 NAND 게이트(ND21, ND22)로 이루어질 수 있다. 인버터(INV21)는 리프레쉬 액티브 신호(REFACT)를 반전시켜 NAND 게이트(ND21)의 일 입력단자로 제공한다. NOR 게이트(NR21)는 리셋 신호(RST)와 자동 리프레쉬 신호(REFPRE)에 대해 NOR 연산을 수행하여 NAND 게이트(ND22)의 일 입력단자로 제공한다. NAND 게이트(ND21)와 NAND 게이트(ND22)는 서로의 출력 신호를 입력 신호로 제공받는다. 인버터(INV22)는 플립플롭(202)을 구성하는 NAND 게이트(ND21)의 출력 신호를 입력받고, 이를 반전하여 출력한다. 인버터(INV23)는 인버터(INV22)의 출력 신호를 반전하여 뱅크 액티브 신호(BA)로서 출력한다. 지연 소자(204)는 뱅크 액티브 신호(BA)의 상승 에지만을 미리 정해진 시간 tD 만큼 비동기적으로 지연시켜 NOR 게이트(NR21)의 일 입력신호로 제공한다. First, the flip-flop 202 may be formed of two NAND gates ND21 and ND22 as shown in FIG. 2. The inverter INV21 inverts the refresh active signal REFACT and provides it to one input terminal of the NAND gate ND21. The NOR gate NR21 performs a NOR operation on the reset signal RST and the automatic refresh signal REFPRE and provides it to one input terminal of the NAND gate ND22. The NAND gate ND21 and the NAND gate ND22 receive output signals from each other as input signals. The inverter INV22 receives the output signal of the NAND gate ND21 constituting the flip-flop 202, and inverts the output signal. The inverter INV23 inverts the output signal of the inverter INV22 and outputs it as the bank active signal BA. The delay element 204 asynchronously delays only the rising edge of the bank active signal BA by a predetermined time tD and provides it as one input signal of the NOR gate NR21.

이하에서는 도 3을 함께 참조하면서 도 2에 도시된 회로의 동작을 설명한다. 먼저 리셋 신호(RST)에 의해 뱅크 액티브 신호(BA)가 로우 레벨로 초기화된 후, 자동 리프레쉬 명령어(A-REF)에 의해 발생한 리프레쉬 액티브 신호(REFACT)에 의해 뱅크 액티브 신호(BA)가 인에이블된다. 뱅크 액티브 신호(BA)는 상승 에지만 지연시키는 지연 소자에 의해 시간 tD 만큼 지연되어 자동 리프레쉬 신호(REFPRE)를 발생하고, 이 자동 리프레쉬 신호(REFPRE)에 의해 뱅크 액티브 신호(BA)는 디스에이블 된다. 이와 같이 자동 리프레쉬 동작에서는 외부적인 프리챠지 명령어의 입력 없이 자동적으로 프리챠지가 수행된다. Hereinafter, the operation of the circuit illustrated in FIG. 2 will be described with reference to FIG. 3. First, the bank active signal BA is initialized to the low level by the reset signal RST, and then the bank active signal BA is enabled by the refresh active signal REFACT generated by the automatic refresh command A-REF. do. The bank active signal BA is delayed by a time tD by a delay element delaying only the rising edge to generate the automatic refresh signal REFPRE, and the bank active signal BA is disabled by the automatic refresh signal REFPRE. . As such, in the automatic refresh operation, precharge is automatically performed without input of an external precharge command.

그런데 도 2에 도시된 회로(200)에서와 같이 자동적으로 프리챠지를 제어하는 자동 리프레쉬 신호(REFPRE)를 미리 정해진 지연 시간을 갖는 비동기 지연 소자(204)를 사용하여 생성하면, 지연 시간이 공정 및 소자의 변화에 의해 변하게 된다. 이 경우 뱅크 액티브 신호(BA)의 인에이블 구간이 늘어나거나 줄어들므로써 자동 리프레쉬 로우 사이클 시간(tRFC)이 규격을 만족시키지 못할 수 있다. 즉, 메모리 소자 개발시 공정 및 소자 변화에 대해 최적 능력이 없다. 또한 특성을 개선하고자 할 때 마스크를 새로 만들어야 하기 때문에 마스크 비용이 들어갈 수 있다. However, when the automatic refresh signal REFPRE for automatically controlling the precharge is generated using the asynchronous delay element 204 having a predetermined delay time as in the circuit 200 shown in FIG. It is changed by the change of an element. In this case, as the enable period of the bank active signal BA is increased or decreased, the automatic refresh low cycle time tRFC may not satisfy the specification. That is, there is no optimal capability for process and device changes in memory device development. Also, mask costs can be incurred because new masks must be created to improve properties.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 메모리 소자 개발시의 공정 및 소자 변화와 관련하여 자동 리프레쉬 로우 사이클 시간에 대 해 뱅크 액티브 신호를 최적화하는 회로 및 방법을 제공하는 것을 목적으로 한다.The present invention has been proposed to solve such a problem, and an object of the present invention is to provide a circuit and a method for optimizing a bank active signal for an automatic refresh low cycle time with respect to process and device change in memory device development.

이러한 목적을 이루기 위하여 자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time)에 대해 뱅크 액티브 신호(bank active signal)를 최적화하는 회로가 제공된다. 본 발명에 의한 회로는 리프레쉬 액티브 신호의 수신에 따라 활성화된 뱅크 액티브 신호를 출력하고, 자동 리프레쉬 신호의 수신에 따라 비활성화된 뱅크 액티브 신호를 출력하는 플립플롭과, 상기 뱅크 액티브 신호를 소정 시간 지연시켜 상기 자동 리프레쉬 신호를 생성하는 복수의 지연소자를 구비한다. 그리고 상기 복수의 지연소자는 상기 뱅크 액티브 신호를 지연시키는 시간이 서로 다르며, 상기 복수의 지연소자 중에서 어느 하나의 지연소자만이 상기 자동 리프레쉬 로우 사이클 시간에 따라 인에이블된다. To achieve this goal, a circuit is provided for optimizing a bank active signal for an auto refresh row cycle time. The circuit according to the present invention outputs a bank active signal activated upon receipt of a refresh active signal, a flip-flop for outputting a bank active signal deactivated upon receipt of an automatic refresh signal, and delays the bank active signal by a predetermined time. A plurality of delay elements for generating the automatic refresh signal is provided. The delay elements have different time delays for the bank active signal, and only one delay element among the plurality of delay elements is enabled according to the automatic refresh low cycle time.

바람직하게는, 외부로부터 인가되는 제어신호에 의해 또는 퓨즈 절단(fuse trimming)에 의해 상기 복수의 지연소자 중에서 어느 하나의 지연소자만이 인에이블된다. Preferably, only one delay element of the plurality of delay elements is enabled by a control signal applied from the outside or by fuse trimming.

또한 자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time)에 대해 뱅크 액티브 신호(bank active signal)를 최적화하는 방법이 제공된다. 본 발명의 방법은 리프레쉬 액티브 신호의 수신에 따라 활성화된 뱅크 액티브 신호를 출력하는 단계와, 상기 자동 리프레쉬 로우 사이클 시간에 따라, 상기 뱅크 액티브 신호를 소정 시간 지연하되 서로 다른 지연량을 가진 복수를 지연소자 중 하나만을 인에이블 시켜 자동 리프레쉬 신호를 생성하는 단계와, 상기 자동 리프레쉬 신호의 수신에 따라 비활성화된 뱅크 액티브 신호를 출력하는 단계에 의해 수행된다. Also provided is a method of optimizing a bank active signal for an auto refresh row cycle time. According to the method of the present invention, the method further comprises: outputting an active bank active signal upon receipt of a refresh active signal, and delaying the bank active signal by a predetermined time in accordance with the automatic refresh low cycle time, but delaying a plurality having a different amount of delay. Enabling only one of the devices to generate an automatic refresh signal, and outputting a bank active signal deactivated upon receipt of the automatic refresh signal.

이러한 구성의 본 발명에 의하면 반도체 소자 개발시의 공정 및 소자 변화에 따라 적합한 지연소자를 선택하여 인에이블시킴으로써 지연 시간을 조절한다. 이로써 뱅크 액티브 신호가 디스에이블되는 시점을 제어하는 것이 가능하여, 자동 리프레쉬 로우 사이클 시간에 대해 뱅크 액티브 신호를 최적화시키게 된다. According to the present invention having such a configuration, the delay time is adjusted by selecting and enabling a suitable delay element in accordance with the process and device change in developing a semiconductor element. This makes it possible to control when the bank active signal is disabled, thereby optimizing the bank active signal for automatic refresh low cycle times.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In the drawings, the same reference numerals are used to refer to the same or similar components and signals for the sake of consistency of description.

도 4는 본 발명의 일 실시예에 의한 뱅크 액티브 신호의 최적화 회로의 구성도이다. 도 4에 도시되어 있는 바와 같이 리프레쉬 액티브 신호(REFACT)에 의해 세팅되고, 리셋 신호(RST) 또는 자동 리프레쉬 신호(REFPRE)에 의해 리셋 되는 플립플롭(402)과 뱅크 액티브 신호(BA)의 상승 에지만을 시간 tD 만큼 지연시키는 복수의 지연소자(404_1, 404_2, …404_I)로 이루어진다. 복수의 지연소자(404_1, 404_2, …404_I)는 각기 다른 지연시간(tD1, tD2, …tDI)을 갖는다. 그리고 이 복수의 지연소자(404_1, 404_2, …404_I) 중에서 자동 리프레쉬 로우 사이클 시간(tRFC)에 대해 뱅크 액티브 신호(BA)를 최적화하는 어느 하나의 지연소자만이 외부로부터 인가되는 테스트 모드 신호(RTEST1, RTEST2, …, RTESTI)에 의해 인에이블된다. 4 is a configuration diagram of an optimization circuit of a bank active signal according to an embodiment of the present invention. As shown in FIG. 4, the rising edges of the flip-flop 402 and the bank active signal BA, which are set by the refresh active signal REFACT and are reset by the reset signal RST or the auto refresh signal REFPRE, are shown in FIG. It consists of a plurality of delay elements 404_1, 404_2, ... 404_I for delaying the bay by the time tD. The plurality of delay elements 404_1, 404_2, ... 404_I have different delay times tD1, tD2, ... tDI. Among the plurality of delay elements 404_1, 404_2,... 404_I, only one delay element that optimizes the bank active signal BA for the automatic refresh low cycle time tRFC is applied from the outside. , RTEST2, ..., RTESTI).

플립플롭(402)은 도 2에서와 같이 2개의 NAND 게이트(ND41, ND42)로 이루어질 수 있다. 인버터(INV41)는 리프레쉬 액티브 신호(REFACT)를 반전시켜 NAND 게이 트(ND41)의 일 입력단자로 제공한다. NOR 게이트(NR41)는 리셋 신호(RST)와 자동 리프레쉬 신호(REFPRE)에 대해 NOR 연산을 수행하여 NAND 게이트(ND42)의 일 입력단자로 제공한다. NAND 게이트(ND41)와 NAND 게이트(ND42)는 서로의 출력 신호를 입력 신호로 제공받는다. 인버터(INV42)는 플립플롭(402)을 구성하는 NAND 게이트(ND41)의 출력 신호를 입력받고, 이를 반전하여 출력한다. 인버터(INV43)는 인버터(INV42)의 출력 신호를 반전하여 뱅크 액티브 신호(BA)로서 출력한다. 복수의 지연소자(404_1, 404_2, …404_I) 중에서 자동 리프레쉬 로우 사이클 시간(tRFC)에 대해 뱅크 액티브 신호(BA)를 최적화하는 어느 하나의 지연소자만이 외부로부터 인가되는 테스트 모드 신호(RTEST1, RTEST2, …, RTESTI) 또는 퓨즈 절단(fuse trimming)에 의해 인에이블된다. The flip-flop 402 may be formed of two NAND gates ND41 and ND42 as shown in FIG. 2. The inverter INV41 inverts the refresh active signal REFACT and provides it to one input terminal of the NAND gate ND41. The NOR gate NR41 performs an NOR operation on the reset signal RST and the automatic refresh signal REPRRE and provides it to one input terminal of the NAND gate ND42. The NAND gate ND41 and the NAND gate ND42 receive output signals from each other as input signals. The inverter INV42 receives an output signal of the NAND gate ND41 constituting the flip-flop 402, and inverts the output signal. The inverter INV43 inverts the output signal of the inverter INV42 and outputs it as the bank active signal BA. Among the plurality of delay elements 404_1, 404_2,... 404_I, only one delay element that optimizes the bank active signal BA with respect to the automatic refresh low cycle time tRFC is externally applied to the test mode signals RTEST1 and RTEST2. , ..., RTESTI) or fuse trimming.

이하에서는 도 5를 함께 참조하면서 도 4에 도시된 회로의 동작을 설명한다. 초기에 리셋 신호(RST)에 의해 뱅크 액티브 신호(BA)가 로우 레벨로 초기화된다. 자동 리프레쉬 명령어(A-REF)에 의해 리프레쉬 액티브 신호(REFACT)가 발생하고, 이 신호(REFACT)에 의해 뱅크 액티브 신호(BA)가 인에이블된다. 뱅크 액티브 신호(BA)는 복수의 지연소자(404_1, 404_2, …, 404_I) 중에서 제어신호(RTEST1, RTEST2, …, RTESTI)에 의해 선택된 어느 하나의 지연소자에 의해 지연되어 자동 리프레쉬 신호(REFPRE)를 발생하게 된다. 이 자동 리프레쉬 신호(REFPRE)에 의해 뱅크 액티브 신호(BA)가 디스에이블된다. 즉, 제어신호(RTESTi)에 의해 가변 지연을 구현할 수 있게 되고, 이 가변 지연을 통해 최적의 뱅크 액티브 신호(BA)의 인에이블 구간을 확보하여 자동 리프레쉬 로우 사이클 시간(tRFC)을 최적화할 수 있 다. Hereinafter, the operation of the circuit shown in FIG. 4 will be described with reference to FIG. 5. Initially, the bank active signal BA is initialized to the low level by the reset signal RST. The refresh active signal REFACT is generated by the automatic refresh command A-REF, and the bank active signal BA is enabled by this signal REFACT. The bank active signal BA is delayed by any one of the plurality of delay elements 404_1, 404_2,..., 404_I by the delay elements selected by the control signals RTEST1, RTEST2,..., RTESTI and is automatically refreshed. Will occur. The bank active signal BA is disabled by this automatic refresh signal REPRRE. That is, the variable delay can be implemented by the control signal RTESTi, and the variable delay can ensure the enable period of the optimal bank active signal BA, thereby optimizing the automatic refresh low cycle time tRFC. All.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The embodiments described herein are merely intended to enable those skilled in the art to easily understand and practice the present invention, and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

이와 같은 본 발명의 구성에 의하면, 먼저 공정 및 소자 변화에 대해 규격에 맞도록 tRFC를 최적화할 수 있다. 이로써 메모리 소자 개발시 설계 기간을 단축시킬 수 있다. 또한 자동 리프레시 로우 사이클 시간(tRFC)의 특성 확보를 위한 마스크 변경을 할 필요가 없으므로, 새로운 마스크 제조를 위해 소요되는 비용을 줄일 수 있다.According to the configuration of the present invention, first, tRFC can be optimized to meet the standard for process and device changes. This can shorten the design period when developing a memory device. In addition, there is no need to change masks to achieve automatic refresh low cycle time (tRFC), reducing the cost of manufacturing new masks.

Claims (4)

자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time)에 대해 뱅크 액티브 신호(bank active signal)를 최적화하는 회로에 있어서,A circuit for optimizing a bank active signal for an auto refresh row cycle time, 리프레쉬 액티브 신호의 수신에 따라 활성화된 뱅크 액티브 신호를 출력하고, 자동 리프레쉬 신호의 수신에 따라 비활성화된 뱅크 액티브 신호를 출력하는 플립플롭과,A flip-flop that outputs an active bank active signal upon receipt of a refresh active signal and outputs an active bank active signal upon receipt of an automatic refresh signal; 상기 뱅크 액티브 신호를 소정 시간 지연시켜 상기 자동 리프레쉬 신호를 생성하는 복수의 지연소자를 A plurality of delay elements for generating the automatic refresh signal by delaying the bank active signal for a predetermined time 구비하며,Equipped, 상기 복수의 지연소자는 상기 뱅크 액티브 신호를 지연시키는 시간이 서로 다르며, 상기 복수의 지연소자 중에서 어느 하나의 지연소자만이 상기 자동 리프레쉬 로우 사이클 시간에 따라 인에이블되는 것을 The plurality of delay elements have different time delays for the bank active signal, and only one delay element among the plurality of delay elements is enabled according to the automatic refresh low cycle time. 특징으로 하는 뱅크 액티브 신호의 최적화 회로.A bank active signal optimization circuit. 제 1 항에 있어서,The method of claim 1, 상기 복수의 지연소자 중에서 어느 하나의 지연소자가 외부로부터 인가되는 제어신호에 의해 인에이블되는 것을 특징으로 하는 뱅크 액티브 신호의 최적화 회로.Wherein any one of the plurality of delay elements is enabled by a control signal applied from the outside. 제 1 항에 있어서,The method of claim 1, 상기 복수의 지연소자 중에서 어느 하나의 지연소자가 퓨즈 절단(fuse trimming)에 의해 인에이블되는 것을 특징으로 하는 뱅크 액티브 신호의 최적화 회로.Wherein any one of the plurality of delay elements is enabled by fuse trimming. 자동 리프레쉬 로우 사이클 시간(auto refresh row cycle time)에 대해 뱅크 액티브 신호(bank active signal)를 최적화하는 방법에 있어서,A method for optimizing a bank active signal for an auto refresh row cycle time, the method comprising: 리프레쉬 액티브 신호의 수신에 따라 활성화된 뱅크 액티브 신호를 출력하는 단계와,Outputting a bank active signal activated according to the reception of the refresh active signal; 상기 자동 리프레쉬 로우 사이클 시간에 따라, 상기 뱅크 액티브 신호를 소정 시간 지연하되 서로 다른 지연량을 가진 복수를 지연소자 중 하나만을 인에이블 시켜 자동 리프레쉬 신호를 생성하는 단계와, Generating an automatic refresh signal by delaying the bank active signal for a predetermined time according to the automatic refresh low cycle time, but enabling one of a plurality of delay elements having a different delay amount; 상기 자동 리프레쉬 신호의 수신에 따라 비활성화된 뱅크 액티브 신호를 출력하는 단계를 Outputting a bank active signal deactivated according to the reception of the automatic refresh signal; 포함하는 것을 특징으로 하는 뱅크 액티브 신호의 최적화 방법.And optimizing a bank active signal.
KR1020020036712A 2002-06-28 2002-06-28 Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time KR100849063B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020036712A KR100849063B1 (en) 2002-06-28 2002-06-28 Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020036712A KR100849063B1 (en) 2002-06-28 2002-06-28 Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time

Publications (2)

Publication Number Publication Date
KR20040001495A KR20040001495A (en) 2004-01-07
KR100849063B1 true KR100849063B1 (en) 2008-07-30

Family

ID=37313247

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020036712A KR100849063B1 (en) 2002-06-28 2002-06-28 Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time

Country Status (1)

Country Link
KR (1) KR100849063B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253480B2 (en) 2009-12-29 2012-08-28 Hynix Semiconductor Inc. Internal voltage control circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147497B1 (en) * 1994-03-22 1998-11-02 월리엄 티. 엘리스 Memory device with programmable self-refreshing and testing methods therefor
KR20000046808A (en) * 1998-12-31 2000-07-25 김영환 Automatic refresh circuit of memory
KR20010004670A (en) * 1999-06-29 2001-01-15 김영환 Auto refresh method of semiconductor memory device and the apparatus thereof
KR20010102846A (en) * 2000-03-24 2001-11-16 니시무로 타이죠 Synchronous semiconductor memory device
KR20020042030A (en) * 2000-11-29 2002-06-05 윤종용 Semiconductor memory device having multi-bank capable of reducing refresh time and refresh method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147497B1 (en) * 1994-03-22 1998-11-02 월리엄 티. 엘리스 Memory device with programmable self-refreshing and testing methods therefor
KR20000046808A (en) * 1998-12-31 2000-07-25 김영환 Automatic refresh circuit of memory
KR20010004670A (en) * 1999-06-29 2001-01-15 김영환 Auto refresh method of semiconductor memory device and the apparatus thereof
KR20010102846A (en) * 2000-03-24 2001-11-16 니시무로 타이죠 Synchronous semiconductor memory device
KR20020042030A (en) * 2000-11-29 2002-06-05 윤종용 Semiconductor memory device having multi-bank capable of reducing refresh time and refresh method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253480B2 (en) 2009-12-29 2012-08-28 Hynix Semiconductor Inc. Internal voltage control circuit
KR101185553B1 (en) * 2009-12-29 2012-09-24 에스케이하이닉스 주식회사 Internal voltage control circuit

Also Published As

Publication number Publication date
KR20040001495A (en) 2004-01-07

Similar Documents

Publication Publication Date Title
US6205086B1 (en) Phase control circuit, semiconductor device and semiconductor memory
KR0132645B1 (en) Semiconductor synchronous memory device having input circuit for producing constant main signal operative to allow timing generator to latch command signals
KR100274602B1 (en) Synchronous memory device
US7394707B2 (en) Programmable data strobe enable architecture for DDR memory applications
JPH09198875A (en) Synchronous type semiconductor memory
US6538956B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
US6573754B2 (en) Circuit configuration for enabling a clock signal in a manner dependent on an enable signal
US6504789B2 (en) Semiconductor memory device
US6094379A (en) Memory reading circuit and SRAM
KR100377840B1 (en) Semiconductor memory device
KR100311044B1 (en) Latency determination circuit capable of adjusting latency number according to clock frequency and method of determining of latency thereof
KR100883140B1 (en) Data output control circuit, semiconductor memory device and operation method thereof
US5898331A (en) Semiconductor memory having signal input circuit of synchronous type
US7688129B2 (en) System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
JP4323009B2 (en) Semiconductor device
US6320818B1 (en) Semiconductor storage device, and method for generating timing of signal for activating internal circuit thereof
KR100599216B1 (en) Output circuit of a semiconductor memory device and method of outputting data
KR20000046216A (en) Command pad circuit for semiconductor elements
US6208583B1 (en) Synchronous semiconductor memory having an improved reading margin and an improved timing control in a test mode
KR100546215B1 (en) Pulse width control circuit
KR100849063B1 (en) Circuit and method for optimizing bank active signal with respect to auto refresh row cycle time
US7492661B2 (en) Command generating circuit and semiconductor memory device having the same
KR100766348B1 (en) Semiconductor device and semiconductor memory device
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR0167680B1 (en) Internal voltage occurrence circuit of semiconductor memory apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee