KR100846514B1 - Method of selective-etching thin film formed on vertical structure and method of manufacturing memory device using the same method - Google Patents

Method of selective-etching thin film formed on vertical structure and method of manufacturing memory device using the same method Download PDF

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정재은
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Abstract

A method for selectively etching a thin film deposited on a vertical structure is provided to form desired various patterns by selectively etching a thin film deposited on a vertical structure by a simple process. A vertical structure(20) is formed on a substrate(10) by using a first material. A thin film is deposited on the outer surface of the vertical structure by using a second material. A resist material is deposited on the substrate so that the lateral lower part of the thin film is covered with the resist material and the upright upper part and the lateral upper part of the thin film are exposed. The upright upper part and the lateral upper part of the thin film are wet-etched to expose the upper region of the vertical structure surrounded by the upright upper part and the lateral upper part of the thin film. The resist material is removed. The vertical structure can be made of one of a nano wire, a post or a cylinder.

Description

수직 구조물 상에 증착된 박막의 선택적 식각방법 및 동방법을 이용한 메모리 소자의 제조방법{Method of selective-etching thin film formed on vertical structure and method of manufacturing memory device using the same method}Method of selective-etching thin film formed on vertical structure and method of manufacturing memory device using the same method}

도 1a 내지 도 1f는 본 발명에 따른 수직 구조물 상에 증착된 박막의 선택적 식각방법을 보여주는 공정도이다.1A to 1F are process diagrams showing a selective etching method of a thin film deposited on a vertical structure according to the present invention.

도 2a 내지 도 2h는 본 발명에 따른 수직 구조물 상에 증착된 박막의 선택적 식각방법을 이용한 메모리 소자의 제조방법을 보여주는 공정도이다.2A to 2H are flowcharts illustrating a method of manufacturing a memory device using a selective etching method of a thin film deposited on a vertical structure according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10:기판 20:수직 구조물10: substrate 20: vertical structure

30:박막 40:레지스트 물질30: thin film 40: resist material

110:기판 120:게이트 전극110: substrate 120: gate electrode

122:유전체층 130:반도체물질 채널층122: dielectric layer 130: semiconductor material channel layer

140:소오스 전극 150, 152:레지스트 물질140: source electrode 150, 152: resist material

160:드레인 전극 172:절연체층160: drain electrode 172: insulator layer

174:플로우팅 전극 180:커패시턴스174: floating electrode 180: capacitance

본 발명은 박막의 패터닝 방법에 관한 것으로, 보다 상세하게는 수직 구조물 상에 증착된 박막을 간단한 공정에 의해 선택적으로 식각하여 다양한 패턴으로 형성할 수 있는 수직 구조물 상에 증착된 박막의 선택적 식각방법에 관한 것이다.The present invention relates to a method for patterning a thin film, and more particularly, to a selective etching method of a thin film deposited on a vertical structure that can be selectively formed by etching a thin film deposited on the vertical structure in a variety of patterns. It is about.

최근 디바이스(device)의 집적도를 증가시키기 위하여, 수직 구조를 갖는 다바이스의 제작이 많이 연구되어 지고 있다. 특히, 디스플레이 시스템(display system)에서 플라즈마 디스플레이(PDP)의 격벽구조 또는 전계방출소자(FED)의 스페이서(spacer) 등과 같은 수직 구조물의 형태가 다양한 디바이스의 설계에 응용되어 지고 있다. Recently, in order to increase the degree of integration of devices, fabrication of devices having a vertical structure has been studied. In particular, a vertical structure such as a partition structure of a plasma display (PDP) or a spacer of a field emission device (FED) in a display system has been applied to the design of various devices.

그러나, 이러한 수직 구조물의 디바이스 제조를 제조하기 위해서는, 그 제조공정에 있어서 전극 등의 박막구조를 상기 수직 구조물 위에 형성할 필요가 있는데, 대부분의 박막형성 또는 박막의 패턴형성 공정은 수평 기판 또는 평탄한 기판 위에서 수행될 수 있도록 개발된 기술이기 때문에, 이들 기술을 수직 구조물 위에 그대로 적용하기가 어려운 경우가 많다. 그 이유는, 수직 구조물 상에 형성된 박막을 특정한 형태로 패터닝하고자 하는 경우, 상기 수직 구조물 위의 박막 상에 레지스트 물질이 적절히 균일하게 도포되어, 패턴형성을 위한 노광공정이 진행될 수 있어야 하는데, 상기 레지스트 물질의 점도특성에 의하여 상기 레지스트 물질이 수직 구조물 위에 적절히 커버링(covering)되지 못하거나, 또는 상기 수직 구조물이 삼차원적인 입체구조를 가지기 때문에 평면 구조에 비하여 노광공정의 진행이 어려운 경우가 있기 때문이다.However, in order to manufacture the device fabrication of such a vertical structure, it is necessary to form a thin film structure such as an electrode on the vertical structure in the manufacturing process, most of the thin film forming or pattern forming process of the thin film is a horizontal substrate or a flat substrate Because of the technologies developed to perform above, it is often difficult to apply these techniques as they are on vertical structures. The reason is that when the thin film formed on the vertical structure is to be patterned into a specific shape, a resist material is appropriately uniformly applied on the thin film on the vertical structure so that an exposure process for pattern formation can proceed. This is because the resist material may not be properly covered on the vertical structure due to the viscosity characteristic of the material, or the exposure process may be more difficult than the planar structure because the vertical structure has a three-dimensional structure.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로, 수직 구조물 상에 증착된 박막을 간단한 공정에 의해 선택적으로 식각하여 다양한 패턴으로 형성할 수 있는 수직 구조물 상에 증착된 박막의 선택적 식각방법을 제공함에 있다.The technical problem to be achieved by the present invention is to improve the above-described problems of the prior art, the thin film deposited on the vertical structure that can be formed in various patterns by selectively etching the thin film deposited on the vertical structure by a simple process It provides a selective etching method of.

본 발명에 따른 수직 구조물 상에 증착된 박막의 선택적 식각방법은,The selective etching method of the thin film deposited on the vertical structure according to the present invention,

기판 상에 제1 물질로 수직 구조물을 형성하는 단계;Forming a vertical structure with a first material on the substrate;

상기 수직 구조물의 외면 상에 제2 물질로 박막을 증착하는 단계;Depositing a thin film with a second material on an outer surface of the vertical structure;

상기 기판 상에 레지스트 물질을 도포하여 상기 박막의 측하부를 상기 레지스트 물질로 덮고 상기 박막의 직상부와 측상부를 노출시키는 단계;Applying a resist material on the substrate to cover the underside of the thin film with the resist material and to expose the top and side portions of the thin film;

상기 박막의 직상부와 측상부를 습식식각하여 이들로 둘러싸인 상기 수직 구조물의 상부영역을 노출시키는 단계; 및Wet etching the upper and upper portions of the thin film to expose an upper region of the vertical structure surrounded by the thin film; And

상기 레지스트 물질을 제거하는 단계;를 포함한다.And removing the resist material.

또한, 본 발명에 따른 메모리 소자의 제조방법은,In addition, the manufacturing method of the memory device according to the present invention,

기판 상에 나노와이어를 수직으로 성장시켜 게이트 전극을 형성하는 단계;Vertically growing nanowires on the substrate to form a gate electrode;

상기 게이트 전극의 외면을 둘러싸는 유전체층을 형성하는 단계;Forming a dielectric layer surrounding an outer surface of the gate electrode;

상기 유전체층의 외면을 둘러싸는 반도체물질 채널층을 형성하는 단계;Forming a semiconductor material channel layer surrounding an outer surface of the dielectric layer;

상기 반도체물질 채널층의 외면을 둘러싸는 소오스 전극을 형성하는 단계;Forming a source electrode surrounding an outer surface of the semiconductor material channel layer;

상기 기판 상에 레지스트 물질을 1차 도포하여 상기 소오스 전극의 측하부를 상기 레지스트 물질로 덮고 그 직상부와 측상부를 노출시키는 단계;First applying a resist material on the substrate to cover the lower and lower portions of the source electrode with the resist material and to expose the top and side portions thereof;

상기 소오스 전극의 직상부와 측상부를 습식식각하여 이들로 둘러싸인 상기 반도체물질 채널층의 직상부와 측상부를 노출시키는 단계;Wet etching the top and side portions of the source electrode to expose the top and side portions of the semiconductor material channel layer surrounded by them;

레지스트 물질을 2차 도포하여 상기 반도체물질 채널층의 측상부와 상기 소오스 전극의 식각면을 상기 레지스트 물질로 덮는 단계;Applying a second resist material to cover the side of the semiconductor material channel layer and the etching surface of the source electrode with the resist material;

상기 반도체물질 채널층의 직상부에 드레인 전극을 형성하는 단계;Forming a drain electrode directly on the semiconductor material channel layer;

상기 레지스트 물질을 모두 제거하는 단계; 및Removing all of the resist material; And

상기 소오스 전극 상에 순차로 절연체층 및 플로우팅 전극을 더 형성함으로써, 상기 소오스 전극, 절연층 및 플로우팅 전극을 포함하는 커패시터를 형성하는 단계;를 포함한다.And forming an insulator layer and a floating electrode sequentially on the source electrode, thereby forming a capacitor including the source electrode, the insulating layer, and the floating electrode.

본 발명에 따르면, 수직 구조물 상에 증착된 박막을 간단한 공정에 의해 선택적으로 식각하여 원하는 다양한 패턴으로 형성할 수 있다.According to the present invention, the thin film deposited on the vertical structure may be selectively etched by a simple process to form a variety of desired patterns.

이하에서는, 본 발명에 따른 수직 구조물 상에 증착된 박막의 선택적 식각방법 및 동방법을 이용한 메모리 소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되게 도시된 것이다.Hereinafter, a method of selectively etching a thin film deposited on a vertical structure and a method of manufacturing a memory device using the same method will be described in detail with reference to the accompanying drawings. In the process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity.

도 1a 내지 도 1f는 본 발명에 따른 수직 구조물 상에 증착된 박막의 선택적 식각방법을 보여주는 공정도이다. 여기에서, 수직 구조물의 성장 및 박막의 증착은 반도체 제조공정에서 일반적으로 이용되는 기상증착, 예를 들어 CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 스퍼터링(sputtering), 열증착(thermal evaporation) 또는 스핀코팅(spin coating) 등의 방법이 이용될 수 있다.1A to 1F are process diagrams showing a selective etching method of a thin film deposited on a vertical structure according to the present invention. Here, the growth of the vertical structure and the deposition of the thin film is a vapor deposition commonly used in the semiconductor manufacturing process, for example, chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PECVD), physical vapor deposition (PVD), sputtering Methods such as sputtering, thermal evaporation or spin coating can be used.

도 1a를 참조하면, 기판(10) 상에 제1 물질로 나노와이어(nanowire), 포스트(post) 또는 실리더(cylinder) 형상을 갖는 수직 구조물(20)을 형성한 후, 상기 수직 구조물(20)의 외면 상에 유전체 물질 또는 전극물질 등을 포함하는 제2 물질로 박막(30)을 증착한다. 여기에서, 상기 유전체 물질은 SiO2, Si3N4, Ta2O5, HfO, SrTiO3, (Ba,Sr)TiO3, BaTiO3 및 Pb(Zr,Ti)O3 으로 이루어지는 그룹으로부터 선택된 어느 하나를 포함하며, 상기 전극물질은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함한다. 그리고, 상기 제1 물질은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질, ZnO계열 물질, 유전체 물질 및 전극물질로 이루어지는 그룹에서 선택된 어느 하나를 포함할 수 있으며, 바람직하게 탄소섬유, 탄소나노튜브(CNT), Pt, Si, GaN, GaAs 또는 ZnO 등을 포함할 수 있다. 상기 제1 물질로 수직 나노와이어(20)를 형성하는 방법은 이미 널리 알려져 있으므로, 이에 대한 상세한 설명은 생략하기로 한다. 예를 들어, 상기 기판(10)으로 Si/SiO2 기판을 준비한 후, 상기 기판(10) 상에 Ni 촉매를 증착시킨다. 그 다음에 상기 기판(10)을 550℃ 내지 600℃ 의 온도범위에서 유지한 채, C2H2 및 NH3의 혼합가스(gas mixture)를 이용하여 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 다중벽CNT(MWCNT;multi-wall carbon nanotube) 나노와이어를 상기 기판(10) 위에 수직으로 성장시킬 수 있다. 구체적으로, 상기 C2H2 가스는 75sccm의 유량으로 증착챔버(미도시) 내에 공급되며, 상기 기판(10)에 인가되는 바이어스 전압은 -600V으로 유지될 수 있다. 그리고, MWCNT의 성장속도는 100㎚/min으로 제어되며, 챔버내 증착압력은 5.0 토르(Torr)로 유지된다. 이와 같은 공정으로, 70㎚의 직경과 1.3㎛의 높이를 갖는 나노와이어 형태의 수직 구조물(20)을 얻을 수 있다. 그리고나서, 상기 수직 구조물(20)의 외면 상에 Si3N4 유전체층(30)을 40㎚의 두께로 증착한다. 상기 Si3N4 유전체층(30)은 SiH4 및 NH3의 혼합가스(gas mixture)를 이용하여 PECVD 공정에 의해 증착될 수 있다.Referring to FIG. 1A, after forming a vertical structure 20 having a nanowire, post or cylinder shape as a first material on a substrate 10, the vertical structure 20 is formed. The thin film 30 is deposited on the outer surface of the substrate by a second material including a dielectric material or an electrode material. Here, the dielectric material is any one selected from the group consisting of SiO 2 , Si 3 N 4 , Ta 2 O 5 , HfO, SrTiO 3 , (Ba, Sr) TiO 3 , BaTiO 3 and Pb (Zr, Ti) O 3 . In one embodiment, the electrode material includes at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO and Ag. The first material may include any one selected from the group consisting of a carbon-based material, a Pt-based material, a Si-based material, a GaN-based material, a GaAs-based material, a ZnO-based material, a dielectric material, and an electrode material. It may include carbon fiber, carbon nanotubes (CNT), Pt, Si, GaN, GaAs or ZnO. Since the method of forming the vertical nanowires 20 using the first material is well known, a detailed description thereof will be omitted. For example, after preparing a Si / SiO 2 substrate as the substrate 10, a Ni catalyst is deposited on the substrate 10. The substrate 10 is then maintained by a plasma enhanced chemical vapor deposition (PECVD) process using a gas mixture of C 2 H 2 and NH 3 while maintaining the substrate 10 in a temperature range of 550 ° C. to 600 ° C. Multi-wall carbon nanotube (MWCNT) nanowires may be grown vertically on the substrate 10. Specifically, the C 2 H 2 gas is supplied into the deposition chamber (not shown) at a flow rate of 75 sccm, and the bias voltage applied to the substrate 10 may be maintained at -600V. In addition, the growth rate of the MWCNT is controlled to 100nm / min, the deposition pressure in the chamber is maintained at 5.0 Torr. In this process, a nanowire-type vertical structure 20 having a diameter of 70 nm and a height of 1.3 μm can be obtained. Then, a Si 3 N 4 dielectric layer 30 is deposited on the outer surface of the vertical structure 20 to a thickness of 40 nm. The Si 3 N 4 dielectric layer 30 may be deposited by a PECVD process using a gas mixture of SiH 4 and NH 3 .

도 1b 내지 도 1f를 함께 참조하면, 상기 기판(10) 상에 PMMA(Polymethyl methacrylate)와 같은 레지스트 물질(40)을 도포하여 상기 박막(30)의 측하부(30a)를 상기 레지스트 물질(40)로 덮고 상기 박막(30)의 직상부(30c)와 측상부(30b)를 노출시킨다. 상기 레지스트 물질(40)은 스텝 커버리지(step coverage) 특성이 좋지 않기 때문에, 그 점도를 적절히 제어하여, 상기 박막(30)의 직상부(30c)와 측상부(30b) 상에 상기 박막(30)의 측하부(30a) 상에 보다 상대적으로 더 얇은 두께로 상기 레지스트 물질(40)을 도포시킬 수 있으며, 또는 상기 박막(30)의 직상부(30c)와 측상부(30b) 상에 상기 레지스트 물질(40)이 도포되지 않도록 제어할 수도 있다. 이러한 원리를 이용하여, 상기 기판(10) 상에 상기 레지스트 물질(40)을 여러번 도포하여 상기 박막(30)의 식각되지 않고 남겨져야 할 영역, 즉 상기 박막(30)의 측하부(30a)를 레지스트 물질(40)로 에워싸서 보호하고, 식각되어야 할 영역, 즉 상기 박막(30)의 직상부(30c)와 측상부(30b)를 돌출 또는 노출시킨다. 여기에서, 상기 박막(30)의 직상부(30c)와 측상부(30b) 상에 도포된 얇은 두께의 레지스트 물질(40)은 산소(O2) 분위기에서 애슁(ashing) 처리하여 쉽게 제거될 수 있다.Referring to FIGS. 1B through 1F, a resist material 40 such as polymethyl methacrylate (PMMA) is coated on the substrate 10 to cover the lower and lower portions 30a of the thin film 30. The upper portion 30c and the upper portion 30b of the thin film 30 are exposed. Since the resist material 40 does not have good step coverage characteristics, the viscosity is appropriately controlled so that the thin film 30 is formed on the upper and lower portions 30c and 30b of the thin film 30. The resist material 40 may be applied to a relatively thinner thickness on the lower and lower portions 30a of the resist material, or on the upper and lower portions 30c and side portions 30b of the thin film 30. 40 may be controlled so that it is not apply | coated. By using this principle, the resist material 40 is applied to the substrate 10 several times, so that the area to be left unetched of the thin film 30, that is, the lower side 30a of the thin film 30, is removed. It is surrounded by the resist material 40 and protected, and protrudes or exposes the region to be etched, that is, the upper portion 30c and the upper portion 30b of the thin film 30. Here, the thin resist material 40 applied on the upper portion 30c and the side portion 30b of the thin film 30 can be easily removed by ashing treatment in an oxygen (O 2 ) atmosphere. have.

그리고나서, 상기 박막(30)의 직상부(30c)와 측상부(30b)를 HF 용액(HF solution)과 같은 BOE(Buffered Oxide Etchant)로 습식식각하여 상기 수직 구조물(20)의 상부영역을 노출시킬 수 있다. 그 다음에, 상기 레지스트 물질(40)을 제거하여 원하는 패턴의 박막(30a) 형상을 얻을 수 있다.Then, the upper portion 30c and the side portion 30b of the thin film 30 are wet-etched with a buffered oxide etchant (BOE) such as HF solution to expose the upper region of the vertical structure 20. You can. Next, the resist material 40 may be removed to obtain a shape of the thin film 30a having a desired pattern.

본 발명에 따르면, 수직 구조물 상에서 레지스트 물질의 스텝 커버리지(step coverage) 특성이 좋지 않다는 점을 이용하여, 노광공정 없이 레지스트 물질의 도포 및 제거공정만으로 수직 구조물 상에 다양한 패턴의 박막을 형성할 수 있기 때문에, 수직 구조물 상에서 식각공정이 매우 간단하고 용이해 질 수 있을 뿐만 아니라, 그 응용력이 커질 수 있다. 특히, 이와 같은 본 발명에 따른 식각방법은 수직 구조의 디바이스, 예를 들어 수지 구조형 메모리 소자의 제조에 있어서 매우 유용하게 이용될 수 있다.According to the present invention, it is possible to form a thin film of various patterns on the vertical structure only by applying and removing the resist material without an exposure process, by using the poor step coverage characteristics of the resist material on the vertical structure. Because of this, the etching process on the vertical structure can be very simple and easy, and its application force can be increased. In particular, such an etching method according to the present invention can be very useful in the manufacture of vertically structured devices, for example, resin structured memory devices.

도 2a 내지 도 2h는 본 발명에 따른 수직 구조물 상에 증착된 박막의 선택적 식각방법을 이용한 메모리 소자의 제조방법을 보여주는 공정도이다. 여기에서, 상기 도 1a 내지 도 1f에서 이미 기술된 상세한 설명과 동일한 내용에 대한 중복되는 설명은 가능한 생략하기로 한다. 본 제조공정에서, 각각의 박막 증착은 반도체 제조공정에서 일반적으로 이용되는 기상증착, 예를 들어 CVD, PECVD, PVD, 스퍼터링, 열증착 또는 스핀코팅 등의 방법이 이용될 수 있다.2A to 2H are flowcharts illustrating a method of manufacturing a memory device using a selective etching method of a thin film deposited on a vertical structure according to the present invention. Here, overlapping descriptions of the same contents as those of the detailed description already described with reference to FIGS. 1A to 1F will be omitted. In the present manufacturing process, each thin film deposition may use a vapor deposition method commonly used in a semiconductor manufacturing process, for example, CVD, PECVD, PVD, sputtering, thermal deposition or spin coating.

도 2a를 참조하면, 먼저 기판(10) 상에 70㎚의 직경과 1.3㎛의 높이로 나노와이어를 수직으로 성장시켜 게이트 전극(120)을 형성한다. 여기에서, 상기 나노와이어는 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질, ZnO계열 물질 또는 전극물질로 형성될 수 있으며, 바람직하게는 탄소섬유, 탄소나노튜브(CNT), Pt, Si, GaN, GaAs 또는 ZnO으로 형성될 수 있다. 여기에서, 상기 전극물질은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 나노와이어의 수직 성장방법에 대하여는 이미 널리 알려져 있으므로 이에 대한 상세한 설명은 생략하기로 한다.Referring to FIG. 2A, first, nanowires are vertically grown on a substrate 10 with a diameter of 70 nm and a height of 1.3 μm to form a gate electrode 120. Here, the nanowires may be formed of carbon-based material, Pt-based material, Si-based material, GaN-based material, GaAs-based material, ZnO-based material or electrode material, preferably carbon fiber, carbon nanotube (CNT) ), Pt, Si, GaN, GaAs or ZnO. Here, the electrode material may include at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO and Ag. Since the vertical growth method of the nanowires is already well known, a detailed description thereof will be omitted.

그 다음에, 상기 나노와이어 형태의 게이트 전극(120)의 외면을 둘러싸는 유전체층(122)을 40㎚의 두께로 형성한다. 상기 유전체층(122)은 SiO2, Si3N4, Ta2O5, HfO, SrTiO3, (Ba,Sr)TiO3, BaTiO3 또는 Pb(Zr,Ti)O3 으로 형성될 수 있으며, 이 경우, 상기 Si3N4 유전체층(122)은 SiH4 및 NH3의 혼합가스(gas mixture)를 이용하여 PECVD 공정에 의해 증착될 수 있다.Next, the dielectric layer 122 surrounding the outer surface of the nanowire-type gate electrode 120 is formed to a thickness of 40 nm. The dielectric layer 122 may be formed of SiO 2 , Si 3 N 4 , Ta 2 O 5 , HfO, SrTiO 3 , (Ba, Sr) TiO 3 , BaTiO 3, or Pb (Zr, Ti) O 3 . In this case, the Si 3 N 4 dielectric layer 122 may be deposited by a PECVD process using a gas mixture of SiH 4 and NH 3 .

그 다음에, 상기 유전체층(122)의 외면을 둘러싸는 반도체물질 채널층(130)을 형성한 후, 상기 반도체물질 채널층(130) 상에 그 외면을 둘러싸는 소오스 전극(140)을 증착한다. 상기 반도체물질은 실리콘(Si)을 포함한다. 그리고, 상기 소오스 전극(140)은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나로 형성될 수 있으며, 특별히 그 두께가 제한되는 것은 아 니며, 예로써, 30㎚ 내지 40㎚의 두께로 형성될 수 있다.Next, after forming the semiconductor material channel layer 130 surrounding the outer surface of the dielectric layer 122, a source electrode 140 surrounding the outer surface is deposited on the semiconductor material channel layer 130. The semiconductor material includes silicon (Si). In addition, the source electrode 140 may be formed of at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO, and Ag, and the thickness thereof is not particularly limited. As a result, it may be formed to a thickness of 30nm to 40nm.

도 2b 내지 도 2e를 함께 참조하면, 상기 기판(110) 상에 PMMA(Polymethyl methacrylate)와 같은 레지스트 물질(150)을 1차 도포하여 상기 소오스 전극(140)의 측하부(140a)를 상기 레지스트 물질(150)로 덮고 그 직상부(140c)와 측상부(140b)를 노출시킨다. 상기 레지스트 물질(150)이 스텝 컵버리지 특성이 좋지 않기 때문에, 그 점도를 적절히 제어하여 상기 소오스 전극(140)의 직상부(140c)와 측상부(140b) 상에 상기 소오스 전극(140)의 측하부(140a) 상에 보다 상대적으로 더 얇은 두께로 상기 레지스트 물질(150)을 도포시킬 수 있으며, 또는 상기 소오스 전극(140)의 직상부(140c)와 측상부(140b) 상에 상기 레지스트 물질(150)이 도포되지 않도록 제어할 수도 있다. 여기에서, 상기 소오스 전극(140)의 직상부(140c)와 측상부(140b) 상에 도포된 얇은 두께의 레지스트 물질(150)은 산소(O2) 분위기에서 애슁(ashing) 처리하여 쉽게 제거될 수 있다. 그리고나서, 상기 소오스 전극(140)의 직상부(140c)와 측상부(140b)를 HF 용액(HF solution)과 같은 BOE(Buffered Oxide Etchant)로 습식식각하여 상기 반도체물질 채널층(130)의 직상부(130c)와 측상부(130b)를 노출시킬 수 있다. Referring to FIGS. 2B through 2E, a resist material 150 such as polymethyl methacrylate (PMMA) is first applied onto the substrate 110 to form the lower side 140a of the source electrode 140 in the resist material. 150 and the upper part 140c and the upper part 140b are exposed. Since the resist material 150 has poor step coverage characteristics, the viscosity of the resist material 150 is controlled appropriately so that the source electrode 140 is disposed on the upper and lower portions 140c and 140b of the source electrode 140. The resist material 150 may be applied to a lower thickness on the lower portion 140a, or the resist material may be formed on the upper portion 140c and the upper portion 140b of the source electrode 140. 150 may be controlled so as not to be applied. Here, the thin resist material 150 applied on the upper portion 140c and the side portion 140b of the source electrode 140 may be easily removed by ashing in an oxygen (O 2 ) atmosphere. Can be. Then, the upper portion 140c and the side portion 140b of the source electrode 140 are wet-etched with BOE (Buffered Oxide Etchant) such as HF solution to directly wet the semiconductor material channel layer 130. The upper portion 130c and the upper portion 130b may be exposed.

도 2f 및 도 2g를 함께 참조하면, 레지스트 물질(152)을 2차 도포하여 상기 반도체물질 채널층(130)의 측상부(130b)와 상기 소오스 전극(140)의 식각면을 상기 레지스트 물질(152)로 덮는다. 그 다음에, 상기 노출된 반도체물질 채널층(130)의 직상부(130c)에 드레인 전극(160)을 형성한다. 여기에서, 상기 드레인 전극(160)은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나로 형성될 수 있다. 그 다음에, 상기 1차, 2차 도포되었던 레지스트 물질(150, 152)을 모두 제거한다. 그 결과, 소오스 전극(140a), 드레인 전극(160)과 이들 사이에 개재되는 반도체물질 채널층(130), 그리고 게이트 전극(120)을 포함하는 수직 구조의 트랜지스터가 제조될 수 있다. 여기에서, 상기 게이트 전극(120)에 가변전압이 인가될 수 있도록 상기 게이트 전극(120)의 일부분이 금속배선(미도시)과 연결되도록 설계될 수 있다. 따라서, 상기 게이트 전극(120)이 상기 소오스 전극(140a)과 드레인 전극(160) 사이의 반도체물질 채널층(130)에 흐르는 전류를 제어하여, 상기 수직 구조의 트랜지스터가 온/오프(on/off) 스위칭 특성을 가질 수 있게 된다.Referring to FIG. 2F and FIG. 2G, the resist material 152 may be secondly coated to form an etching surface of the side top portion 130b of the semiconductor material channel layer 130 and the source electrode 140. Cover with). Next, a drain electrode 160 is formed on the upper portion 130c of the exposed semiconductor material channel layer 130. The drain electrode 160 may be formed of at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO, and Ag. Next, all of the first and second applied resist materials 150 and 152 are removed. As a result, a transistor having a vertical structure including the source electrode 140a, the drain electrode 160, the semiconductor material channel layer 130 interposed therebetween, and the gate electrode 120 may be manufactured. Here, a portion of the gate electrode 120 may be connected to a metal wiring (not shown) so that a variable voltage may be applied to the gate electrode 120. Accordingly, the gate electrode 120 controls the current flowing through the semiconductor material channel layer 130 between the source electrode 140a and the drain electrode 160, thereby turning on / off the transistor of the vertical structure. ) Can have a switching characteristic.

도 2h를 참조하면, 상기 소오스 전극(140a) 상에 순차로 절연체층(172) 및 플로우팅 전극(174)을 더 형성하여, 상기 소오스 전극(140a), 절연층(172) 및 플로우팅 전극(174)을 포함하는 커패시터(180)를 형성한다. 여기에서, 상기 절연체층(172)은 SiO2, Si3N4, Ta2O5, HfO, SrTiO3, (Ba,Sr)TiO3, BaTiO3 또는 Pb(Zr,Ti)O3 으로 형성될 수 있으며, 상기 플로우팅 전극(160))은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나로 형성될 수 있다. 이와 같은 제조공정에 의해, 본 발명에 따른 수직 구조의 메모리 소자가 간단하고 용이하게 제조될 수 있으며, 특히 본 발명에 따른 메모리 소자는 수직 구조로 형성되기 때문에, 점유면적을 많이 차지하지 않으므로 그 집적도를 크게 향상시킬 수 있다.Referring to FIG. 2H, an insulator layer 172 and a floating electrode 174 are sequentially formed on the source electrode 140a to sequentially form the source electrode 140a, the insulating layer 172, and the floating electrode ( 174 to form a capacitor 180. The insulator layer 172 may be formed of SiO 2 , Si 3 N 4 , Ta 2 O 5 , HfO, SrTiO 3 , (Ba, Sr) TiO 3 , BaTiO 3, or Pb (Zr, Ti) O 3 . The floating electrode 160 may be formed of at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO, and Ag. By such a manufacturing process, the memory device of the vertical structure according to the present invention can be manufactured simply and easily, and in particular, since the memory device according to the present invention is formed in the vertical structure, it does not occupy much occupied area and therefore its integration degree. Can greatly improve.

본 발명에 따르면, 수직 구조물 상에 증착된 박막을 간단한 공정에 의해 선택적으로 식각하여 원하는 다양한 패턴으로 형성할 수 있다. 특히, 본 발명에 따르면, 수직 구조물 상에서 레지스트 물질의 스텝 커버리지(step coverage) 특성이 좋지 않다는 점을 이용하여, 노광공정 없이 레지스트 물질의 도포 및 제거공정만으로 수직 구조물 상에 다양한 패턴의 박막을 형성할 수 있기 때문에, 수직 구조의 디바이스, 예를 들어 수지 구조형 메모리 소자의 제조에 있어서 매우 유용하게 이용될 수 있다.According to the present invention, the thin film deposited on the vertical structure may be selectively etched by a simple process to form a variety of desired patterns. In particular, according to the present invention, by using the poor step coverage (resistance) of the resist material on the vertical structure, it is possible to form a thin film of various patterns on the vertical structure only by applying and removing the resist material without the exposure process Since it can be, it can be very usefully used in the manufacture of a vertical structure device, for example, a resin structured memory element.

이상에서, 이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 상기 실시예로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점이 이해되어야 할 것이다. 따라서, 본 발명은 도시되고 설명된 구조와 공정순서에만 국한되는 것은 아니며, 특허청구범위에 기재된 발명의 기술사상을 중심으로 보호되어야 할 것이다.In the above, some exemplary embodiments have been described and illustrated in the accompanying drawings in order to facilitate understanding of the present invention, but these embodiments are merely exemplary and various modifications from the embodiments can be made by those skilled in the art. And it should be understood that other equivalent embodiments are possible. Therefore, the present invention is not limited to the illustrated and described structures and process sequences, but should be protected based on the technical spirit of the invention described in the claims.

Claims (18)

기판 상에 제1 물질로 수직 구조물을 형성하는 단계;Forming a vertical structure with a first material on the substrate; 상기 수직 구조물의 외면 상에 제2 물질로 박막을 증착하는 단계;Depositing a thin film with a second material on an outer surface of the vertical structure; 상기 기판 상에 레지스트 물질을 도포하여 상기 박막의 측하부를 상기 레지스트 물질로 덮고 상기 박막의 직상부와 측상부를 노출시키는 단계;Applying a resist material on the substrate to cover the underside of the thin film with the resist material and to expose the top and side portions of the thin film; 상기 박막의 직상부와 측상부를 습식식각하여 이들로 둘러싸인 상기 수직 구조물의 상부영역을 노출시키는 단계; 및Wet etching the upper and upper portions of the thin film to expose an upper region of the vertical structure surrounded by the thin film; And 상기 레지스트 물질을 제거하는 단계;를 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.Removing the resist material; selectively etching the thin film deposited on the vertical structure. 제 1 항에 있어서,The method of claim 1, 상기 기판 상에 레지스트 물질을 도포하여 상기 박막의 측하부를 상기 레지스트 물질로 덮고 상기 박막의 직상부와 측상부를 노출시키는 단계는,Applying a resist material on the substrate to cover the lower and lower portions of the thin film with the resist material and expose the upper and upper portions of the thin film; 상기 박막의 직상부와 측상부 상에 상기 박막의 측하부 상에 보다 상대적으로 더 얇은 두께로 상기 레지스트 물질을 도포시킨 후, 상기 박막의 직상부와 측상부 상에 도포된 레지스트 물질을 제거하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.Applying the resist material on the upper and lower portions of the thin film to a relatively thinner thickness on the lower and lower sides of the thin film, and then removing the resist material applied on the upper and upper portions of the thin film. A selective etching method of a thin film deposited on a vertical structure characterized in that. 제 2 항에 있어서,The method of claim 2, 상기 박막의 직상부와 측상부 상에 도포된 레지스트 물질은 산소(O2) 분위기에서 애슁(ashing) 처리하여 제거되는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.The resist material applied on the upper and upper portions of the thin film is selectively removed by ashing treatment in an oxygen (O 2 ) atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 레지스트 물질은 PMMA(Polymethyl methacrylate) 물질을 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.The resist material is a selective etching method of a thin film deposited on a vertical structure comprising a polymethyl methacrylate (PMMA) material. 제 1 항에 있어서,The method of claim 1, 상기 수직 구조물은 나노와이어(nanowire), 포스트(post) 또는 실리더(cylinder) 형상 중 어느 하나의 형상으로 형성된 구조물을 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.The vertical structure is a selective etching method of a thin film deposited on a vertical structure, characterized in that it comprises a structure formed in any one of the shape of a nanowire (post) or cylinder (cylinder). 제 5 항에 있어서,The method of claim 5, wherein 상기 제1 물질은 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질, ZnO계열 물질, 유전체 물질 및 전극물질로 이루어지는 그룹에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.The first material is a vertical structure comprising any one selected from the group consisting of carbon-based material, Pt-based material, Si-based material, GaN-based material, GaAs-based material, ZnO-based material, dielectric material and electrode material Selective etching method of the thin film deposited on the. 제 6 항에 있어서,The method of claim 6, 상기 제1 물질은 탄소섬유, 탄소나노튜브(CNT), Pt, Si, GaN, GaAs 및 ZnO로 이루어지는 그룹에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.Wherein the first material comprises any one selected from the group consisting of carbon fibers, carbon nanotubes (CNT), Pt, Si, GaN, GaAs, and ZnO. 제 6 항에 있어서,The method of claim 6, 상기 제2 물질은 유전체 물질 또는 전극물질을 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.And the second material comprises a dielectric material or an electrode material. 제 8 항에 있어서,The method of claim 8, 상기 유전체 물질은 SiO2, Si3N4, Ta2O5, HfO, SrTiO3, (Ba,Sr)TiO3, BaTiO3 및 Pb(Zr,Ti)O3 으로 이루어지는 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.The dielectric material includes any one selected from the group consisting of SiO 2 , Si 3 N 4 , Ta 2 O 5 , HfO, SrTiO 3 , (Ba, Sr) TiO 3 , BaTiO 3 and Pb (Zr, Ti) O 3 . Selective etching method of a thin film deposited on a vertical structure, characterized in that. 제 8 항에 있어서,The method of claim 8, 상기 전극물질은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직 구조물 상에 증착된 박막의 선택적 식각방법.The electrode material is a selective etching method of a thin film deposited on a vertical structure, characterized in that it comprises at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO and Ag. 기판 상에 나노와이어를 수직으로 성장시켜 게이트 전극을 형성하는 단계;Vertically growing nanowires on the substrate to form a gate electrode; 상기 게이트 전극의 외면을 둘러싸는 유전체층을 형성하는 단계;Forming a dielectric layer surrounding an outer surface of the gate electrode; 상기 유전체층의 외면을 둘러싸는 반도체물질 채널층을 형성하는 단계;Forming a semiconductor material channel layer surrounding an outer surface of the dielectric layer; 상기 반도체물질 채널층의 외면을 둘러싸는 소오스 전극을 형성하는 단계;Forming a source electrode surrounding an outer surface of the semiconductor material channel layer; 상기 기판 상에 제 1 레지스트 물질을 1차 도포하여 상기 소오스 전극의 측하부를 상기 제 1 레지스트 물질로 덮고 그 직상부와 측상부를 노출시키는 단계;First applying a first resist material on the substrate to cover the lower and lower portions of the source electrode with the first resist material and expose the upper and upper portions thereof; 상기 소오스 전극의 직상부와 측상부를 습식식각하여 이들로 둘러싸인 상기 반도체물질 채널층의 직상부와 측상부를 노출시키는 단계;Wet etching the top and side portions of the source electrode to expose the top and side portions of the semiconductor material channel layer surrounded by them; 제 2 레지스트 물질을 2차 도포하여 상기 반도체물질 채널층의 측상부와 상기 소오스 전극의 식각면을 상기 제 2 레지스트 물질로 덮는 단계;Second coating of a second resist material to cover the side of the semiconductor material channel layer and the etching surface of the source electrode with the second resist material; 상기 반도체물질 채널층의 직상부에 드레인 전극을 형성하는 단계;Forming a drain electrode directly on the semiconductor material channel layer; 상기 제 2 레지스트 물질을 모두 제거하는 단계; 및Removing all of the second resist material; And 상기 소오스 전극 상에 순차로 절연체층 및 플로우팅 전극을 더 형성함으로써, 상기 소오스 전극, 절연체층 및 플로우팅 전극을 포함하는 커패시터를 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.And forming a capacitor including the source electrode, the insulator layer, and the floating electrode sequentially by sequentially forming an insulator layer and a floating electrode on the source electrode. 제 11 항에 있어서,The method of claim 11, 상기 기판 상에 제 1 레지스트 물질을 1차 도포하여 상기 소오스 전극의 측하부를 상기 제 1 레지스트 물질로 덮고 그 직상부와 측상부를 노출시키는 단계는,A first coating of a first resist material on the substrate to cover the lower and lower portions of the source electrode with the first resist material and expose the upper and upper portions thereof, 상기 소오스 전극의 직상부와 측상부 상에 상기 소오스 전극의 측하부 상에 보다 상대적으로 더 얇은 두께로 상기 제 1 레지스트 물질을 도포시킨 후, 상기 소오스 전극의 직상부와 측상부 상에 도포된 제 1 레지스트 물질을 제거하는 것을 특징으로 하는 메모리 소자의 제조방법.After applying the first resist material to a relatively thinner thickness on the upper and lower portions of the source electrode on the upper and lower portions of the source electrode, and then applying on the upper and upper portions of the source electrode. 1 A method for manufacturing a memory device, characterized in that the resist material is removed. 제 12 항에 있어서,The method of claim 12, 상기 소오스 전극의 직상부와 측상부 상에 도포된 제 1 레지스트 물질은 산소(O2) 분위기에서 애슁 처리하여 제거되는 것을 특징으로 메모리 소자의 제조방법.The first resist material applied on the upper and side portions of the source electrode is removed by annealing in an oxygen (O 2 ) atmosphere. 제 11 항에 있어서,The method of claim 11, 상기 제 1, 제 2 레지스트 물질은 PMMA(Polymethyl methacrylate) 물질을 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.The first and second resist materials include a polymethyl methacrylate (PMMA) material. 제 11 항에 있어서,The method of claim 11, 상기 나노와이어는 탄소계열 물질, Pt계열 물질, Si계열 물질, GaN계열 물질, GaAs계열 물질, ZnO계열 물질 및 전극물질로 이루어지는 그룹에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.The nanowires may include any one selected from the group consisting of carbon-based materials, Pt-based materials, Si-based materials, GaN-based materials, GaAs-based materials, ZnO-based materials, and electrode materials. 제 15 항에 있어서,The method of claim 15, 상기 나노와이어는 탄소섬유, 탄소나노튜브(CNT), Pt, Si, GaN, GaAs 및 ZnO 로 이루어지는 그룹에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법.The nanowires are any one selected from the group consisting of carbon fibers, carbon nanotubes (CNT), Pt, Si, GaN, GaAs and ZnO. 제 11 항에 있어서,The method of claim 11, 상기 유전체층 및 절연체층 각각은 SiO2, Si3N4, Ta2O5, HfO, SrTiO3, (Ba,Sr)TiO3, BaTiO3 및 Pb(Zr,Ti)O3 으로 이루어지는 그룹으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.Each of the dielectric layer and insulator layer is any one selected from the group consisting of SiO 2 , Si 3 N 4 , Ta 2 O 5 , HfO, SrTiO 3 , (Ba, Sr) TiO 3 , BaTiO 3, and Pb (Zr, Ti) O 3 . Memory device manufacturing method characterized in that formed in one. 제 11 항에 있어서,The method of claim 11, 상기 소오스 전극, 드레인 전극 및 플로우팅 전극 각각은 Nb, Cr, Mo, W, Ti, Pt, Au, ITO 및 Ag으로 이루어지는 그룹에서 선택된 적어도 어느 하나로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.And the source electrode, the drain electrode and the floating electrode are each formed at least one selected from the group consisting of Nb, Cr, Mo, W, Ti, Pt, Au, ITO and Ag.
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