KR100844946B1 - Multiple valued dynamic random access memory cell and thereof array using single electron transistor - Google Patents

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Abstract

A multiple valued DRAM cell and a multiple valued DRAM cell array using a single electron transistor are provided to store information with more than two bits as minimizing power consumption. One end of a first MOS transistor(M1) is connected to a bit line(BL) and the first MOS transistor has a gate connected to a read word line(RWL). One end of a second MOS transistor(M2) is connected to the other end of the first MOS transistor and the other end is connected to a charge charging node(SN), and the second MOS transistor has a gate connected to a write word line(WWL). A third MOS transistor(M3) has one end connected to a common port of the first MOS transistor and the second MOS transistor, and has a gate connected to the charge charging node. A first type SET(SETAb) has one end connected to a first power supply port(VDD), and has a gate connected to the charge charging node, and a control voltage(Vc) is applied to a control gate. A fourth MOS transistor(M4) has one end connected to the other end of the first type SET and the other end connected to the charge charging node, and has a gate receiving a first refresh signal(SPE). A fifth MOS transistor(M5) has one end connected to the charge charging node and has a gate receiving a second refresh signal(SNE). A second type SET(SETA) has one end connected to the other end of the fifth MOS transistor and the other end connected to a second power supply port(Vss), and has a gate connected to the charge charging node. A storage capacitor(Cs) has one end connected to the charge charging node and the other end connected to the second power supply port.

Description

단전자 트랜지스터를 이용한 다치 ＤＲＡＭ 셀 및 다치 ＤＲＡＭ 셀 어레이{Multiple Valued Dynamic Random Access Memory Cell and thereof Array using Single Electron Transistor}Multiple Valued Dynamic Random Access Memory Cell and Various Array using Single Electron Transistor}

도 1은 단일 게이트 SET와 모스트랜지스터를 이용한 유니버설 리터럴 게이트(Universal Literal Gate)의 회로도이다. 1 is a circuit diagram of a universal literal gate using a single gate SET and a MOS transistor.

도 2는 도 1에 도시된 ULG의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다. FIG. 2 illustrates a relationship between an input voltage Vin of the ULG and a current Id flowing through the SET shown in FIG. 1.

도 3은 도 1에 도시된 ULG의 입력전압(Vin)과 출력전압(Vout)의 관계를 나타낸다. FIG. 3 illustrates a relationship between an input voltage Vin and an output voltage Vout of the ULG shown in FIG. 1.

도 4는 듀얼 게이트 SET와 모스트랜지스터를 이용한 유니버설 리터럴 게이트의 회로도이다. 4 is a circuit diagram of a universal literal gate using a dual gate SET and a MOS transistor.

도 5는 도 4에 도시된 ULG에 인가되는 제어전압(Vc)이 0[V]일 때 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다. 5 illustrates a relationship between an input voltage Vin and a current Id flowing in the SET when the control voltage Vc applied to the ULG shown in FIG. 4 is 0 [V].

도 6은 도 4에 도시된 ULG에 인가되는 제어전압(Vc)이 0[V]일 입력전압(Vin)과 출력노드의 전압준위(Vout)의 관계를 나타낸다. FIG. 6 illustrates a relationship between an input voltage Vin and a voltage level Vout of an output node in which the control voltage Vc applied to the ULG shown in FIG. 4 is 0 [V].

도 7은 도 4에 도시된 ULG에 인가되는 제어전압(Vc)이 e/(2Cc)[V]일 때의 SET에 흐르는 전류를 나타낸다. FIG. 7 shows a current flowing in the SET when the control voltage Vc applied to the ULG shown in FIG. 4 is e / (2Cc) [V].

도 8은 도 4에 도시된 ULG에 인가되는 제어전압(Vc)이 e/(2Cc)[V]일 때 출력 노드의 전압준위(Vout)를 나타낸다. FIG. 8 shows the voltage level Vout of the output node when the control voltage Vc applied to the ULG shown in FIG. 4 is e / (2Cc) [V].

도 9는 도 1에 도시한 ULG를 이용한 양자화기(Quantizer)의 회로도이다. FIG. 9 is a circuit diagram of a quantizer using the ULG shown in FIG. 1.

도 10은 도 9에 도시된 양자화기의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다. FIG. 10 illustrates a relationship between an input voltage Vin of the quantizer illustrated in FIG. 9 and a current Id flowing through the SET.

도 11은 도 9에 도시된 양자화기의 입력전압(Vin)과 출력노드(Vout)의 전압준위와의 관계를 나타낸다. FIG. 11 illustrates the relationship between the input voltage Vin and the voltage level of the output node Vout of the quantizer shown in FIG. 9.

도 12는 도 1, 도 4에 도시된 ULG 및 도 9에 도시된 양자화기를 이용하여 구현한 다치 SRAM 단위 셀의 회로도이다. 12 is a circuit diagram of a multi-valued SRAM unit cell implemented using the ULG shown in FIGS. 1 and 4 and the quantizer shown in FIG. 9.

도 13은 도 12에 도시된 다치 SRAM 단위 셀의 전기적 특성을 나타낸다. FIG. 13 illustrates electrical characteristics of the multi-valued SRAM unit cell shown in FIG. 12.

도 14는 도 12에 도시된 다치 SRAM 단위 셀의 읽기/쓰기 동작에 사용되는 각 신호들의 타이밍 다이어그램이다. FIG. 14 is a timing diagram of signals used in a read / write operation of the multi-value SRAM unit cell shown in FIG. 12.

도 15는 본 발명에 따른 SET를 이용한 다치 DRAM 셀의 일실시예이다. 15 is one embodiment of a multi-value DRAM cell using a SET in accordance with the present invention.

도 16은 본 발명에 따른 SET를 이용한 다치 DRAM 셀에 연결된 비트라인과 SET에 흐르는 전류 및 전하충전노드의 전압준위와의 관계를 나타낸다. 16 illustrates a relationship between a bit line connected to a multi-value DRAM cell using a SET according to the present invention, a current flowing through the SET, and a voltage level of a charge charging node.

도 17은 본 발명에 따른 다치 DRAM 셀 어레이를 나타낸다. Figure 17 illustrates a multi-value DRAM cell array in accordance with the present invention.

도 18은 도 15에 도시된 다치 DRAM 셀에 데이터를 저장할 때의 각 신호들의 파형을 나타낸다. FIG. 18 shows waveforms of respective signals when data is stored in the multi-value DRAM cell shown in FIG. 15.

도 19는 도 15에 도시된 다치 DRAM 셀의 스탠바이 상태 및 리프레시 동작 시의 각 신호들의 파형을 나타낸다. FIG. 19 shows waveforms of signals in the standby state and the refresh operation of the multi-value DRAM cell shown in FIG. 15.

도 20은 도 15에 도시된 다치 DRAM 셀에 저장된 데이터를 읽을 때의 각 신호 들의 파형을 나타낸다.20 shows waveforms of respective signals when reading data stored in the multi-value DRAM cell shown in FIG. 15.

도 21은 본 발명에 따른 다치 DRAM 셀에 다치 데이터를 저장하거나 저장된 데이터를 읽을 때 사용하는 신호들의 파형도이다. FIG. 21 is a waveform diagram of signals used to store or read stored data in a multi-value DRAM cell according to the present invention.

도 22는 본 발명에 따른 다치 DRAM 셀에 저장된 데이터를 읽는 방법을 설명하는 다이어그램이다. 22 is a diagram illustrating a method of reading data stored in a multi-value DRAM cell in accordance with the present invention.

도 23은 도 22에 도시된 다치 DRAM 셀에 저장된 데이터를 읽는데 사용하는 신호들의 파형도이다. FIG. 23 is a waveform diagram of signals used to read data stored in the multi-value DRAM cell shown in FIG. 22.

본 발명은 DRAM에 관한 것으로, 특히 SET(Single Electron Transistor)를 이용한 다치 DRAM(Multiple-Valued Dynamic Random Access Memory)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to DRAM, and more particularly, to a multi-valued dynamic random access memory (DRAM) using a single electron transistor (SET).

SET(Single electron transistor)는 게이트 전극에 인가되는 바이어스 전압의 전압준위에 따라 드레인과 소스 사이를 흐르는 전류가 증가와 감소를 주기적으로 반복하는 매우 특별한 특성을 갖고 있다. SET 뿐만 아니라 SET의 전기적 특성을 적용시킨 응용회로에 대한 연구가 현재 급속히 진행 중이다. [K.K. Likharev, "Correlated discrete transfer of single electrons in ultrasmall tunnel junctions", IBM J.Res. Develop., vol. 32, pp. 144-158, Jan. 1988], [J.R. Tucker, "Complementary digital logic based on the Coulomb blockade". J. Appl. Phys., vol.72, pp.4399-4413,Nov,1992] Single electron transistor (SET) has a very special characteristic that the current flowing between the drain and the source periodically repeats the increase and decrease according to the voltage level of the bias voltage applied to the gate electrode. In addition to the SET, research on the applied circuit applying the electrical characteristics of the SET is currently in progress. K.K. Likharev, "Correlated discrete transfer of single electrons in ultrasmall tunnel junctions", IBM J. Res. Develop., Vol. 32, pp. 144-158, Jan. 1988, J.R. Tucker, "Complementary digital logic based on the Coulomb blockade". J. Appl. Phys., Vol. 72, pp. 4399-4413, Nov, 1992]

도 1은 단일 게이트 SET와 모스트랜지스터를 이용한 유니버설 리터럴 게이트(Universal Literal Gate)의 회로도이다. 1 is a circuit diagram of a universal literal gate using a single gate SET and a MOS transistor.

도 1을 참조하면, ULG(100)는 전류원(CS), 제1모스트랜지스터(M1) 및 SET(SET)를 구비한다. Referring to FIG. 1, the ULG 100 includes a current source CS, a first MOS transistor M1, and a SET (SET).

전류원(CS)은 직렬로 연결된 제1모스트랜지스터(M1) 및 SET(SET)에 일정한 양의 전류(Io)를 공급한다. 제1모스트랜지스터(M1)는 게이트에 인가된 바이어스 전압(Vgg)에 응답하여 일 단자에 연결된 전류원(CS)으로부터 공급되는 전류(Io)를 다른 일 단자에 연결된 SET(SET)에 전달한다. SET(SET)는 게이트에 인가되는 입력전압(Vin)의 전압준위에 따라 일 단자를 통해 공급되는 전류(Id)의 양 및 위상(Phase)을 변화시킨다. The current source CS supplies a constant amount of current Io to the first MOS transistor M1 and SET (SET) connected in series. The first MOS transistor M1 transfers the current Io supplied from the current source CS connected to one terminal to the SET connected to the other terminal in response to the bias voltage Vgg applied to the gate. SET (SET) changes the amount and phase of the current Id supplied through one terminal according to the voltage level of the input voltage Vin applied to the gate.

도 2는 도 1에 도시된 ULG의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다. FIG. 2 illustrates a relationship between an input voltage Vin of the ULG and a current Id flowing through the SET shown in FIG. 1.

도 3은 도 1에 도시된 ULG의 입력전압(Vin)과 출력전압(Vout)의 관계를 나타낸다. FIG. 3 illustrates a relationship between an input voltage Vin and an output voltage Vout of the ULG shown in FIG. 1.

도 2 및 도 3을 참조하면, 입력전압(Vin)이 증가함에 따라 ULG(100)에 흐르는 전류의 양(Id)이 증가와 감소를 반복하며, 상기의 반복주기와 동일한 주기로 출력단자의 전압(Vout)도 변한다. 이 때 전류원(CS)로부터 공급될 수 있는 전류의 양(Io)은 항상 일정하다. Referring to FIGS. 2 and 3, as the input voltage Vin increases, the amount Id of the current flowing through the ULG 100 repeats increasing and decreasing, and the voltage of the output terminal at the same period as the repetition period described above. Vout) also changes. At this time, the amount Io of the current that can be supplied from the current source CS is always constant.

도 1, 도 2 및 도 3을 참조하면, 입력전압(Vin)의 값에 따라 ULG(100)에 흐르는 전류(Id)의 양이 전류원(CS)로부터 공급되는 고정된 전류의 양(Io)보다 증가 하는 구간(A)이 있는데, 이 경우 2개의 전류의 차이(Id-Io) 만큼의 전류가 제1모스트랜지스터(M1)를 통해 ULG(100)에 공급될 수 있도록 출력단자(Vout)의 전압준위가 낮아져야 한다. 또한 입력전압(Vin)의 값에 따라 ULG(100)에 흐르는 전류의 양이 전류원(CS)로부터 공급되는 고정된 전류의 양(Io)보다 감소하는 구간(B)이 있는데, 이 경우 2개의 전류의 차이(Io-Id) 만큼의 전류가 제1모스트랜지스터(M1)를 통해 차단될 수 있도록 출력단자(Vout)의 전압준위가 높아져야 한다. 1, 2 and 3, according to the value of the input voltage Vin, the amount of current Id flowing in the ULG 100 is greater than the fixed amount Io supplied from the current source CS. There is an increasing section A. In this case, the voltage of the output terminal Vout so that a current equal to the difference between the two currents Id-Io can be supplied to the ULG 100 through the first MOS transistor M1. The level should be lowered. In addition, there is a period B in which the amount of current flowing in the ULG 100 decreases from the fixed amount Io supplied from the current source CS according to the value of the input voltage Vin, in which case two currents The voltage level of the output terminal Vout should be increased so that a current equal to the difference Io-Id can be blocked through the first MOS transistor M1.

도 4는 듀얼 게이트 SET와 모스트랜지스터를 이용한 유니버설 리터럴 게이트의 회로도이다. 4 is a circuit diagram of a universal literal gate using a dual gate SET and a MOS transistor.

도 4를 참조하면, ULG(400)는 전류원(CS), 제2모스트랜지스터(M2) 및 SET(SET)를 구비한다. Referring to FIG. 4, the ULG 400 includes a current source CS, a second MOS transistor M2, and a SET (SET).

전류원(CS)은 직렬로 연결된 제2모스트랜지스터(M2) 및 SET(SET)에 일정한 양의 전류(Io)를 공급한다. 제2모스트랜지스터(M2)는 게이트에 인가된 바이어스 전압(Vgg)에 응답하여 일 단자에 연결된 전류원(CS)으로부터 공급되는 전류를 다른 일 단자에 연결된 SET(SET)에 전달한다. 도 1에 도시된 SET(SET)가 하나의 게이트 단자를 가지는데 비해 도 2에 도시된 SET(SET)는 2개의 게이트 단자를 가지기 때문에 듀얼 게이트라고 하였다. 또한 2개의 게이트 단자는 등가(Equivalent) 커패시터(Cg, Cc)로 모델링 되어있다. SET(SET)는 일 게이트(Cg)에 인가되는 입력전압(Vin)의 전압준위에 따라 일 단자를 통해 공급되는 전류의 양(Id)을 변화시킨다. 두 번째 게이트 단자(Cc)에 인가되는 제어전압(Vc)에 따라 SET의 전기적 특성이 달라진다. 즉, 제어전압(Vc)이 변화하면, 입력전압(Vin)의 전압준위에 의하여 이미 결정된 SET에 흐르는 전류(Id)의 위상이 변하게 되는데, 제어전압(Vc)의 전압준위가 0 [V]일 때 SET에 흐르는 전류의 위상을 0도(degree)라고 하면, e/(2Cc) [V]일 때 SET에 흐르는 전류의 위상은 180도가 된다. 여기서 e는 SET에서 사용되는 캐리어(Carrier)의 전하량이고, Cc는 SET의 제어 게이트의 커패시턴스(Capacitance)를 의미한다. The current source CS supplies a constant amount of current Io to the second MOS transistor M2 and SET (SET) connected in series. The second MOS transistor M2 transfers the current supplied from the current source CS connected to one terminal to SET (SET) connected to the other terminal in response to the bias voltage Vgg applied to the gate. While SET (SET) shown in FIG. 1 has one gate terminal, SET (SET) shown in FIG. 2 is called dual gate because it has two gate terminals. The two gate terminals are also modeled as equivalent capacitors (Cg, Cc). SET (SET) changes the amount Id of the current supplied through one terminal according to the voltage level of the input voltage Vin applied to one gate Cg. The electrical characteristics of the SET vary depending on the control voltage Vc applied to the second gate terminal Cc. That is, when the control voltage Vc changes, the phase of the current Id flowing in the SET determined by the voltage level of the input voltage Vin changes, and the voltage level of the control voltage Vc is 0 [V]. If the phase of the current flowing in the SET is 0 degrees, the phase of the current flowing in the SET is 180 degrees when e / (2Cc) [V]. Here, e is the amount of charge of a carrier used in the SET, and Cc means the capacitance of the control gate of the SET.

도 5는 도 4에 도시된 ULG에 인가되는 제어전압이 0[V]일 때 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다. FIG. 5 illustrates a relationship between an input voltage Vin and a current Id flowing in the SET when the control voltage applied to the ULG shown in FIG. 4 is 0 [V].

도 6은 도 4에 도시된 ULG에 인가되는 제어전압이 0[V]일 입력전압(Vin)과 출력노드의 전압준위(Vout)의 관계를 나타낸다. FIG. 6 illustrates a relationship between an input voltage Vin and a voltage level Vout of an output node in which a control voltage applied to the ULG shown in FIG. 4 is 0 [V].

도 5 및 도 6을 참조하면, 입력전압(Vin)이 변하면 이에 따라 ULG(400)에 흐르는 전류의 양(Id)이 증가와 감소를 반복하며, 상기의 반복 주기와 동일한 주기로 출력단자의 전압(Vout)도 변한다. 이 때 전류원(CS)로부터 공급될 수 있는 전류의 양(Io)은 항상 일정하다. 이 점은 도 1 내지 도 3에 도시한 단일 게이트 SET를 이용한 ULG(100)의 전기적 특성과 동일하다. 5 and 6, when the input voltage Vin is changed, the amount Id of the current flowing through the ULG 400 is repeatedly increased and decreased, and the voltage of the output terminal is repeated at the same period as the repetition period. Vout) also changes. At this time, the amount Io of the current that can be supplied from the current source CS is always constant. This point is the same as the electrical characteristics of the ULG 100 using the single gate SET shown in Figs.

도 7은 도 4에 도시된 ULG에 인가되는 제어전압이 e/(2Cc)[V]일 때의 SET에 흐르는 전류를 나타낸다. FIG. 7 shows a current flowing in the SET when the control voltage applied to the ULG shown in FIG. 4 is e / (2Cc) [V].

도 8은 도 4에 도시된 ULG에 인가되는 제어전압이 e/(2Cc)[V]일 때 출력노드의 전압준위(Vout)를 나타낸다. FIG. 8 shows the voltage level Vout of the output node when the control voltage applied to the ULG shown in FIG. 4 is e / (2Cc) [V].

도 7 및 도 8을 참조하면, 입력전압(Vin)이 변하면 이에 따라 ULG(400)에 흐르는 전류의 양(Id)이 증가와 감소를 반복하며, 상기의 반복 주기와 동일한 주기로 출력단자의 전압(Vout)도 변한다. 이러한 전기적인 특성은 제어전압(Vc)이 O[V]일 때를 나타낸 도 5 및 도6과 동일한 것처럼 보인다. 그러나 제어전압(Vc)의 전압준위에 따라 출력노드의 전압준위(Vout)는 서로 다르게 응답하며, 제어전압(Vc)의 전압준위를 조절함으로서 모스트랜지스터의 2가지 형태 즉, N형 및 P형과 같은 서로 반대의 극성을 가지는 트랜지스터와 동일한 전기적 특성을 가지도록 할 수 있다. Referring to FIGS. 7 and 8, when the input voltage Vin changes, the amount Id of the current flowing through the ULG 400 repeatedly increases and decreases, and the output terminal voltage ( Vout) also changes. These electrical characteristics appear to be the same as those in Figs. 5 and 6 showing when the control voltage Vc is O [V]. However, the voltage level Vout of the output node responds differently according to the voltage level of the control voltage Vc, and by controlling the voltage level of the control voltage Vc, two types of MOS transistors, namely, N-type and P-type, It is possible to have the same electrical characteristics as transistors having the same polarity of the opposite polarity.

도 5와 도 6에 표시된 C 구간 및 도 7과 도 8에 도시된 D 구간은 서로 1 대 1 대응되는 부분이다. 제어전압(Vc)이 0[V]인 경우 C 구간에서의 출력노드의 전압준위(Vout)와 제어전압(Vc)이 e/(2Cc)[V]일 때 D 구간에서의 출력노드의 전압준위(Vout)는 서로 반대의 논리 값을 가지게 된다. 다시 말하면, 제어전압(Vc)의 전압준위가 0[V]일 경우를 N형이라고 할 때, 제어전압(Vc)의 전압준위가 e/(2Cc)[V]일 때는 P형이 된다. Section C shown in FIGS. 5 and 6 and section D shown in FIGS. 7 and 8 correspond to one-to-one correspondence with each other. When the control voltage Vc is 0 [V], the voltage level Vout of the output node in the C section and the voltage level of the output node in the D section when the control voltage Vc is e / (2Cc) [V]. (Vout) will have opposite logical values. In other words, when the voltage level of the control voltage Vc is 0 [V], it is N-type, and when the voltage level of the control voltage Vc is e / (2Cc) [V], it is P-type.

상술한 단일 게이트 SET 및 듀얼 게이트 SET를 이용하여 여러 가지 전기적 특성을 구현하는 회로를 구현할 수 있다. A circuit for implementing various electrical characteristics may be implemented using the single gate SET and the dual gate SET described above.

도 9는 도 1에 도시한 ULG를 이용한 양자화기(Quantizer)의 회로도이다. FIG. 9 is a circuit diagram of a quantizer using the ULG shown in FIG. 1.

도 9를 참조하면, 양자화기(900)는 도 1에 도시된 ULG(100)에 하나의 모스트랜지스터(M4)를 추가함으로서 얻어진다. 입력신호(Vin)는 제어클럭신호(CLK)에 응답하여 제4모스트랜지스터(M4)를 통해 SET의 게이트 단자(Cg) 및 출력단자(Vout)에 동시에 인가된다. Referring to FIG. 9, the quantizer 900 is obtained by adding one MOS transistor M4 to the ULG 100 shown in FIG. 1. The input signal Vin is simultaneously applied to the gate terminal Cg and the output terminal Vout of the SET through the fourth MOS transistor M4 in response to the control clock signal CLK.

도 10은 도 9에 도시된 양자화기의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다. FIG. 10 illustrates a relationship between an input voltage Vin of the quantizer illustrated in FIG. 9 and a current Id flowing through the SET.

도 11은 도 9에 도시된 양자화기의 입력전압(Vin)과 출력노드(Vout)의 전압준위와의 관계를 나타낸다. FIG. 11 illustrates the relationship between the input voltage Vin and the voltage level of the output node Vout of the quantizer shown in FIG. 9.

도 10은 이전에 설명한 도 2, 도 5 및 도 7과 동일하므로 더 이상 설명하지 않는다. 도 11을 참조하면, 입력전압(Vin)이 증가함에 따라 출력노드의 전압준위(Vout)가 계단의 형태를 취하게 되는데, 도 3, 도 6 및 도 8이 나타내는 논리하이(Logic High) 및 논리로우(Logic Low)의 2가지 값만을 나타내는 것이 아니라 복수 개의 값을 나타내는 다치(Multiple-Valued) 양자화기가 된다. FIG. 10 is the same as FIG. 2, FIG. 5 and FIG. 7 previously described, and will not be described further. Referring to FIG. 11, as the input voltage Vin increases, the voltage level Vout of the output node takes the form of a step. Logic high and logic shown in FIGS. 3, 6, and 8 are illustrated. It does not represent only two values of low (Logic Low) but becomes a multiple-valued quantizer representing a plurality of values.

다치 양자화기는, 도 9에 도시한 제4모스트랜지스터(M4) 및 제어클럭신호(CLK)를 이용하여 구현할 수 있는데, 계단으로 표시된 하나의 전압준위와 다른 전압준위를 나타내는 이웃하는 계단은 제어클럭신호(CLK)의 각 주기로 구별할 수 있다. 입력전압(Vin)이 제어클럭신호(CLK)에 의하여 제4모스트랜지스터(M4)를 경유하여 SET의 게이트 단자(Cg)에 전달될 뿐만 아니라 출력노드(Vout)에도 전달되게 되는데, 양자화기의 출력단자의 전압준위(Vout)는 일단 전달된 입력전압(Vin)을 기준으로 응답한다. 따라서 다음 제어클럭신호(CLK)에 의하여 인가되는 다른 전압준위를 가지는 입력신호(Vin)에 의하여 출력노드의 전압준위(Vout)는 새로 전달된 입력신호(Vin)에 의하여 영향을 받기 때문에, 제어클럭신호(CLK)에 의하여 수시되는 입력전압(Vin)이 달라지면 이에 대응하여 출력노드의 전압준위(Vout)도 달라진다. 입력전압(Vin)을 계속 증가시키면 증가시키는 만큼 출력노드의 전압준위(Vout)도 복수 개로 늘어날 수 있다. The multi-valued quantizer can be implemented by using the fourth MOS transistor M4 and the control clock signal CLK shown in FIG. 9, and a neighboring step representing one voltage level and another voltage level indicated by the step is a control clock signal. Each cycle of (CLK) can be distinguished. The input voltage Vin is transmitted not only to the gate terminal Cg of the SET but also to the output node Vout via the fourth MOS transistor M4 by the control clock signal CLK. The voltage level Vout of the terminal responds based on the input voltage Vin once transmitted. Therefore, since the voltage level Vout of the output node is affected by the newly transmitted input signal Vin by the input signal Vin having another voltage level applied by the next control clock signal CLK, the control clock When the input voltage Vin received by the signal CLK is changed, the voltage level Vout of the output node is also changed correspondingly. If the input voltage Vin continues to increase, the voltage level Vout of the output node may increase in plural as it increases.

도 12는 도 1, 도 4에 도시된 ULG 및 도 9에 도시된 양자화기를 이용하여 구 현한 다치 SRAM 단위 셀의 회로도이다. 12 is a circuit diagram of a multi-valued SRAM unit cell implemented using the ULG shown in FIGS. 1 and 4 and the quantizer shown in FIG. 9.

도 12를 참조하면, 다치 SRAM(Multi-Valued Static Random Access Memory, 1200) 단위 셀은 도 1, 도 4에 도시된 ULG 및 도 9에 도시된 양자화기를 이용하여 구현한 것으로 단위 셀(Cell) 당 2비트(Bits)를 저장하는 메모리장치이다. [Katsuhiko Degawa, Takafumi Aoki, Hiroshi InoKawa, Tatsuo Higuchi, Yasuo Takahashi, "A Two-Bit-per-Cell Content-Addressable Memory Using Single-Electron Transistors", Proceedings of the 35th International Symposium on Multiple-Valued Logic (ISMVL '05), 2005] 여기서 모두 3개의 SET가 사용되는데 2개의 SET(SETA, SETAb)는 서로 극성만이 서로 다른 SET이며, 나머지 한 개의 SET(SETB)는 전하충전노드(SN)에 저장된 전압에 의하여 SL라인(SL)에 인가되는 전압과 ML라인(ML)에 인가되는 전압의 연관관계(Match)를 검출하는데 사용된다. Referring to FIG. 12, a multi-valued static random access memory (SRAM) unit cell is implemented by using the ULGs illustrated in FIGS. 1 and 4 and the quantizer illustrated in FIG. 9, per unit cell. Memory device that stores 2 bits (Bits). Katsuhiko Degawa, Takafumi Aoki, Hiroshi InoKawa, Tatsuo Higuchi, Yasuo Takahashi, "A Two-Bit-per-Cell Content-Addressable Memory Using Single-Electron Transistors", Proceedings of the 35th International Symposium on Multiple-Valued Logic (ISMVL ' 05), 2005] Here, all three SETs are used. Two SETs (SETA and SETAb) have different polarities from each other, and the other SET (SETB) is based on the voltage stored in the charge charging node SN. It is used to detect a match between the voltage applied to the SL line SL and the voltage applied to the ML line ML.

도 13은 도 12에 도시된 다치 SRAM 단위 셀의 전기적 특성을 나타낸다. FIG. 13 illustrates electrical characteristics of the multi-valued SRAM unit cell shown in FIG. 12.

도 13을 참조하면, 비트라인(BL)의 전압준위의 변화에 따른 2개의 SET(SETA, SETAb)에 흐르는 전류 및 2개의 모스트랜지스터(M5, M6)의 전하충전노드(SN)의 전압준위(V(SN))를 나타낸다. 2개의 SET(SETA, SETAb)에 흐르는 전류는 제어게이트에 인가되는 제어전압(Vc)에 따라 위상이 서로 달라져 있음을 알 수 있다. 또한 비트라인(BL)에 프리차지 된 서로 다른 전압준위를 가지는 입력전압 및 제7모스트랜지스터(M7)의 개폐를 제어하는 워드라인(WL)에 인가되는 신호에 의하여 전하충전노드(SN)의 전압이 계단 모양으로 변함을 알 수 있다. Referring to FIG. 13, the current flowing through two SETs SETA and SETAb according to the change of the voltage level of the bit line BL and the voltage levels of the charge charging nodes SN of the two MOS transistors M5 and M6 ( V (SN)). It can be seen that the currents flowing through the two SETs SETA and SETAb are different in phase according to the control voltage Vc applied to the control gate. In addition, the voltage of the charge charging node SN is controlled by an input voltage having a different voltage level precharged in the bit line BL and a signal applied to a word line WL for controlling the opening and closing of the seventh MOS transistor M7. You can see that it turns into a staircase shape.

도 14는 도 12에 도시된 다치 SRAM 단위 셀의 읽기/쓰기 동작에 사용되는 각 신호들의 타이밍 다이어그램이다. FIG. 14 is a timing diagram of signals used in a read / write operation of the multi-value SRAM unit cell shown in FIG. 12.

도 12에 도시된 다치 SRAM 단위 셀의 동작, 도 13에 도시된 전기적 특성 및 도 14에 도시된 신호들에 대한 설명은 도 12를 설명할 때 언급한 참고 문헌에 이미 자세하게 기재되어 있으므로 구체적으로 설명을 하지 않는다. 다만 전원을 일부러 차단하지 않는 한 상기 단위 셀에는 일정한 전류가 항상 흐르고 있기 때문에 전하충전노드(SN)에 저장된 전하가 소멸되지 않는다. 따라서 DRAM에서는 필수적으로 요구되는 리프레시(Refresh)라는 작업을 할 필요가 없으므로 도 12에 도시된 회로는 SRAM의 전기적 특성을 가지는 것은 분명하다. The operation of the multi-valued SRAM unit cell shown in FIG. 12, the electrical characteristics shown in FIG. 13, and the descriptions of the signals shown in FIG. 14 are already described in detail in the references mentioned when describing FIG. 12. Do not. However, unless a power is deliberately cut off, since a constant current always flows in the unit cell, the charge stored in the charge charging node SN does not disappear. Therefore, since there is no necessity of a refresh operation required in DRAM, it is clear that the circuit shown in FIG. 12 has the electrical characteristics of the SRAM.

메모리 셀이 차지하는 면적을 줄여 동일한 면적에 보다 더 많은 메모리 셀을 집적하여야 하고, 단위 메모리 셀이 소비하는 전력을 감소시켜야 하는 것은 메모리 장치에 주어진 지상의 과제이다. 그러나 도 12에 도시된 다치 SRAM 단위 셀의 경우, 항상 일정한 전류가 흐르고 있기 때문에 집적도가 높은 경우 소비 전력은 무시하지 못할 만큼 증가하게 된다. 또한 다치 SRAM 단위 셀에 저장된 데이터로부터 2비트 이상의 정보를 얻기 위해서는 4개 이상의 서로 다른 전압준위를 저장하고 있어야 하는데, 이 경우 종래의 회로에서는 저장된 4개의 이상의 서로 다른 전압준위를 검출할 수 없다는 단점이 있다. Reducing the area occupied by memory cells to integrate more memory cells in the same area and reducing the power consumed by unit memory cells is a global challenge given to memory devices. However, in the case of the multi-value SRAM unit cell shown in FIG. 12, since a constant current flows all the time, power consumption is increased so as not to be ignored when the degree of integration is high. In addition, in order to obtain more than two bits of information from data stored in a multi-value SRAM unit cell, four or more different voltage levels must be stored. In this case, a conventional circuit can not detect four or more different voltage levels. have.

본 발명이 이루고자 하는 기술적 과제는, 소비전력을 최소한으로 하며 2비트 이상의 정보를 저장시킬 수 있는 다치 DRAM 셀을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a multi-value DRAM cell capable of storing more than two bits of information with minimum power consumption.

본 발명이 이루고자 하는 다른 기술적 과제는, 소비전력을 최소한으로 하며 2비트 이상의 정보를 저장시킬 수 있는 다치 DRAM 셀 어레이를 제공하는데 있다. Another technical problem to be achieved by the present invention is to provide a multi-value DRAM cell array capable of storing at least two bits of information with minimum power consumption.

상기 기술적 과제를 이루기 위한 본 발명에 따른 SET를 이용한 다치 DRAM 셀은, 5개의 모스트랜지스터들(M1 ~ M5), 2개의 SET(SETA, SETAb) 및 스토리지 커패시터(Cs)를 구비한다. 상기 제1모스트랜지스터(M1)는 일 단자가 비트라인(BL)에 연결되고 게이트가 읽기워드라인(RWL)에 연결된다. 상기 제2모스트랜지스터(M2)는 일 단자가 상기 제1모스트랜지스터(M1)의 다른 일 단자에 연결되고 다른 일 단자가 전하충전노드(SN)에 연결되며 게이트가 쓰기워드라인(WWL)에 연결된다. 상기 제3모스트랜지스터(M3)는 일 단자가 상기 제1모스트랜지스터(M1) 및 상기 제2모스트랜지스터(M2)의 공통단자에 연결되며 게이트가 상기 전하충전노드(SN)에 연결된다. 상기 제1형 SET(SETAb)는 일 단자가 제1전원공급단자(VDD)에 연결되고 게이트(Cg)가 상기 전하충전노드(SN)에 연결되며 제어게이트(Cc)에 제어전압(Vc)이 인가된다. 상기 제4모스트랜지스터(M4)는 일 단자가 상기 제1형 SET(SETAb)의 다른 일 단자에 연결되고 다른 일 단자가 상기 전하충전노드(SN)에 연결되며 게이트에 제1리프레시신호(SPE)가 인가된다. 상기 제5모스트랜지스터(M5)는 일 단자가 상기 전하충전노드(SN)에 연결되고 게이트에 제2리프레시신호(SNE)가 인가된다. 상기 제2형 SET(SETA)는 일 단자가 상기 제5모스트랜지스터(M5)의 다른 일 단자에 연결되고 다른 일 단자가 제2전원공급단자(Vss)에 연결되며 게이트가 상기 전하충전노드(SN)에 연결된다. 상기 스토리지 커패시터(Cs)는 일 단자가 상기 전하충전노드(SN)에 연결되고 다른 일 단자가 상기 제2전원공급단자(Vss)에 연결된다. A multi-value DRAM cell using a SET according to the present invention for achieving the above technical problem includes five MOS transistors M1 to M5, two SETs SETA and SETAb and a storage capacitor Cs. One terminal of the first MOS transistor M1 is connected to the bit line BL, and a gate thereof is connected to the read word line RWL. One terminal of the second MOS transistor M2 is connected to the other terminal of the first MOS transistor M1, the other terminal is connected to the charge charging node SN, and the gate is connected to the write word line WWL. do. One terminal of the third MOS transistor M3 is connected to the common terminal of the first MOS transistor M1 and the second MOS transistor M2, and a gate thereof is connected to the charge charging node SN. In the first type SET SETAb, one terminal is connected to the first power supply terminal VDD, the gate Cg is connected to the charge charging node SN, and the control voltage Vc is applied to the control gate Cc. Is approved. The fourth MOS transistor M4 has one terminal connected to the other terminal of the first SET (SETAb), the other terminal connected to the charge charging node SN, and the first refresh signal SPE at the gate. Is applied. One terminal of the fifth MOS transistor M5 is connected to the charge charging node SN, and a second refresh signal SNE is applied to the gate. In the second type SET (SETA), one terminal is connected to the other terminal of the fifth MOS transistor M5, the other terminal is connected to the second power supply terminal Vss, and the gate thereof is the charge charging node SN. ) One terminal of the storage capacitor Cs is connected to the charge charging node SN, and the other terminal of the storage capacitor Cs is connected to the second power supply terminal Vss.

SET를 이용한 다치 DRAM 셀은, 일 단자가 상기 제3모스트랜지스터(M3)의 다른 일 단자에 연결되고 다른 일 단자가 상기 제2전원공급단자(Vss)에 연결되며 게이트에 읽기보조신호(SCEN)가 인가된 제6모스트랜지스터(M6)를 더 구비할 수 도 있다. In the multi-value DRAM cell using SET, one terminal is connected to the other terminal of the third MOS transistor M3 and the other terminal is connected to the second power supply terminal Vss and the read assist signal SCEN is applied to the gate. It may be further provided with a sixth MOS transistor (M6) is applied.

상기 다른 기술적 과제를 이루기 위한 본 발명에 따른 다치 DRAM 셀 어레이는, 청구항 제1항에 기재된 복수 개의 다치 DRAM 셀이 2차원적으로 배열되며, 복수 개의 비트라인들(BL0 ~ BL3), 복수 개의 읽기워드라인들(RWL0 ~ RWL3), 복수 개의 쓰기워드라인(WWL0 ~ WWL3)들 및 읽기보조블록(1710)을 구비하며, 다치 DRAM 셀들 각각은 해당 비트라인, 해당 읽기워드라인 및 해당 쓰기워드라인에 연결되어 있으며, 상기 제3모스트랜지스터(M3)의 다른 일 단자가 상기 읽기보조블록(1710)에 연결되며, 상기 읽기보조블록(1710)은 읽기보조신호(SCEN)에 응답하여 동작한다. In the multi-value DRAM cell array according to the present invention for achieving the above another technical problem, a plurality of multi-value DRAM cells according to claim 1 are two-dimensionally arranged, a plurality of bit lines (BL0 ~ BL3), a plurality of read Word lines RWL0 to RWL3, a plurality of write word lines WWL0 to WWL3, and a read auxiliary block 1710. Each of the multi-value DRAM cells has a corresponding bit line, a corresponding read word line, and a corresponding write word line. The other terminal of the third MOS transistor M3 is connected to the read auxiliary block 1710, and the read auxiliary block 1710 operates in response to the read auxiliary signal SCEN.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다. Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 15는 본 발명에 따른 SET를 이용한 다치 DRAM 셀의 일실시예이다. 15 is one embodiment of a multi-value DRAM cell using a SET in accordance with the present invention.

도 15를 참조하면, SET를 이용한 다치 DRAM 셀(1500)은, 5개의 모스트랜지스터들(M1 ~ M5), 2개의 SET(SETA, SETAb) 및 스토리지 커패시터(Cs)를 구비한다. Referring to FIG. 15, a multi-valued DRAM cell 1500 using a SET includes five MOS transistors M1 to M5, two SETs SETA and SETAb, and a storage capacitor Cs.

제1모스트랜지스터(M1)는 일 단자가 비트라인(BL)에 연결되고 게이트가 읽기워드라인(RWL)에 연결된다. 제2모스트랜지스터(M2)는 일 단자가 상기 제1모스트랜지스터(M1)의 다른 일 단자에 연결되고 다른 일 단자가 전하충전노드(SN)에 연결되며 게이트가 쓰기워드라인(WWL)에 연결된다. 제3모스트랜지스터(M3)는 일 단자가 상기 제1모스트랜지스터(M1) 및 상기 제2모스트랜지스터(M2)의 공통단자에 연결되며 게이트가 상기 전하충전노드(SN)에 연결된다. 제1형 SET(SETAb)는 일 단자가 제1전원공급단자(VDD)에 연결되고 게이트(Cg)가 상기 전하충전노드(SN)에 연결되며 제어게이트(Cc)에 제어전압(Vc)이 인가된다. 제4모스트랜지스터(M4)는 일 단자가 상기 제1형 SET(SETAb)의 다른 일 단자에 연결되고 다른 일 단자가 상기 전하충전노드(SN)에 연결되며 게이트에 제1리프레시신호(SPE)가 인가된다. 제5모스트랜지스터(M5)는 일 단자가 상기 전하충전노드(SN)에 연결되고 게이트에 제2리프레시신호(SNE)가 인가된다. 제2형 SET(SETA)는 일 단자가 상기 제5모스트랜지스터(M5)의 다른 일 단자에 연결되고 다른 일 단자가 제2전원공급단자(Vss)에 연결되며 게이트가 상기 전하충전노드(SN)에 연결된다. 스토리지 커패시터(Cs)는 일 단자가 상기 전하충전노드(SN)에 연결되고 다른 일 단자가 상기 제2전원공급단자(Vss)에 연결된다. One terminal of the first MOS transistor M1 is connected to the bit line BL and a gate thereof is connected to the read word line RWL. One terminal of the second MOS transistor M2 is connected to the other terminal of the first MOS transistor M1, the other terminal is connected to the charge charging node SN, and the gate is connected to the write word line WWL. . One terminal of the third MOS transistor M3 is connected to the common terminal of the first MOS transistor M1 and the second MOS transistor M2, and a gate thereof is connected to the charge charging node SN. In the first type SET SETAb, one terminal is connected to the first power supply terminal VDD, the gate Cg is connected to the charge charging node SN, and the control voltage Vc is applied to the control gate Cc. do. In the fourth MOS transistor M4, one terminal is connected to the other terminal of the first SET (SETAb), the other terminal is connected to the charge charging node SN, and the first refresh signal SPE is applied to the gate. Is approved. One terminal of the fifth MOS transistor M5 is connected to the charge charging node SN and a second refresh signal SNE is applied to the gate. In the second type SET (SETA), one terminal is connected to the other terminal of the fifth MOS transistor M5, the other terminal is connected to the second power supply terminal Vss, and the gate is the charge charging node SN. Is connected to. One terminal of the storage capacitor Cs is connected to the charge charging node SN, and the other terminal of the storage capacitor Cs is connected to the second power supply terminal Vss.

상기 제3모스트랜지스터(M3)의 다른 일 단자에는 스위치가 연결 된다. 상기 스위치는, 일 단자가 상기 제3모스트랜지스터(M3)의 다른 일 단자에 연결되고 다른 일 단자가 접지전압(GND) 또는 상기 제2전원공급단자(Vss)에 연결되며 게이트에 읽기보조신호(SCEN)가 인가된 제6모스트랜지스터(M6)로 구현할 수 있다. 상기 읽기보조신호(SECN)는 다치 DRAM 셀에 저장된 데이터를 읽고자하는 경우에만 인에이블 되는 신호이다. A switch is connected to the other terminal of the third MOS transistor M3. The switch may include one terminal connected to the other terminal of the third MOS transistor M3 and the other terminal connected to the ground voltage GND or the second power supply terminal Vss, and to a gate read auxiliary signal ( SCEN) may be implemented as the sixth MOS transistor M6 applied thereto. The read auxiliary signal SECN is a signal that is enabled only when reading data stored in a multi-value DRAM cell.

도 16은 본 발명에 따른 SET를 이용한 다치 DRAM 셀에 연결된 비트라인과 SET에 흐르는 전류 및 전하충전노드의 전압준위와의 관계를 나타낸다. 16 illustrates a relationship between a bit line connected to a multi-value DRAM cell using a SET according to the present invention, a current flowing through the SET, and a voltage level of a charge charging node.

도 16을 참조하면, 비트라인(BL)에 인가되는 전압준위가 증가함에 따라 제1형SET(SETAb) 및 제2형SET(SETA)에 흐르는 전류의 위상이 180도 차이가 나며 이는 전류가 흐르는 방향이 서로 반대가 된다는 것을 의미하며, 이에 따라 전하충전노드(SN)의 전압준위도 변한다는 것을 알 수 있다. 여기서 제1형SET(SETAb) 및 제2형SET(SETA)에 흐르는 전류의 방향이 반대가 된다는 의미는, 제1형SET(SETAb) 소자로부터 전류가 흘러나가면 제2형SET(SETA) 소자로는 전류가 유입되는 경우 또는 그 반대의 경우를 표현한 것이다. 따라서 제1전원공급단자(VDD)로부터 제2전원공급단자(Vss)로 전류가 흐르거나 그 반대가 될 수 있다. Referring to FIG. 16, as the voltage level applied to the bit line BL increases, a phase of a current flowing through the first type SET (SETAb) and the second type SET (SETA) differs by 180 degrees. It means that the directions are opposite to each other, so that the voltage level of the charge charging node (SN) also changes. Here, the direction of the current flowing in the first type SET (SETAb) and the second type SET (SETA) is reversed, when the current flows from the first type SET (SETAb) element to the second type SET (SETA) element. Denotes the case where the current is introduced or vice versa. Therefore, a current may flow from the first power supply terminal VDD to the second power supply terminal Vss or vice versa.

도 15에서의 읽기워드라인(RWL)은 도 11에서의 제어클럭신호(CLK)에 대응된다는 점에 외에는 도 11에 설명한 것과 중복되므로, 전하충전노드(SN)의 전압준위가 계단 형태로 되는 것에 대해서는 여기서 설명을 하지는 않는다. The read word line RWL in FIG. 15 is identical to that described in FIG. 11 except that the read word line RWL corresponds to the control clock signal CLK in FIG. 11, so that the voltage level of the charge charging node SN becomes stepped. This is not described here.

도 17은 본 발명에 따른 다치 DRAM 셀 어레이를 나타낸다. Figure 17 illustrates a multi-value DRAM cell array in accordance with the present invention.

도 17을 참조하면, 다치 DRAM 셀 어레이(1700)는, 2차원적으로 배열된 도 15에 도시된 복수 개의 다치 DRAM 셀(Cell)들, 복수 개의 비트라인들(BL0 ~ BL3), 복수 개의 읽기워드라인들(RWL0 ~ RWL3), 복수 개의 쓰기워드라인(WWL0 ~ WWL3)들, 복수 개의 제1리프레시라인들(SPE0 ~ SPE3), 복수 개의 제2리프레시라인들(SNE0 ~ SNE3) 및 읽기보조블록(1710)을 구비한다. 다치 DRAM 셀들(Cell) 각각은 해당 비트라인, 해당 읽기워드라인, 해당 제1리프레시라인, 해당 제2리프레시라인 및 해당 쓰기워드라인에 연결되어 있으며, 상기 제3모스트랜지스터(M3)의 다른 일 단자가 상기 읽기보조블록(1710)에 연결되며, 상기 읽기보조블록(1710)은 읽기보조신 호(SCEN)에 응답하여 동작한다. Referring to FIG. 17, the multi-valued DRAM cell array 1700 includes a plurality of multi-valued DRAM cells (Cells), a plurality of bit lines BL0 to BL3, and a plurality of reads illustrated in FIG. 15 arranged in two dimensions. Word lines RWL0 to RWL3, a plurality of write word lines WWL0 to WWL3, a plurality of first refresh lines SPE0 to SPE3, a plurality of second refresh lines SNE0 to SNE3, and read auxiliary blocks 1710. Each of the multi-valued DRAM cells is connected to a corresponding bit line, a corresponding read word line, a corresponding first refresh line, a corresponding second refresh line, and a corresponding write word line, and the other terminal of the third MOS transistor M3. Is connected to the read auxiliary block 1710, and the read auxiliary block 1710 operates in response to the read auxiliary signal SCEN.

읽기보조블록(1710)은 일 단자가 제2전원공급단자(Vss)에 연결되고 다른 일 단자는 해당 공통라인에 각각 연결된 복수 개의 모스트랜지스터들(MS1 ~ MS4)을 구비하며, 상기 복수 개의 모스트랜지스터들(MS1 ~ MS4)의 게이트는 상기 읽기보조신호(SCEN)가 공통으로 인가되되, 상기 읽기보조신호(SCEN)는 상기 다치 DRAM 셀 어레이에 저장된 데이터를 읽을 때만 인에이블(Enable) 된다. The read auxiliary block 1710 includes a plurality of MOS transistors MS1 to MS4 each of which has one terminal connected to a second power supply terminal Vss and the other terminal connected to a corresponding common line, respectively. The read auxiliary signal SCEN is commonly applied to the gates of the MSs MS1 to MS4, but the read auxiliary signal SCEN is enabled only when reading data stored in the multi-value DRAM cell array.

도 17에는 2개의 리프레시신호(SPE, SNE)가 2개의 워드라인(WWL, RWL)과 평행하게 도시되어 있으나, 경우에 따라서는 비트라인(BL)과 평행하게 구현될 수 도 있다. Although two refresh signals SPE and SNE are shown in parallel with two word lines WWL and RWL in FIG. 17, in some cases, the refresh signals SPE and SNE may be implemented in parallel with the bit line BL.

이하에서는 다치 DRAM 셀에 데이터를 저장할 때, 다치 DRAM 셀의 스탠바이 상태 및 리프레시 동작모드일 때, 마지막으로 다치 DRAM 셀에 저장된 데이터를 읽을 때의 동작에 대하여 순서대로 설명한다. Hereinafter, the operation of storing data in the multi-value DRAM cell, in the standby state of the multi-value DRAM cell and the refresh operation mode, and finally reading the data stored in the multi-value DRAM cell will be described in order.

도 18은 도 15에 도시된 다치 DRAM 셀에 데이터를 저장할 때의 각 신호들의 파형을 나타낸다. FIG. 18 shows waveforms of respective signals when data is stored in the multi-value DRAM cell shown in FIG. 15.

도 18을 참조하면, 다치 DRAM 셀(1500)에 데이터를 저장하기 위해서는, 다치 DRAM 셀에 저장하고자 하는 전압이 비트라인(BL)에 프리차지(Precharge) 되어 있어야 한다. 설명의 편의를 위하여 도 15에 도시된 모스트랜지스터들은 P형인 제4모스트랜지스터(M4)를 제외한 나머지 모스트랜지스터들은 모두 N형인 것으로 가정한다. 비트라인(BL)에 인가된 전압은, 인에이블 된 쓰기워드라인(WWL) 및 읽기워드라인(RWL)에 의하여 모두 턴 온 된 제1모스트랜지스터(M1) 및 제2모스트랜지스터(M2)를 경유하여 전하충전노드(SN)에 전달된다. 비트라인(BL)에 프리차지 되고 전하충전노드(SN)에 전달된 전압을 기초로 다치 DRAM 셀(1500)이 동작하기 위해서는 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)가 동시에 턴 온 되어야 하기 때문에 제1리프레시신호(SPE)는 (VDD-Vthp)보다 적거나 같은 전압준위를 가져야 하며, 제2리프레시신호(SNE)는 Vthn보다 크거나 같은 전압준위를 가져야 한다. 여기서 Vthp는 제1형SET(SETAb)의 문턱전압(Threshold)을 의미하며, Vthn은 제2형SET(SETA)의 문턱전압을 각각 의미한다. Referring to FIG. 18, in order to store data in the multi-value DRAM cell 1500, a voltage to be stored in the multi-value DRAM cell must be precharged in the bit line BL. For convenience of description, it is assumed that the MOS transistors shown in FIG. 15 are all N-type transistors except for the fourth MOS transistor M4 having a P-type. The voltage applied to the bit line BL is passed through the first and second MOS transistors M1 and M2 which are both turned on by the enabled write word line WWL and the read word line RWL. It is delivered to the charge charging node (SN). The fourth MOS transistor M4 and the fifth MOS transistor M5 are simultaneously turned on to operate the multi-value DRAM cell 1500 based on a voltage precharged to the bit line BL and transferred to the charge charging node SN. Since the first refresh signal SPE has to be less than or equal to (VDD-Vthp), the second refresh signal SNE must have a voltage level greater than or equal to Vthn. Here, Vthp refers to the threshold voltage of the first type SET (SETAb), and Vthn refers to the threshold voltage of the second type SET (SETA).

이 때 읽기보조신호(SCEN)는 접지전압(GND) 또는 제2전원전압(Vss)의 전압준위를 가지게 하여 제6모스트랜지스터(M6)를 턴 오프 시킴으로서, 제3모스트랜지스터(M3) 및 제6모스트랜지스터(M6)의 공통단자(SC)는 플로팅(Floating)되어야 한다. 상기와 같은 신호들에 의하여 2개의 SET들에는 Io[A]의 전류가 흐르게 된다. 여기서 전류 Io는 종래의 발명을 설명할 때 표시하였던 전류원(CS)으로부터 흐르는 정전류 값(Io)을 의미하는 것은 아니고 비트라인(BL)에 프리차지 된 전압에 따라 변하는 임의의 전류의 양을 의미한다. At this time, the read auxiliary signal SCEN turns off the sixth MOS transistor M6 by having the voltage level of the ground voltage GND or the second power supply voltage Vss, thereby turning off the sixth MOS transistor M3 and the sixth MOS transistor M3. The common terminal SC of the MOS transistor M6 should be floated. By the signals as described above, a current of Io [A] flows in the two SETs. Here, the current Io does not mean a constant current value Io flowing from the current source CS, which is indicated when describing the conventional invention, but means an amount of an arbitrary current that varies according to the voltage precharged to the bit line BL. .

도 19는 도 15에 도시된 다치 DRAM 셀의 스탠바이 상태 및 리프레시 동작 시의 각 신호들의 파형을 나타낸다. FIG. 19 shows waveforms of signals in the standby state and the refresh operation of the multi-value DRAM cell shown in FIG. 15.

도 19를 참조하면, 각 신호들의 파형은, 다치 DRAM 셀(1500)이 리프레시(Refresh) 모드로 동작 중일 때는 2개의 점선으로 구별된 3개의 구간 중 중앙 구간의 조건이 만족되어야 하고, 스탠바이 상태일 때는 나머지 2개의 구간의 조건이 만족되어야 한다. Referring to FIG. 19, when the multi-valued DRAM cell 1500 is operating in the refresh mode, a condition of a center section among three sections separated by two dotted lines must be satisfied and the standby waveform is in a standby state. The condition of the remaining two sections must be satisfied.

먼저 스탠바이 상태일 때, 쓰기워드라인(WWL), 읽기워드라인(RWL), 제1리프레시신호(SPE), 제2리프레시신호(SNE) 및 읽기보조신호(SCEN)는 모두 디스에이블 된다. 따라서 쓰기워드라인(WWL), 읽기워드라인(RWL), 제2리프레시신호(SNE) 및 읽기보조신호(SCEN)는 접지전압(GND) 또는 제2공급전원(Vss)의 전압준위를 가지게 되며, 제1리프레시신호(SPE)는 제1공급전압(VDD)의 전압준위를 가지게 된다. 제3모스트랜지스터(M3) 및 제6모스트랜지스터(M6)의 공통단자(SC)는 플로팅(Floating)되어야 한다. 2개의 모스트랜지스터(M4, M5)가 디스에이블된 제1리프레시신호(SPE) 및 제2리프레시신호(SNE)에 의해 턴 오프 되어 있으므로, 2개의 SET(SETA, SETAb)에 흐르는 전류는 0(zero) 암페어(Ampere)가 된다. 이때에는 스토리지 커패시터(Cs)의 일 단자 즉 전하충전노드(SN)에 저장된 전하가 여러 경로를 통해 누설된다. 따라서 일정한 시간 내에 리프레시를 수행하여야 한다. In the standby state, the write word line WWL, the read word line RWL, the first refresh signal SPE, the second refresh signal SNE, and the read assist signal SCEN are all disabled. Therefore, the write word line WWL, the read word line RWL, the second refresh signal SNE, and the read auxiliary signal SCEN have a voltage level of the ground voltage GND or the second supply power source Vss. The first refresh signal SPE has a voltage level of the first supply voltage VDD. The common terminal SC of the third MOS transistor M3 and the sixth MOS transistor M6 should be floated. Since the two MOS transistors M4 and M5 are turned off by the disabled first refresh signal SPE and the second refresh signal SNE, the current flowing through the two SETs SETA and SETAb is zero (zero). ) Ampere. At this time, the charge stored in one terminal of the storage capacitor Cs, that is, the charge charging node SN, leaks through various paths. Therefore, refresh must be performed within a certain time.

리프레시를 수행하는 상태일 경우, 읽기워드라인(RWL) 및 쓰기워드라인(WWL)의 전압준위는 상술한 스탠바이 상태와 동일하게 되지만, 제1리프레시신호(SPE) 및 제2리프레시신호(SNE)는 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)가 턴 온 될 수 있는 전압준위를 가져야 하며 이는 도 18에 도시한 경우의 전압준위와 같다. 이 때 이 전에 저장된 데이터 값에 해당하는 전류 Io[A]가 2개의 SET(SETA, SETAb)에 흐르게 되어 다치 DRAM 셀(1500)은 리프레시(Refresh) 된다. In the state of performing the refresh, the voltage levels of the read word line RWL and the write word line WWL become the same as the standby state described above, but the first refresh signal SPE and the second refresh signal SNE The fourth MOS transistor M4 and the fifth MOS transistor M5 should have a voltage level at which they can be turned on, which is the same as the voltage level shown in FIG. 18. At this time, the current Io [A] corresponding to the previously stored data value flows in two SETs (SETA and SETAb), thereby refreshing the multi-value DRAM cell 1500.

제1리프레시신호(SPE) 및 제2리프레시신호(SNE)의 주기 및 신호의 폭은 스토리지 커패시터(Cs)의 용량에 따라 달라진다. The period of the first refresh signal SPE and the second refresh signal SNE and the width of the signal vary depending on the capacity of the storage capacitor Cs.

도 20은 도 15에 도시된 다치 DRAM 셀에 저장된 데이터를 읽을 때의 각 신호 들의 파형을 나타낸다.20 shows waveforms of respective signals when reading data stored in the multi-value DRAM cell shown in FIG. 15.

도 20을 참조하면, 다치 DRAM 셀(1500)에 저장된 데이터를 읽기 위해서는, 읽기워드라인(RWL) 및 읽기보조신호(SCEN)는 인에이블 되어 제1모스트랜지스터(M1) 및 제6모스트랜지스터(M6)를 각각 턴 온 시킨다. 도 20에는 제1리프레시신호(SPE) 및 제2리프레시신호(SNE)도 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)를 턴 온 시킬 수 있는 전압준위를 가지도록 도시되어 있지만, 반대로 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)가 턴 오프 되어도 문제가 없을 수도 있다. 접지전압(GND)의 전압준위를 가지는 쓰기워드라인(WWL)에 의해 제2모스트랜지스터(M2)는 턴 오프 되어 있으므로, 전하충전노드(SN)의 전압준위에 따라 제3모스트랜지스터(M3)에 흐를 수 있는 전류의 양이 결정된다. 도면에는 표시되지 않았지만, 다치 DRAM 셀(1500)에 저장된 데이터를 읽기 위해서는 비트라인(BL)에 일정한 비교전압이 프리차지(Precharge) 되어 있다. 따라서 전하충전노드(SN)의 전압준위와 비트라인(BL)에 프리차지 된 전압과의 차이를 검출하여 전하충전노드(SN)의 전압준위를 파악할 수 있다. 전하충전노드(SN)의 전압준위를 검출하는 방법에 대해서는 후술한다. Referring to FIG. 20, in order to read data stored in the multi-value DRAM cell 1500, the read word line RWL and the read auxiliary signal SCEN are enabled so that the first MOS transistor M1 and the sixth MOS transistor M6 are read. Turn on each). In FIG. 20, the first refresh signal SPE and the second refresh signal SNE are also shown to have a voltage level at which the fourth and fifth MOS transistors M4 and M5 can be turned on. There may be no problem even if the fourth MOS transistor M4 and the fifth MOS transistor M5 are turned off. Since the second MOS transistor M2 is turned off by the write word line WWL having the voltage level of the ground voltage GND, the second MOS transistor M3 is turned off according to the voltage level of the charge charging node SN. The amount of current that can flow is determined. Although not shown in the figure, a constant comparison voltage is precharged on the bit line BL to read data stored in the multi-value DRAM cell 1500. Therefore, the voltage level of the charge charging node SN may be determined by detecting a difference between the voltage level of the charge charging node SN and the voltage precharged in the bit line BL. A method of detecting the voltage level of the charge charging node SN will be described later.

도 21은 본 발명에 따른 다치 DRAM 셀에 다치 데이터를 저장하거나 저장된 데이터를 읽을 때 사용하는 신호들의 파형도이다. FIG. 21 is a waveform diagram of signals used to store or read stored data in a multi-value DRAM cell according to the present invention.

도 21을 참조하면, 다치 DRAM 셀에 데이터를 저장하기 위해서는 쓰기워드라인(WWL) 및 읽기워드라인(RWL)이 모두 인에이블 된 상태에서 비트라인(BL)에 일정한 전압이 인가되어야 한다. 여기서 일정한 전압은 다치 DRAM 셀에 저장하고자하는 비트의 수에 따라 달라지는데, 다치 DRAM 셀에 2비트에 해당되는 데이터를 저장하고자 하는 경우에는 4가지의 전압이 저장되고, 3비트에 해당되는 데이터를 저장하고자 하는 경우에는 8가지의 전압이 저장될 것이다. Referring to FIG. 21, in order to store data in a multi-value DRAM cell, a constant voltage must be applied to the bit line BL while both the write word line WWL and the read word line RWL are enabled. In this case, the constant voltage depends on the number of bits to be stored in the multi-value DRAM cell. In the case of storing 2 bits of data in the multi-value DRAM cell, 4 voltages are stored and 3 bits of data are stored. If desired, eight voltages will be stored.

이하에서는 2비트에 해당되는 데이터를 저장하고자 하는 경우의 예에 대하여 설명한다. 도 21을 참조하면, 2비트로 구현할 수 있는 4가지 경우는, '00', '01', '10' 및'11'인데, '00'에 대응되는 전압이 상대적으로 가장 낮고 '11'에 대응되는 전압이 상대적으로 가장 높은 전압으로 가정한다. Hereinafter, an example in which data corresponding to two bits is to be stored will be described. Referring to FIG. 21, four cases that can be implemented with 2 bits are '00', '01', '10', and '11', and the voltage corresponding to '00' is the lowest and corresponds to '11'. It is assumed that the voltage to be relatively high.

t1 및 t2 사이의 구간에서 쓰기워드라인(WWL) 및 읽기워드라인(RWL)이 모두 인에이블 되는데, 이 구간에 다치 DRAM 셀에 저장하고자 하는 데이터 전압을 비트라인(BL)에 프리차지 시킨다. 상기 데이터 전압은 전하충전노드(SN)에 전달되어 저장된다. 저장된 데이터 전압을 읽기 위해서는 읽기워드라인(RWL) 및 읽기보존신호(SCEN)를 턴 온 시키면 된다는 것은 이미 설명하였다. 따라서 읽기워드라인(RWL)은 데이터를 저장할 때 뿐만 아니라 데이터를 읽을 때에도 인에이블 된다. In the period between t1 and t2, both the write word line WWL and the read word line RWL are enabled. In this period, the data voltage to be stored in the multi-value DRAM cell is precharged to the bit line BL. The data voltage is transferred to and stored in the charge charging node SN. It has already been described that the read word line RWL and the read storage signal SCEN are turned on to read the stored data voltage. Therefore, the read word line RWL is enabled not only when storing data but also when reading data.

도 22는 본 발명에 따른 다치 DRAM 셀에 저장된 데이터를 읽는 방법을 설명하는 다이어그램이다. 22 is a diagram illustrating a method of reading data stored in a multi-value DRAM cell in accordance with the present invention.

도 22를 참조하면, 다치 DRAM 셀(Main Cell)에 저장된 데이터를 읽기 위하여 Y 디코딩 신호(YA)를 인에이블 시키면, 프리차지 트랜지스터(P0)로부터의 메인전류(Imain)가 비트라인(BL), 다치 DRAM 셀의 제1모스트랜지스터(M1), 제3모스트랜지스터(M3) 및 제6모스트랜지스터(M6)를 경유하여 제2전원공급단자(Vss)로 흐른다. 메인전류(Imain)의 양을 결정하는 것은 제3모스트랜지스터(M3)의 게이트에 인가되 는 전하충전노드(SN)의 전압준위이다. Referring to FIG. 22, when the Y decoding signal YA is enabled in order to read data stored in a multi-value DRAM cell, the main current Imain from the precharge transistor P0 may be a bit line BL, It flows to the second power supply terminal Vss via the first MOS transistor M1, the third MOS transistor M3, and the sixth MOS transistor M6 of the multi-value DRAM cell. Determining the amount of the main current Imain is the voltage level of the charge charging node SN applied to the gate of the third MOS transistor M3.

다치 DRAM 셀(Main Cell)에 흐르는 메인전류(Imain)의 양을 검출하기 위하여, 상기 다치 DRAM 셀(Main Cell)과 동일한 구조를 가지고 기준전압(Vref)을 저장한 기준 셀(Reference Cell)을 사용한다. Y 디코딩 신호(YA)가 인에이블 된 동안에 레퍼런스 Y 디코딩 신호(RYA)를 인에이블 시키면, 프리차지 트랜지스터(P3)로부터의 기준전류(Iref)가 레퍼런스 비트라인(RBL), 기준 셀의 제1모스트랜지스터(RM1), 제3모스트랜지스터(RM3) 및 제6모스트랜지스터(RM6)를 경유하여 제2전원공급단자(Vss)로 흐른다. In order to detect the amount of main current Imain flowing in the multi-value DRAM cell, a reference cell having the same structure as the multi-value DRAM cell and storing a reference voltage Vref is used. do. When the reference Y decoding signal RYA is enabled while the Y decoding signal YA is enabled, the reference current Iref from the precharge transistor P3 is the reference bit line RBL and the first MOS of the reference cell. It flows to the second power supply terminal Vss via the transistor RM1, the third MOS transistor RM3, and the sixth MOS transistor RM6.

메인전류(Imain)를 생성하는 프리차지 트랜지스터(P0)의 게이트 전압(Vm)을 버퍼링시켜 메인전압(Vmain)을 생성시키고, 기준전류(Iref)를 생성하는 기준전압 트랜지스터(P3)의 게이트 전압(Vr)을 버퍼링시켜 기준전압(Vref)을 생성시킨다. 2개의 모스트랜지스터(P0, P1)가 전류 미러(Current Mirror)의 관계가 있으므로, 2개의 모스트랜지스터(P0, P1)의 게이트 폭(Width)과 게이트 길이(Length)를 동일하게 하였다면, 2개의 모스트랜지스터(P0, P1)에 흐르는 전류는 동일하게 될 것이고, 결국 2개의 전압(Vm, Vmain)은 서로 동일한 전압준위를 가지게 된다. 다른 2개의 모스트랜지스터(P2, P3)도 전류 미러(Current Mirror)의 관계가 있으므로, 상술한 바와 같은 동일한 이유로, 2개의 전압(Vr, Vref)도 서로 동일한 전압준위를 가지게 된다. 센스 증폭기(Sense Amplifier, S/A)는 메인전압(Vmain) 및 기준전압(Vref)을 수신하여 메인전압(Vmain) 및 기준전압(Vref)의 크기를 비교하는데, 센스 증폭기(S/A)의 출력신호(Vout)를 이용하여 다치 DRAM 셀(Main Cell)에 저장된 데이터를 검출한다. The gate voltage Vm of the precharge transistor P0 generating the main current Imain is buffered to generate the main voltage Vmain, and the gate voltage V of the reference voltage transistor P3 generating the reference current Iref. Vr) is buffered to generate a reference voltage Vref. Since the two MOS transistors P0 and P1 are related to the current mirrors, two MOS transistors have the same gate width and gate length of the two MOS transistors P0 and P1. The currents flowing through the transistors P0 and P1 will be the same, so that the two voltages Vm and Vmain have the same voltage level. Since the other two MOS transistors P2 and P3 also have a current mirror relationship, for the same reason as described above, the two voltages Vr and Vref also have the same voltage level. The sense amplifier (S / A) receives the main voltage (Vmain) and the reference voltage (Vref) and compares the magnitudes of the main voltage (Vmain) and the reference voltage (Vref), the sense amplifier (S / A) of the The data stored in the multi-value DRAM cell (Main Cell) is detected using the output signal Vout.

만일 기준전압(Vref)에 비해 메인전압(Vmain)의 전압준위가 높다는 검출결과가 나왔을 때는, 기준전압(Vref)의 전압준위를 한 단계 높인 후 다시 비교하며, 이러한 과정은 기준전압(Vref)에 비해 메인전압(Vmain)이 같거나 작을 때 까지 상기의 과정을 계속하여 수행함으로서 메인전압(Vmain)이 의미하는 디지털 데이터를 검출해 낸다. 기준전압(Vref)의 전압준위를 변경시키고자 할 때에는, 도 22에 도시된 기준 셀(Reference Cell)에 변경시키고자 하는 전압을 저장시키면 된다. If the detection result that the voltage level of the main voltage (Vmain) is higher than the reference voltage (Vref) is output, the voltage level of the reference voltage (Vref) is increased by one step and compared again, this process is compared to the reference voltage (Vref) On the contrary, the above process is continued until the main voltage Vmain is the same or smaller, thereby detecting the digital data represented by the main voltage Vmain. When the voltage level of the reference voltage Vref is to be changed, the voltage to be changed may be stored in the reference cell shown in FIG. 22.

도 23은 도 22에 도시된 다치 DRAM 셀에 저장된 데이터를 읽는데 사용하는 신호들의 파형도이다. FIG. 23 is a waveform diagram of signals used to read data stored in the multi-value DRAM cell shown in FIG. 22.

도 23을 참조하면, 다치 DRAM 셀에 저장된 데이터를 읽을 때, 프리차지 트랜지스터(P0)의 게이트 전압(Vm)과 레퍼런스 트랜지스터(P3)의 게이트 전압(VR)의 관계는 수학식 1과 같이 표시할 수 있다. 설명의 편이를 위해서 다치 DRAM 셀에 2진 데이터(Binary Data)를 저장시켰다고 가정한다. Referring to FIG. 23, when reading data stored in a multi-value DRAM cell, the relationship between the gate voltage Vm of the precharge transistor P0 and the gate voltage V R of the reference transistor P3 is represented by Equation 1 below. can do. For convenience of explanation, it is assumed that binary data is stored in a multi-value DRAM cell.

Vm'1' < VR < Vm'0' V m'1 ' <V R <V m'0'

여기서 Vm'1' 는 다치 DRAM 셀에 논리'1'의 값이 저장되었을 때의 프리차지 트랜지스터(P0)의 게이트 전압(Vm)이고, Vm'0' 는 논리'0'의 값이 저장되었을 때를 의미한다. 따라서 메인전압(Vmain)의 전압준위는 기준전압(Vref)의 전압준위는 수학식 2와 같이 표시할 수 있다. Where V m'1 ' is the gate voltage Vm of the precharge transistor P0 when the value of logic' 1 'is stored in the multi-value DRAM cell, and V m'0' is the value of logic '0'. It means when it is done. Therefore, the voltage level of the main voltage Vmain may be represented by Equation 2 as the voltage level of the reference voltage Vref.

Vmain'1' < Vref < Vmain'0' V main'1 ' <V ref <V main'0'

여기서 Vmain'1' 는 다치 DRAM 셀에 논리'1'의 값이 저장되었을 때 센스 증폭기에 입력되는 전압(Vmain)이고, Vmain'0' 는 논리'0'의 값이 저장되었을 때의 전압을 의미한다. Where V main'1 ' Is the voltage (Vmain) input to the sense amplifier when the value of logic '1' is stored in the multi-value DRAM cell, and V main'0 ' Is the voltage at which the value of logic '0' is stored.

논리 '0'에 해당하는 저장전압을 VSN'0' 라 하고 논리 '1'에 해당하는 저장전압을 VSN'1' 이라고 가정하면, 기준 셀(Reference Cell)의 전하충전노드(RSN)에서의 전압(VRSN)과 다치 DRAM 셀(Main Cell)의 전하충전노드(SN)의 전압(VSN)의 관계는 수학식 3과 같이 표시할 수 있다. If the storage voltage corresponding to logic '0' is referred to as V SN'0 and the storage voltage corresponding to logic '1' is referred to as V SN'1 ' , the charge charging node RSN of the reference cell The relationship between the voltage V RSN and the voltage V SN of the charge charging node SN of the multi-value DRAM cell Main Cell may be expressed as shown in Equation 3 below.

VSN'0' < VRSN < VSN'1' V SN'0 ' <V RSN <V SN'1'

메인전류(Imain)와 기준전류(Iref)는, 각각 다치 DRAM 셀(Main Cell)의 전하충전노드(SN)의 전압준위와 기준 셀(Reference Cell)의 전하충전노드(RSN)의 전압준위에 의하여 결정되며 수학식 4와 같이 표시할 수 있다. The main current Imain and the reference current Iref are respectively determined by the voltage level of the charge charging node SN of the multi-valued DRAM cell and the voltage level of the charge charging node RSN of the reference cell. It is determined and can be expressed as Equation 4.

Imain'0' < Iref < Imain'1' I main'0 ' <I ref <I main'1'

이 때 메인전압(Vmain)과 기준전압(Vref)의 비교결과는 센스 증폭기로부터 출력되는 비교신호(Vout)로 판단할 수 있다. In this case, the comparison result between the main voltage Vmain and the reference voltage Vref may be determined as the comparison signal Vout output from the sense amplifier.

이하에서는 본원발명을 간략하게 정리한다. The following briefly summarizes the present invention.

본원발명에 따른 다치 DRAM 셀에 데이터를 저장하고자 할 경우, 쓰기워드라인(WWL)과 읽기워드라인(RWL)을 동시에 인에이블(enable) 시켜 전하충전노드(SN)에 각 다치 데이터(multiple valued data)에 해당하는 전압준위가 저장되도록 한다. In order to store data in a multi-value DRAM cell according to the present invention, the write word line WWL and the read word line RWL are enabled at the same time to enable multiple valued data to the charge charging node SN. Ensure that the voltage level corresponding to) is stored.

이때 제1형SET(SETAb)에 흐르는 전류를 제어하는 제4모스트랜지스터(M4)의 게이트에 전압(VDD - Vthp)과 동일하거나 보다 낮은 전압을 인가하고, 제2형SET(SETA)에 흐르는 전류를 제어하는 제5모스트랜지스터(M5)의 게이트에 전압(Vthn)과 동일하거나 보다 높은 전압을 인가한다. 예를 들면 제2리프레시신호(SNE)의 전압준위가 Vthn+10 [mV]라면, 제5모스트랜지스터(M5) 및 제2형SET(SETA)의 공통노드의 전압준위는 10 [mV] 가 되어 쿨롱 블록케이드(coulomb-blockade)가 가능해 진다. 여기서 쿨롱 블록케이드(Coulomb Blockade)란 미세한 나노(Nano) 구조에서 전자와 전자 사이의 쿨롱척력에서 생기는 효과이다. At this time, a voltage equal to or lower than the voltage (VDD-Vthp) is applied to the gate of the fourth MOS transistor M4 that controls the current flowing in the first type SET (SETAb), and the current flowing in the second type SET (SETA). A voltage equal to or higher than the voltage Vthn is applied to the gate of the fifth MOS transistor M5 that controls. For example, if the voltage level of the second refresh signal SNE is Vthn + 10 [mV], the voltage level of the common node of the fifth MOS transistor M5 and the second type SET (SETA) is 10 [mV]. Coulomb-blockade is possible. Here, the Coulomb Blockade is an effect of the Coulomb repulsion between electrons in the fine nano structure.

저장된 데이터를 유지하고 있는 동안(Standby)에는, 제2리프레시신호(SNE)의 전압을 0V 로 하여 제2형SET(SETA)에 전류가 흐르지 않도록 하며, 또한 제1리프레시신호(SPE)의 전압을 VDD로 하여 제1형SET(SETAb)에 전류가 흐르지 않도록 한다. 이렇게 함으로써 스탠바이(Standby) 시 다치 DRAM 셀의 소비전력을 최소로 한다. While the stored data is held (Standby), the voltage of the second refresh signal SNE is set to 0 V so that no current flows in the second type SET SETA, and the voltage of the first refresh signal SPE is set. VDD prevents current from flowing through the first type SET (SETAb). This minimizes the power consumption of multi-value DRAM cells in standby.

데이터 리프레시(Data Refresh) 구간동안에는, 제4모스트랜지스터(M4)의 게이트에 전압(VDD - Vthp)과 같거나 보다 작은 전압을 인가하고, 제5모스트랜지스터(M5)의 게이트에 전압(Vthn)과 같거나 큰 전압을 인가하여, 제1형SET(SETAb) 및 제2형SET(SETA)로부터 흐르는 전류가 스토리지 커패시터(Cs)에서 방전된 전하들을 재충전시킬 수 있도록 한다. 이때 쓰기워드라인(WWL)과 읽기워드라인(RWL)은 0V가 인가되어 제1모스트랜지스터(M1)와 제2모스트랜지스터(M2)가 턴 오프 되도록 한다. 전하충전노드(SN)에 대한 리프레시(refresh)가 완료되면 다시 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)를 턴 오프 시켜 2개의 SET(SETA, SETAb)에 전류가 흐르는 것을 방지한다. During the data refresh period, a voltage equal to or smaller than the voltage VDD-Vthp is applied to the gate of the fourth MOS transistor M4, and the voltage Vthn and the gate of the fifth MOS transistor M5 are applied. By applying the same or greater voltage, the current flowing from the first type SET (SETAb) and the second type SET (SETA) can recharge the electric charges discharged in the storage capacitor (Cs). In this case, 0 V is applied to the write word line WWL and the read word line RWL to turn off the first and second MOS transistors M1 and M2. When the refresh of the charge charging node SN is completed, the fourth MOS transistor M4 and the fifth MOS transistor M5 are turned off again to prevent current from flowing in the two SETs SETA and SETAb. .

다치 DRAM 셀에 저장된 데이터를 읽을 때에는, 제1모스트랜지스터(M1) 및 제3모스트랜지스터(M3)를 턴 온 시킨다. 이 때 비트라인(BL)에 프리차지 트랜지스터(P0)를 연결하여 전류를 흘리면, 제3모스트랜지스터(M3)의 게이트에 인가되는 전하충전노드(SN)의 전압에 따라 비트라인(BL)에 흐르는 전류가 달라지는데, 달라지는 전류를 이용하여 다치 DRAM 셀에 저장된 데이터의 검출이 가능하게 된다. When reading data stored in the multi-value DRAM cell, the first MOS transistor M1 and the third MOS transistor M3 are turned on. At this time, if a current is connected by connecting the precharge transistor P0 to the bit line BL, the current flows in the bit line BL according to the voltage of the charge charging node SN applied to the gate of the third MOS transistor M3. As the current varies, the changed current enables the detection of data stored in the multi-value DRAM cell.

종래의 DRAM은 스토리지 커패시터(Cs)에 충전된 전하를 비트라인 커패시터(bit line capacitor)와 전하분배(charge sharing)시킴으로서 충전된 전하를 검출하는 방법을 사용하였는데, 저장된 데이터를 읽은 후에는 반드시 분배된 전하를 보충(restore)해주어야 하였다. 그러나 본 발명에서 제안한 방법을 사용하면 저장된 데이터를 읽을 때 저장된 데이터 즉 전하들의 분배가 이루어지지 않기 때문에 전하를 보충할 필요가 없게 되므로, 데이터를 읽은 후 별도의 전하 보충 사이클이 필요없게 되어 간단할 뿐만 아니라 소비전력도 상대적으로 감소하게 되는 장점이 있다. Conventional DRAMs use a method of detecting charged charges by charging the charges stored in the storage capacitor Cs with bit line capacitors. The charge had to be restored. However, the method proposed in the present invention does not need to replenish charges because the stored data, i.e., the distribution of charges, is not made when reading the stored data, so that a separate charge replenishment cycle is not required after reading the data. In addition, the power consumption is also relatively reduced.

제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)는 각각 제1형SET(SETAb)와 제2형SET(SETA)에 전류가 흐르게 하거나 차단하기 위한 스위치의 역할과 동시에 제 1형SET(SETAb)와 제4모스트랜지스터(M4)의 공통노드에서의 쿨롱 블록케이드 조건을 유지시키고, 제2형SET(SETA)와 제5모스트랜지스터(M5)의 공통노드에서의 쿨롱 블록케이드 조건을 유지시킬 수 있을 만큼 충분히 낮은 전압이 되도록 하기위한 역할도 수행한다. The fourth MOS transistor M4 and the fifth MOS transistor M5 have a role of a switch for allowing current to flow in or out of the first type SET (SETAb) and the second type SET (SETA), respectively. Coulomb blockade conditions at the common node of SETAb) and the fourth MOS transistor M4 are maintained, and Coulomb blockade conditions at the common node of the second type SET (SETA) and the fifth MOS transistor M5 are maintained. It also serves to make the voltage low enough.

제4모스트랜지스터(M4)의 게이트에 VDD-Vthp 정도의 전압을 인가하면, 제1형SET(SETAb)와 제4모스트랜지스터(M4)의 공통노드는 VDD-수십mV 정도의 전압준위를 유지하게 되어 제2형SET(SETAb)의 드레인 소스 사이의 전압(VDS)이 수십mV정도가 된다. 또한 제5모스트랜지스터(M5)의 게이트에 Vthn 정도의 전압을 인가하면, 제5모스트랜지스터(M5)와 제2형SET(SETA)이 공통노드는 수십mV 정도의 전압준위를 유지하게 제2형SET(SETA)의 드레인 및 소스 사이의 전압(VDS)은 수십mV가 된다. When a voltage of about VDD-Vthp is applied to the gate of the fourth MOS transistor M4, the common node of the first type SET (SETAb) and the fourth MOS transistor M4 maintains the voltage level of about VDD-several tens of mV. Thus, the voltage V DS between the drain sources of the second type SET (SETAb) is about several tens of mV. In addition, when a voltage of about Vthn is applied to the gate of the fifth MOS transistor M5, the second node such that the fifth MOS transistor M5 and the second type SET (SETA) maintain a voltage level of about several tens of mV. The voltage V DS between the drain and the source of SET (SETA) is several tens of mV.

상술한 본 발명의 핵심아이디어와 종래의 실시 예(도 12)와 다른 점은, 복수 개의 디지털 데이터에 대응하는 복수 개의 서로 다른 전압준위를 저장하기 위하여 1개의 스토리지 커패시터(Cs)를 사용하였으며 저장된 데이터를 보존하기 위하여 SET에 전류를 계속하여 흘리지 않는 대신 일정한 주기를 가지고 제4모스트랜지스터(M4)와 제5모스트랜지스터(M5)가 주기적으로 온 오프 되도록 한 것이다. The key idea of the present invention is different from the conventional embodiment (FIG. 12), in which one storage capacitor Cs is used to store a plurality of different voltage levels corresponding to a plurality of digital data. In order to preserve the current, the fourth MOS transistor M4 and the fifth MOS transistor M5 are periodically turned on and off at a predetermined cycle instead of continuously flowing current to the SET.

일반적으로 1개의 커패시터(capacitor)에 저장되는 전하들은 수msec ~ 수십 msec 동안 유지가 가능하기 때문에, 수 msec ~ 수십 msec 주기를 가지고 리프레시 시켜야 한다. 데이터를 리프레시 시키기 위하여 단위 셀 내의 SET에서 소모되는 전류를 100pA로 가정하면, 256M 셀 어레이를 구비하는 반도체 장치의 경우 스탠바이 전류는 30 [mA] 정도 되며, 통상 일반 DRAM의 스탠바이 전류가 1 [mA] 이하인 점을 감안하면 매우 큰 값이 된다. In general, since the charges stored in one capacitor can be maintained for several msec to several tens of msec, they should be refreshed with a period of several msec to several tens of msec. If the current consumed by the SET in the unit cell is 100 pA to refresh the data, the standby current of a semiconductor device having a 256M cell array is about 30 [mA], and the standby current of a general DRAM is 1 [mA]. In consideration of the following, it becomes a very large value.

그러나 본 발명에 따른 구조를 가지는 DRAM 셀의 경우, 리프레시 주기가 1msec 정도이며 데이터 리프레시에 필요한 시간을 최대 100ns(nano-seconds) 정도라고 가정하면, 평균 스탠바이 전류(average standby current)는 수학식 5와 같이 수uA(microampere) 이하가 된다. However, in the case of a DRAM cell having a structure according to the present invention, assuming that the refresh cycle is about 1 msec and the time required for data refresh is about 100 ns (nano-seconds), the average standby current is represented by equation (5). Similarly, it is several microampere (uA) or less.

(100pA x 256M cell x 100ns) / 1msec = 3uA           (100pA x 256M cell x 100ns) / 1msec = 3uA

일반적인 SRAM이 DRAM에 비해 레이아웃에서 차지하는 면적은 큰 반면 소비전력이 낮은 것을 특징으로 하는데 반해, 본 발명에 따른 SET를 이용한 DRAM 셀의 경우, SET를 이용한 SRAM에 비해 소모 전력을 105배 이상 낮출 수 있게 된다. Common area SRAM occupies in the layout as compared to the DRAM Whereas characterized in that the lower large, while the power consumption, in the case of a DRAM cell using a SET in accordance with the present invention, can lower the power consumption compared to the SRAM using the SET at least 10 5 times Will be.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다. In the above description, the technical idea of the present invention has been described with the accompanying drawings, which illustrate exemplary embodiments of the present invention by way of example and do not limit the present invention. In addition, it is apparent that any person having ordinary knowledge in the technical field to which the present invention belongs may make various modifications and imitations without departing from the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 따른 다치 DRAM 셀은, 소비전력을 최소한으로 하며 2비트 이상의 정보를 저장시킬 수 있는 장점이 있다. As described above, the multi-value DRAM cell according to the present invention has an advantage of minimizing power consumption and storing two or more bits of information.

Claims (13)

일 단자가 비트라인(BL)에 연결되고 게이트가 읽기워드라인(RWL)에 연결된 제1모스트랜지스터(M1); A first MOS transistor M1 having one terminal connected to the bit line BL and a gate connected to the read word line RWL; 일 단자가 상기 제1모스트랜지스터(M1)의 다른 일 단자에 연결되고 다른 일 단자가 전하충전노드(SN)에 연결되며 게이트가 쓰기워드라인(WWL)에 연결된 제2모스트랜지스터(M2); A second MOS transistor M2 having one terminal connected to the other terminal of the first MOS transistor M1, the other terminal connected to the charge charging node SN, and the gate connected to the write word line WWL; 일 단자가 상기 제1모스트랜지스터(M1) 및 상기 제2모스트랜지스터(M2)의 공통단자에 연결되며 게이트가 상기 전하충전노드(SN)에 연결된 제3모스트랜지스터(M3); A third MOS transistor M3 having one terminal connected to a common terminal of the first MOS transistor M1 and the second MOS transistor M2 and having a gate connected to the charge charging node SN; 일 단자가 제1전원공급단자(VDD)에 연결되고 게이트가 상기 전하충전노드(SN)에 연결되며 제어게이트에 제어전압(Vc)이 인가된 제1형 SET(SETAb); A first type SET (SETAb) having one terminal connected to a first power supply terminal VDD, a gate connected to the charge charging node SN, and a control voltage Vc applied to a control gate; 일 단자가 상기 제1형 SET(SETAb)의 다른 일 단자에 연결되고 다른 일 단자가 상기 전하충전노드(SN)에 연결되며 게이트에 제1리프레시신호(SPE)가 인가된 제4모스트랜지스터(M4); A fourth MOS transistor M4 having one terminal connected to the other terminal of the first SET (SETAb), the other terminal connected to the charge charging node SN, and the first refresh signal SPE applied to the gate ); 일 단자가 상기 전하충전노드(SN)에 연결되고 게이트에 제2리프레시신호(SNE)가 인가된 제5모스트랜지스터(M5); A fifth MOS transistor M5 having one terminal connected to the charge charging node SN and a second refresh signal SNE applied to a gate thereof; 일 단자가 상기 제5모스트랜지스터(M5)의 다른 일 단자에 연결되고 다른 일 단자가 제2전원공급단자(Vss)에 연결되고 게이트가 상기 전하충전노드(SN)에 연결된 제2형 SET(SETA); 및 A second type SET (SETA) having one terminal connected to the other terminal of the fifth MOS transistor M5, the other terminal connected to the second power supply terminal Vss, and the gate connected to the charge charging node SN; ); And 일 단자가 상기 전하충전노드(SN)에 연결되고 다른 일 단자가 상기 제2전원공급단자(Vss)에 연결된 스토리지 커패시터(Cs)를 구비하는 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. A multi-valued DRAM cell using a SET, wherein one terminal has a storage capacitor Cs connected to the charge charging node SN and the other terminal connected to the second power supply terminal Vss. 제1항에 있어서, The method of claim 1, 상기 제3모스트랜지스터(M3)의 다른 일 단자를 접지전압 또는 상기 제2전원공급단자(Vss)에 스위칭 하는 스위치를 더 구비하는 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. And a switch for switching the other terminal of the third MOS transistor (M3) to a ground voltage or the second power supply terminal (Vss). 제2항에 있어서, 상기 스위치는, The method of claim 2, wherein the switch, 일 단자가 상기 제3모스트랜지스터(M3)의 다른 일 단자에 연결되고 다른 일 단자가 상기 접지전압 또는 상기 제2전원공급단자(Vss)에 연결되며 게이트에 읽기보조신호(SCEN)가 인가된 제6모스트랜지스터(M6)인 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. A first terminal connected to the other terminal of the third MOS transistor M3, the other terminal connected to the ground voltage or the second power supply terminal Vss, and a read auxiliary signal SCEN applied to a gate thereof; A multi-valued DRAM cell using SET, characterized in that it is a six MOS transistor M6. 제3항에 있어서, The method of claim 3, 상기 읽기보조신호(SCEN)는 상기 다치 DRAM 셀에 저장된 데이터를 읽을 때만 인에이블 되는 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. The read assist signal SCEN is enabled only when reading data stored in the multi-value DRAM cell. 제1항에 있어서, 상기 비트라인(BL)에는, The bit line BL of claim 1, further comprising: 적어도 2개 이상의 서로 다른 전압준위를 출력하는 전압원에 연결되는 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. A multi-valued DRAM cell using a SET, characterized in that it is connected to a voltage source that outputs at least two different voltage levels. 제1항에 있어서, The method of claim 1, 상기 제1리프레시신호 및 상기 제2리프레시신호는 해당 트랜지스터들을 개폐(On & Off) 시키도록 그 전압 값이 주기적으로 변하며, 그 주기는 상기 스토리지 커패시터에 저장된 전하가 방전되는 시간에 의해 결정되는 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. The voltage value of the first refresh signal and the second refresh signal are changed periodically to turn on and off the corresponding transistors, and the period is determined by a time for discharging the charge stored in the storage capacitor. Multi-value DRAM cell using SET. 제1항에 있어서, 상기 제어전압(Vc)은, The method of claim 1, wherein the control voltage (Vc), 상기 제1형SET에 흐르는 전류의 위상과 상기 제2형SET에 흐르는 전류의 위상이 서로 180도가 되도록 하는 전압준위를 가지는 것을 특징으로 하는 SET를 이용한 다치 DRAM 셀. And a voltage level such that the phase of the current flowing through the first type SET and the phase of the current flowing through the second type SET are 180 degrees to each other. 청구항 제1항에 기재된 복수 개의 다치 DRAM 셀이 2차원적으로 배열되며, 복수 개의 비트라인들(BL0 ~ BL3), 복수 개의 읽기워드라인들(RWL0 ~ RWL3), 복수 개의 쓰기워드라인(WWL0 ~ WWL3)들, 복수 개의 제1리프레시라인들(SPE0 ~ SPE3), 복수 개의 제2리프레시라인들(SNE0 ~ SNE3) 및 읽기보조블록(1710)을 구비하며, The plurality of multi-valued DRAM cells of claim 1 are two-dimensionally arranged, a plurality of bit lines BL0 to BL3, a plurality of read word lines RWL0 to RWL3, and a plurality of write word lines WWL0 to WWL3), a plurality of first refresh lines SPE0 to SPE3, a plurality of second refresh lines SNE0 to SNE3, and a read auxiliary block 1710, 상기 다치 DRAM 셀들 각각은 해당 비트라인, 해당 읽기워드라인, 해당 쓰기워드라인, 해당 제1리프레시라인 및 해당 제2리프레시라인에 연결되어 있으며, 상 기 제3모스트랜지스터(M3)의 다른 일 단자가 상기 읽기보조블록(1710)에 연결되며, Each of the multi-value DRAM cells is connected to a corresponding bit line, a corresponding read word line, a corresponding write word line, a corresponding first refresh line, and a corresponding second refresh line, and the other terminal of the third MOS transistor M3 is Is connected to the read auxiliary block 1710, 상기 읽기보조블록(1710)은 읽기보조신호(SCEN)에 응답하여 동작하는 것을 특징으로 하는 다치 DRAM 셀 어레이. And the read assist block 1710 operates in response to a read assist signal SCEN. 제8항에 있어서, The method of claim 8, 상기 2차원으로 배열된 복수 개의 다치 DRAM 셀들 중 수직방향의 각 라인 또는 수평방향의 각 라인에 배치된 다치 DRAM 셀들에 포함된 제3모스트랜지스터의 다른 일 단자들은 하나의 공통라인을 형성하여 상기 읽기보조블록에 연결되는 것을 특징으로 하는 다치 DRAM 셀 어레이. Among the plurality of multi-valued DRAM cells arranged in two dimensions, the other terminals of the third MOS transistors included in the multi-valued DRAM cells arranged on each line in the vertical direction or each line in the horizontal direction form one common line to read the read. A multi-valued DRAM cell array connected to an auxiliary block. 제9항에 있어서, 상기 읽기보조블록은, The method of claim 9, wherein the read auxiliary block, 일 단자가 제2전원공급단자(Vss)에 연결되고 다른 일 단자는 해당 공통라인에 연결된 복수 개의 모스트랜지스터들을 구비하며, 상기 복수 개의 모스트랜지스터들의 게이트는 상기 읽기보조신호(SCEN)가 공통으로 인가되는 것을 특징으로 하는 다치 DRAM 셀 어레이. One terminal is connected to the second power supply terminal Vss, and the other terminal has a plurality of MOS transistors connected to a corresponding common line, and the read auxiliary signal SCEN is commonly applied to the gates of the plurality of MOS transistors. And a multi-valued DRAM cell array. 제10항에 있어서, The method of claim 10, 상기 읽기보조신호(SCEN)는 상기 다치 DRAM 셀 어레이에 저장된 데이터를 읽을 때만 인에이블 되는 것을 특징으로 하는 다치 DRAM 셀 어레이. And the read assist signal (SCEN) is enabled only when reading data stored in the multi-value DRAM cell array. 제8항에 있어서, The method of claim 8, 상기 다치 DRAM 셀과 동일한 구조를 가진 다치 DRAM 기준 셀; 및 A multivalued DRAM reference cell having the same structure as the multivalued DRAM cell; And 센스 증폭기를 더 구비하며, Further comprising a sense amplifier, 상기 센스 증폭기는 상기 다치 DRAM 셀에 연결된 비트라인(BL)에 흐르는 전류 및 상기 다치 DRAM 기준 셀에 연결된 기준 비트라인(RBL)에 흐르는 전류를 비교하는 것을 특징으로 하는 다치 DRAM 셀 어레이. And the sense amplifier compares a current flowing in a bit line (BL) connected to the multi-value DRAM cell and a current flowing in a reference bit line (RBL) connected to the multi-value DRAM reference cell. 제12항에 있어서, 상기 다치 DRAM 기준 셀은, The method of claim 12, wherein the multi-value DRAM reference cell, 상기 다치 DRAM 셀에 저장되는 복수 개의 서로 다른 전압 값 중의 어느 하나의 전압 값과 동일한 전압 값을 저장하는 것을 특징으로 하는 다치 DRAM 셀 어레이. And storing the same voltage value as any one of a plurality of different voltage values stored in the multi-value DRAM cell.
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