KR100844374B1 - 박막트랜지스터 어레이 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims description 70
- 239000010409 thin film Substances 0.000 title claims description 40
- 238000005530 etching Methods 0.000 claims abstract description 36
- 238000001312 dry etching Methods 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 239000010408 film Substances 0.000 claims description 25
- 230000009977 dual effect Effects 0.000 claims description 14
- 239000004973 liquid crystal related substance Substances 0.000 claims description 14
- 238000004380 ashing Methods 0.000 claims description 12
- 238000005260 corrosion Methods 0.000 claims description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 9
- 239000011733 molybdenum Substances 0.000 claims description 9
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 230000007797 corrosion Effects 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 244000208734 Pisonia aculeata Species 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000001939 inductive effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 120
- 238000000059 patterning Methods 0.000 description 14
- 238000002161 passivation Methods 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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Abstract
Description
Claims (16)
- 액정표시장치의 박막트랜지스터 어레이 제조 방법에 있어서,(a) 기판 상에 게이트 전극을 형성하는 단계;(b) 상기 게이트 전극을 포함하는 기판 상에, 게이트 절연막, 반도체층 및 도전층을 포함하는 순차적으로 적층한 적층 구조를 형성하는 단계-상기 반도체층은 활성층 및 오믹콘택층을 포함함-;(c) 상기 도전층을 소스전극 및 드레인전극이 분리되지 않은 전극패턴으로 건식 식각하는 단계;(d) 상기 전극패턴의 채널 영역을 식각하여 소스전극 및 드레인전극을 형성하면서, 동시에 상기 전극패턴에 의해 가려지지 않은 패턴 영역의 상기 반도체층을 식각하여 상기 게이트 절연막을 노출시키는 단계를 포함하고,상기 소스전극 및 드레인전극의 형성과 동시에 상기 패턴 영역의 반도체층을 식각하는 (d)단계는 서로 다른 2개의 주파수로 플라즈마의 발생 및 식각을 수행하는 듀얼 주파수 조건에서 이루어지는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서,상기 (c) 단계는,(c1) 상기 채널 영역에 위치하는 상기 도전층의 몰리브덴 상위막(top-Mo)을 식각하는 단계; 및(c2) 상기 채널 영역에 위치하는 상기 도전층의 알루미늄 중위막 및 몰리브덴 하위막(bottom-Mo)을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지 스터 어레이 제조 방법.
- 제2항에 있어서,상기 (c1) 단계는 에천트로서 Cl2/SF6를 이용하며, 상기 (c2) 단계는 에천트로서 Cl2/BCl3를 이용하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제1항에 있어서,상기 (c) 단계는 상기 채널 영역, 상기 분리되지 않은 소스전극 및 드레인전극의 상부에 형성되는 제1 감광막을 식각 마스크로 이용하고,상기 제1 감광막은 상기 채널 영역 상부의 막의 두께가 상기 분리되지 않은 소스전극 및 드레인전극에 형성된 막의 두께보다 상대적으로 얇은 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제4항에 있어서,(e) 상기 제1 감광막을 풀백(pull-back) 애싱 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제5항에 있어서,상기 풀백 애싱 처리 단계는 O2/SF6 플라즈마 조건하에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제5항에 있어서,상기 (d) 단계는 상기 풀백 애싱 처리를 통해 채널 영역이 오픈된 제2 감광막을 식각 마스크로 이용하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제7항에 있어서,(f) 상기 도전층을 구성하는 알루미늄의 부식을 방지하기 위한 후처리공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제8항에 있어서,상기 후처리공정은 CHF3/O2 플라즈마 조건하에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제8항에 있어서,(g) 상기 제2 감광막을 O2 플라즈마 조건하에서 풀(full) 스트립하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제10항에 있어서,상기 (a) 내지 (g) 단계는 동일한 건식 식각 장비에서 수행되는 것을 특징으 로 하는 박막트랜지스터 어레이 제조 방법.
- 제11항에 있어서,상기 (a) 내지 (f) 단계는 DFCCP(Dual Frequency Capacitively Coupled Plasma) RiE(Reactive ion Etching) 챔버에서 수행되며,상기 (g) 단계는 HDP ICP RiE(High Density Plasma Inductive Coupled Plasma Reactive ion Etching) 챔버에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제12항에 있어서상기 (d) 단계는,상기 채널 영역에 위치하는 상기 도전층의 몰리브덴 상위막(top-Mo)을 식각하는 단계;상기 채널 영역에 위치하는 상기 도전층의 알루미늄 중위막 및 몰리브덴 하위막(bottom-Mo)을 식각하는 단계; 및상기 채널 영역의 상기 도전층 하부의 오믹콘택층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제13항에 있어서상기 패턴 영역의 상기 반도체층은 상기 몰리브덴 상위막 식각 시 인시튜 자 체 식각(in-situ self etching)되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 액정표시장치의 박막트랜지스터 어레이 제조 방법에 있어서,(a) 기판 상에 게이트 도전층을 스퍼터링하는 단계;(b) 상기 게이트 도전층을 건식 식각하여 게이트 전극을 형성하는 단계;(c) 상기 게이트 전극을 포함하는 기판 상에, 게이트 절연막, 반도체층 및 도전층을 포함하는 순차적으로 적층한 적층 구조를 형성하는 단계-상기 반도체층은 활성층 및 오믹콘택층을 포함함-;(d) 상기 도전층을 소스전극 및 드레인전극이 분리되지 않은 전극패턴으로 식각하는 단계; 및(e) 상기 전극패턴의 채널 영역을 식각하여 소스전극 및 드레인전극을 형성하면서, 동시에 상기 전극패턴에 의해 가려지지 않은 패턴 영역의 상기 반도체층을 식각하여 상기 게이트 절연막을 노출시키는 단계를 포함하고,상기 전극패턴의 채널영역의 식각과 동시에 진행되는 상기 패턴영역이 상기 반도체층을 식각하는 (e)단계는 듀얼 주파수 조건에서 수행되는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
- 제15항에 있어서,상기 게이트 전극 형성을 위한 감광막을 건식으로 스트립하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070020055A KR100844374B1 (ko) | 2007-02-28 | 2007-02-28 | 박막트랜지스터 어레이 제조방법 |
TW096123013A TWI369785B (en) | 2007-02-28 | 2007-06-26 | Method for manufacturing thin film transistor array |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070020055A KR100844374B1 (ko) | 2007-02-28 | 2007-02-28 | 박막트랜지스터 어레이 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100844374B1 true KR100844374B1 (ko) | 2008-07-07 |
Family
ID=39823892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070020055A KR100844374B1 (ko) | 2007-02-28 | 2007-02-28 | 박막트랜지스터 어레이 제조방법 |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR100844374B1 (ko) |
TW (1) | TWI369785B (ko) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2007
- 2007-02-28 KR KR1020070020055A patent/KR100844374B1/ko active IP Right Grant
- 2007-06-26 TW TW096123013A patent/TWI369785B/zh active
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---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
TWI369785B (en) | 2012-08-01 |
TW200836350A (en) | 2008-09-01 |
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