KR100843736B1 - Semiconductor discrete device having thinner thickness - Google Patents

Semiconductor discrete device having thinner thickness Download PDF

Info

Publication number
KR100843736B1
KR100843736B1 KR1020020000743A KR20020000743A KR100843736B1 KR 100843736 B1 KR100843736 B1 KR 100843736B1 KR 1020020000743 A KR1020020000743 A KR 1020020000743A KR 20020000743 A KR20020000743 A KR 20020000743A KR 100843736 B1 KR100843736 B1 KR 100843736B1
Authority
KR
South Korea
Prior art keywords
lead
semiconductor
chip
wire bonding
exposed
Prior art date
Application number
KR1020020000743A
Other languages
Korean (ko)
Other versions
KR20030060197A (en
Inventor
손준서
남시백
백종환
Original Assignee
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드코리아반도체 주식회사 filed Critical 페어차일드코리아반도체 주식회사
Priority to KR1020020000743A priority Critical patent/KR100843736B1/en
Publication of KR20030060197A publication Critical patent/KR20030060197A/en
Application granted granted Critical
Publication of KR100843736B1 publication Critical patent/KR100843736B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

두께를 얇게 할 수 있는 반도체 개별소자 패키지에 관해 개시한다. 이를 위해 본 발명은, 단위 리드의 와이어 본딩부 윗면 및 칩패들(chip paddle)의 윗면이 반도체 개별소자 패키지의 상부면으로 노출되고, 반도체 칩이 칩패들(chip paddle)의 아랫방향에서 접착되는 특징을 갖는 반도체 개별소자 패키지를 제공한다. 상기 반도체 칩은 트랜지스터 혹은 다이오드 기능을 수행하는 칩인 것이 적합하다.A semiconductor individual device package capable of reducing the thickness is disclosed. To this end, the present invention is characterized in that the upper surface of the wire bonding portion of the unit lead and the upper surface of the chip paddle are exposed to the upper surface of the semiconductor single element package, and the semiconductor chip is bonded in the downward direction of the chip paddle And a semiconductor device package. The semiconductor chip is preferably a transistor that performs a transistor or diode function.

Description

얇은 두께를 갖는 반도체 개별소자 패키지{Semiconductor discrete device having thinner thickness}Technical Field [0001] The present invention relates to a semiconductor device having a thin thickness,

도1 내지 도4는 일반적인 반도체 개별소자 패키지를 설명하기 위해 도시한 도면들이다.Figs. 1 to 4 are diagrams for explaining a general semiconductor individual element package.

도5 내지 도8은 종래 기술에 의한 리드프레임(leadframe)의 하부면을 외부로 노출시킨 형태의 반도체 개별소자 패키지를 설명하기 위해 도시한 도면들이다.5 to 8 are diagrams for explaining a semiconductor single element package in which a lower surface of a leadframe according to the prior art is exposed to the outside.

도9 내지 도12는 종래 기술에 의한 하프 에칭(half etching)된 리드프레임을 사용한 형태의 반도체 개별소자를 설명하기 위해 도시한 도면들이다.FIGS. 9 to 12 are diagrams for explaining semiconductor individual elements in the form of using a lead frame which is half-etched according to the prior art.

도13 내지 도17은 본 발명의 제1 실시예에 의한 반도체 개별소자 패키지를 설명하기 위해 도시한 도면들이다.Figs. 13 to 17 are views illustrating a semiconductor single element package according to the first embodiment of the present invention.

도18 내지 도21은 본 발명의 제2 실시예에 의한 반도체 개별소자 패키지를 설명하기 위해 도시한 도면들이다. FIGS. 18 to 21 are views illustrating a semiconductor single element package according to a second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]

100: 반도체 개별소자 패키지, 110: 제1 리드,100: semiconductor individual device package, 110: first lead,

112: 제1 리드 와이어 본딩부, 120: 제2 리드,112: first lead wire bonding portion, 120: second lead,

122: 칩패들(chip paddle), 130: 제3 리드,122: chip paddle, 130: third lead,

132: 제3 리드 와이어 본딩부, 134: 제3 리드 업셋(up-set)부, 132: third lead wire bonding portion, 134: third lead upset portion,                 

140: 반도체 칩, 150: 와이어,140: semiconductor chip, 150: wire,

160: 봉합수지(EMC).160: Sealing resin (EMC).

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 개별소자 패키지(Semiconductor Discrete Package)에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor discrete package.

반도체 소자는 일반적으로 집적도에 따라 집적회로(IC: Integrated Circuit) 와 개별소자(discrete device)로 분류한다. 개별소자의 대표적인 것으로는 트랜지스터(Transistor)와 다이오드(diode) 등이 있으며, 이들은 외부 단자(external terminal)의 개수 및 그 외형에 있어서 집적회로와 많은 차이를 띠고 있다.Semiconductor devices are generally classified into integrated circuits (ICs) and discrete devices depending on the degree of integration. Transistors and diodes are typical examples of the individual elements, and they have many differences in the number of external terminals and their external form from those of the integrated circuit.

반도체 소자가 사용되는 전자제품이 경박 단소함을 추구함에 따라, 집적회로 칩(chip)에 있어서는 집적도를 높이는 것에 초점을 맞추고, 이러한 집적회로 칩을 패키징(packaging)하는 단계에서는 반도체 패키지를 크기를 줄이는 것에 주력하고 있다. 또한, 반도체 개별소자에 있어서는, 주로 패키징하는 단계에서 크기 및 두께를 줄이기 위해 주력하고 있다. 이러한 크기 및 두께에서 경박 단소화를 추구하는 소비자의 욕구는, 이동전화, 캠코더, 디지털 카메라 및 소형 카세트 등에 사용되는 부품일수록 더욱 두드러진다. 이러한 소형화에 대한 소비자의 욕구를 만족하지 못하면 제품의 경쟁력을 상실하기 때문에, 반도체 개별소자를 생산하는 회사에서는 소형화란 과제가 지속적으로 연구되고 실현되어야 가장 중요한 과제로 부각 되고 있다.As electronic products in which semiconductor devices are used pursue lightweight and compactness, the focus is on increasing the degree of integration in integrated circuit chips, and in the step of packaging such integrated circuit chips, We are focusing on things. In addition, in semiconductor individual devices, they are mainly focused on reducing the size and thickness in a packaging step. Consumers' desire to pursue light weight shortening in such size and thickness is more prominent in parts used in mobile phones, camcorders, digital cameras, and small cassettes. If the customer does not satisfy the consumer's desire for miniaturization, it will lose the competitiveness of the product. Therefore, in the company that manufactures the semiconductor individual devices, the task of miniaturization becomes the most important task to be continuously studied and realized.

도1은 일반적인 반도체 개별소자 패키지의 평면도이고, 도2는 밑면도이고, 도3은 도1의 X-X'면에 대한 단면도이고, 도4는 도1의 Y-Y'면에 대한 단면도이다.    2 is a bottom view, FIG. 3 is a cross-sectional view taken along line XX 'of FIG. 1, and FIG. 4 is a cross-sectional view taken along line Y-Y' of FIG. 1 .

도1 내지 도4를 참조하면, 일반적인 트랜지스터가 탑재된 반도체 개별소자 패키지는, 3개의 리드(lead, 11, 12, 13) 및 칩패들(chip paddle, 16)이 있는 리드프레임에 반도체 칩(15)을 접착하고, 와이어(wire, 17)를 사용하여 반도체 칩(15)과 제1 리드(11) 및 제3 리드(13)를 연결한 후, 이를 봉합수지(EMC: Epoxy Mold Compound, 14)로 완전히 밀봉하는 외형을 띠고 있다. 1 to 4, a semiconductor single-element package on which a general transistor is mounted includes a lead frame having three leads 11, 12 and 13 and chip pads 16, And the semiconductor chip 15 is connected to the first lead 11 and the third lead 13 using a wire 17. The semiconductor chip 15 is connected to a sealing resin (EMC) 14, As shown in Fig.

따라서, 패키징(packaging)이 완전히 끝난 후에는, 제1 내지 제3 리드(11, 12, 13)의 일부만을 제외하고 봉합수지(EMC, 14)에 의해 완전히 감싸진 형태로 된다. 이때, 이동전화에 사용되는 일반적인 반도체 개별소자 패키지(10)의 두께(T1)는 약 0.6㎜이다. Therefore, after the packaging is completely finished, it is completely wrapped by the sealing resin (EMC) 14 except for a part of the first to third leads 11, 12, 13. At this time, the thickness T1 of a general semiconductor individual element package 10 used for a mobile phone is about 0.6 mm.

상기 일반적인 반도체 개별소자 패키지(10)의 두께(T1)를 도4를 참조하여 상세히 설명하면, 리드프레임부터 반도체 개별소자 패키지(10)의 하단부까지의 두께(LTP1: Leadframe To Package bottom)가 0.1㎜이고, 리드프레임의 두께(LT1: Leadframe Thickness)가 0.1~0.13㎜이고, 반도체 칩(15)의 두께(CT1: Chip Thickness)가 0.18㎜이고, 와이어 루프(WL1: Wire Loop)가 0.13㎜이고, 와이어(17)에서 반도체 개별소자 패키지(10)의 상단까지의 두께(WTP1: Wire To Package up)가 0.06㎜로, 총 두께는 0.6㎜이 된다. 그러나, 두께를 더욱 얇게 요구하는 소비자의 요구에 부응하기 위해. 반도체 개별소자 패키지의 생산업자는 다양한 방법으로 두께를 얇게한 반도체 개별소자 패키지의 생산을 시도하고 있다. 4, the thickness (LTP1: lead frame to package bottom) from the lead frame to the lower end of the semiconductor single element package 10 is 0.1 mm , The lead frame thickness (LT1) is 0.1 to 0.13 mm, the thickness (CT1: chip thickness) of the semiconductor chip 15 is 0.18 mm, the wire loop (WL1: Wire Loop) The thickness (WTP1: Wire To Package Up) from the wire 17 to the upper end of the semiconductor single element package 10 is 0.06 mm, and the total thickness is 0.6 mm. However, to meet the needs of consumers who demand thinner thickness. Manufacturers of semiconductor discrete device packages are attempting to produce semiconductor discrete device packages that are thinned in a variety of ways.

도5 내지 도8은 종래 기술에 의한 리드프레임(leadframe)의 하부면을 외부로 노출시킨 형태의 반도체 개별소자 패키지를 설명하기 위해 도시한 도면으로서, 도5는 평면도, 도6은 밑면도, 도7은 도5의 X-X'면에 대한 단면도, 도8은 도5의 Y-Y'면에 대한 단면도를 각각 나타낸다.5 to 8 are diagrams for explaining a semiconductor single element package in which a lower surface of a leadframe according to the related art is exposed to the outside. FIG. 5 is a plan view, FIG. 6 is a bottom view, 7 is a cross-sectional view taken along the line X-X 'in FIG. 5, and FIG. 8 is a cross-sectional view taken along line Y-Y' in FIG.

도5 내지 도8을 참조하면, 도4에 나타난 일반적인 반도체 개별소자 패키지(10)와 비교하여 가장 큰 차이점이 리드프레임의 하부면을 반도체 개별소자 패키지(20) 외부로 노출시킴으로써 두께(T2)를 0.6㎜에서 0.5㎜로 줄였다는 것이다.5 to 8, the biggest difference compared to the general semiconductor single element package 10 shown in FIG. 4 is that the lower surface of the lead frame is exposed outside the semiconductor single element package 20, From 0.6 mm to 0.5 mm.

도8을 참조하여 두께(T2)를 분석하면, 리드프레임의 두께(LT2: Leadframe Thickness)가 0.1~0.13㎜이고, 반도체 칩(15)의 두께(CT2: Chip Thickness)가 0.18㎜이고, 와이어 루프(WL2: Wire Loop)가 0.13㎜이고, 와이어(17)에서 반도체 개별소자 패키지(10)의 상단까지의 두께(WTP2: Wire To Package up)가 0.06㎜로 총 0.5㎜이 된다. 즉, 리드프레임 하단에 있는 봉합수지(14)의 두께인 0.1㎜를 줄여서 전체적인 반도체 개별소자 패키지(20)의 두께(T2)를 얇게 한 것이다.  8, the thickness T2 of the lead frame is 0.1 to 0.13 mm, the thickness (CT2: chip thickness) of the semiconductor chip 15 is 0.18 mm, (WL2: Wire Loop) of 0.13 mm, and the thickness (WTP2: Wire To Package up) from the wire 17 to the upper end of the semiconductor single element package 10 is 0.06 mm, totaling 0.5 mm. That is, the thickness of the sealing resin 14 at the lower end of the lead frame is reduced by 0.1 mm so that the thickness T2 of the entire semiconductor element package 20 is reduced.

그러나, 이러한 형태의 반도체 개별소자 패키지(20)는 도6에서 나타나듯이 반도체 개별소자 패키지(20)의 하단부에서 제1 리드(11)와 칩패들(16), 칩패들(16)과 제3 리드(13)까지의 거리가 너무 가깝게 형성된다. 이러한 현상은 반도체 개별소자 패키지(20)를 소비자가 인쇄회로기판(PCB)에 탑재(mounting)할 때, 단선(short)을 야기할 수 있기 때문에 신뢰성 문제를 야기할 수 있다.However, this type of semiconductor discrete device package 20 has a problem in that the first lead 11 and the chip chips 16, the chip chips 16, and the third lead 15 are formed at the lower end of the semiconductor discrete device package 20, (13) are formed too close to each other. This phenomenon can cause reliability problems because the semiconductor discrete device package 20 may cause a short circuit when the consumer mounts the package on the printed circuit board (PCB).

도9 내지 도12는 종래 기술에 의한 하프 에칭(half etching)된 리드프레임을 사용한 형태의 반도체 개별소자를 설명하기 위해 도시한 도면들로서, 도9은 평면도, 도10은 밑면도, 도11은 도9의 X-X'면에 대한 단면도, 도12는 도9의 Y-Y'면에 대한 단면도를 각각 나타낸다.9 to 12 are diagrams for explaining semiconductor individual elements in the form of using a lead frame half-etched according to the related art. FIG. 9 is a plan view, FIG. 10 is a bottom view, 9 is a cross-sectional view taken along the line X-X ', and FIG. 12 is a cross-sectional view taken along line Y-Y' of FIG.

도9 내지 도12를 참조하면, 도4에 나타난 일반적인 반도체 개별소자 패키지(10)와 비교한 차이점은, 리드프레임에서 칩패들(16) 부분을 하프에칭(half etching)한 후, 하프에칭된 부분(도11의 16 하단부)에 봉합수지(14)를 채워 넣음으로써 도8에 나타난 반도체 개별소자 패키지(20)를 인쇄회로기판에 탑재시 단선이 발생하는 문제를 해결한 경우이다. 9-12, the difference compared to the typical semiconductor discrete device package 10 shown in FIG. 4 is that after half-etching the chip segments 16 portion in the leadframe, the half- (The lower end of 16 in Fig. 11) is filled with the sealing resin 14, thereby solving the problem that disconnection occurs when the semiconductor individual device package 20 shown in Fig. 8 is mounted on the printed circuit board.

따라서, 도 12에 나타난 반도체 개별소자 패키지(30)의 두께(T3)는, 리드프레임의 전체 두께(LT3)는 0.1~0.13㎜이며, 여기서 하부에칭된 영역의 두께(ET3: Etching Thickness)는 0.05~0.06㎜이며, 반도체 칩(15)의 두께(CT3: Chip Thickness)가 0.18㎜이고, 와이어 루프(WL3: Wire Loop)가 0.13㎜이고, 와이어(17)에서 반도체 개별소자 패키지(10)의 상단까지의 두께(WTP3: Wire To Package up)가 0.06㎜로 총 두께는 0.5㎜이 된다. 즉, 리드프레임의 칩패들(16) 영역을 하프에칭한 후, 리드프레임 하단에 있는 봉합수지(14)의 두께인 0.1㎜를 줄인 것이다.Therefore, the total thickness LT3 of the lead frame is 0.1 to 0.13 mm, and the thickness (ET3: Etching Thickness) of the lower etched region is 0.05 The semiconductor chip 15 has a thickness (CT3: chip thickness) of 0.18 mm, a wire loop (WL3: Wire Loop) of 0.13 mm, (WTP3: Wire To Package up) of 0.06 mm and a total thickness of 0.5 mm. That is, after half-etching the area of the chip plaques 16 of the lead frame, the thickness of the sealing resin 14 at the lower end of the lead frame is reduced by 0.1 mm.

그러나, 상술한 반도체 개별소자 패키지(30)는, 하프에칭된 리드프레임을 사용해야 하는 필수 불가결한 제약이 뒤따른다. 일반적으로 리드프레임은 스탬프드 리드프레임(stamped leadframe)과 에치드 리드프레임(etched leadframe)으로 구분 되는데, 에치드 리드프레임은 스탬프드 리드프레임에 비하여 가격이 비싸다. 따라서, 하프에칭된 리드프레임을 사용할 경우에는 두께에 대한 소비자의 욕구는 만족할 수 있으나, 제품 가격에 대한 소비자의 욕구는 만족하기 어렵기 때문에 제품의 경쟁력을 약화시킬 수 있다. 또한, 하프에칭된 부분에 채워진 봉합수지(도11의 16의 아래부분)는 그 두께(ET3)가 너무 얇아서 박리결함(delamination defect)이 발생할 수 있다. 그리고 이 부분에 봉합수지가 완전히 채워지지 않는 몰딩 결함(molding defect)도 발생할 확률이 높기 때문에 실제 반도체 개별소자 패키지를 생산하는 공정에 적용하는데는 약간의 문제점을 지니고 있다.However, the above-described semiconductor individual element package 30 is accompanied by indispensable restrictions to use a half-etched lead frame. Typically, the leadframe is divided into a stamped leadframe and an etched leadframe, which is more expensive than a stamped leadframe. Therefore, when a half-etched lead frame is used, the consumer's desire for thickness can be satisfied, but the consumer's desire for the product price can not be satisfied, which can weaken the competitiveness of the product. Further, the sealing resin (the lower portion of 16 in Fig. 11) filled in the half-etched portion is too thin in its thickness ET3, so that a delamination defect may occur. In addition, there is a high probability that molding defects that do not completely fill the sealing resin in this portion are present, and thus have some problems in application to a process for producing a semiconductor single device package.

본 발명이 이루고자 하는 기술적 과제는, 두께를 얇게 하는데 있어서 인쇄회로기판에 탑재시 단선 발생을 방지하고, 생산가격이 높아지는 문제점을 억제할 수 있는 반도체 개별소자 패키지를 제공하는데 있다.An object of the present invention is to provide a semiconductor individual device package which can prevent the occurrence of disconnection when mounting on a printed circuit board in order to reduce the thickness and suppress the problem of a high production cost.

상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, ① 업셋된 형태의 제1 내지 제3 리드를 포함하고, 제1 내지 제3 리드는 각각 분리된 형태이고, 제1 리드와 연결된 제1 리드 와이어 본딩부의 윗면, 제2 리드와 연결된 칩패들의 윗면 및 제3 리드와 연결된 제3 리드 와이어 본딩부의 윗면이 반도체 개별소자 패키지 상부면으로 노출되는 형태의 리드프레임과, ② 상기 리드프레임 칩패들에 아랫방향으로 접착되는 반도체 칩과, ③ 상기 아랫방향으로 접착된 반도체 칩과 제1 및 제3 리드 와이어 본딩부를 연결하는 와이어와, ④ 상기 제1 내지 제3 리 드의 일부를 아랫방향에서 노출시키면서, 상기 제1 및 제3 리드 와이어 본딩부와 칩패들의 윗면을 윗방향으로 노출시키고, 상기 리드프레임, 반도체 칩 및 와이어를 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 반도체 개별소자 패키지를 제공한다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: (a) providing first to third leads of an upset type, the first to third leads being separated from each other, A lead frame having a top surface of the first lead wire bonding portion, a top surface of chip plates connected to the second lead, and a top surface of a third lead wire bonding portion connected to the third lead, (3) a wire connecting the semiconductor chip bonded in the downward direction to the first and third lead wire bonding parts, (4) a part of the first to third leads in the downward direction And exposing the upper surfaces of the first and third lead wire bonding portions and chip plates in an upward direction while exposing the lead frame, the semiconductor chip and the wire, Provides a semiconductor device package, it characterized in that the individual has.

본 발명의 바람직한 실시예에 의하면, 상기 반도체 칩은 트랜지스터의 기능을 수행하는 반도체 칩인 것이 바람직하다.According to a preferred embodiment of the present invention, the semiconductor chip is preferably a semiconductor chip that performs a function of a transistor.

상기 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, ① 업셋된 형태의 제1 및 제2 리드를 포함하고, 제1 및 제2 리드는 분리된 형태이고, 제1 리드와 연결된 제1 리드 와이어 본딩부의 윗면 및 제2 리드와 연결된 칩패들의 윗면이 반도체 개별소자 패키지 상부면으로 노출되는 형태의 리드프레임과, ② 상기 리드프레임 칩패들에 아랫방향으로 접착되는 반도체 칩과, ③ 상기 아랫방향으로 접착된 반도체 칩과 제1 리드 와이어 본딩부를 연결하는 와이어와, ④ 상기 제1 및 제2 리드의 일부를 아랫방향에서 노출시키면서, 상기 제1 리드 와이어 본딩부와 칩패들의 윗면을 윗방향으로 노출시키고, 상기 리드프레임, 반도체 칩 및 와이어를 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 반도체 개별소자 패키지를 제공한다.According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: (1) including first and second leads of an upset type, the first and second leads being separated from each other, A lead frame in which a top surface of a lead wire bonding portion and an upper surface of chip plates connected to a second lead are exposed on an upper surface of a semiconductor individual device package; a semiconductor chip bonded to the lead frame chip plates in a downward direction; And a wire connecting the first lead wire bonding portion and the first lead wire bonding portion to the first lead wire bonding portion and the second lead wire portion in a downward direction while partially exposing the first and second leads, And a sealing resin for sealing the lead frame, the semiconductor chip and the wire.

본 발명의 바람직한 실시예에 의하면, 상기 반도체 칩은 다이오드의 기능을 수행하는 반도체 칩인 것이 바람직하다.According to a preferred embodiment of the present invention, the semiconductor chip is preferably a semiconductor chip that performs a function of a diode.

바람직하게는, 상기 반도체 칩은 리드프레임의 칩패들(chip paddle)과 도전성 접착제로 접착되는 것이 바람직하다. Preferably, the semiconductor chip is bonded to a chip paddle of a lead frame with a conductive adhesive.                     

또한, 상기 제1 실시예의 제1 리드 와이어 본딩부, 칩패들 및 제3 리드 와이어 본딩부가 외부로 노출되는 정도와, 제2 실시예에 있어서 상기 제1 리드 와이어 본딩부 및 칩패들이 외부로 노출되는 정도는, 반도체 개별소자 패키지의 상부면과 동일한 높이에서 노출되는 것이 적합하다. The degree to which the first lead wire bonding portion, the chip placer, and the third lead wire bonding portion of the first embodiment are exposed to the outside, and the degree to which the first lead wire bonding portion and the chip plates are exposed to the outside in the second embodiment Is suitably exposed at the same height as the upper surface of the semiconductor individual element package.

그리고, 제1 실시예의 제1 리드, 제2 리드 및 제3 리드의 일부가 외부로 노출되는 정도와, 제2 실시예에 있어서 제1 리드 및 제2 리드의 일부가 외부로 노출되는 정도는, 반도체 개별소자 패키지의 하부면과 동일한 높이에서 노출되는 것이 바람직하다.The extent to which a part of the first lead, the second lead and the third lead in the first embodiment is exposed to the outside and the degree to which a part of the first lead and the second lead in the second embodiment are exposed to the outside, It is preferably exposed at the same height as the lower surface of the semiconductor discrete device package.

본 발명에 따르면, 반도체 개별소자 패키지가 인쇄회로기판에 탑재될 때에 단선이 발생하는 문제를 억제하여 신뢰성을 개선하며, 고가(high cost)의 리드프레임 재질을 사용하지 않고도 얇은 두께를 갖는 반도체 개별소자 패키지를 실현할 수 있다.According to the present invention, it is possible to improve the reliability by suppressing the problem of occurrence of disconnection when the semiconductor single element package is mounted on the printed circuit board, and it is possible to provide a semiconductor single element having a thin thickness without using a high- Package can be realized.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. It is provided to inform the category.

본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 반도체 칩이 트랜지스터 및 다이오드용 칩이지만, 이는 다른 종류의 개별소자여도 무방하다. 또한, 0.5㎜ 혹 은 0.4㎜의 반도체 개별소자 패키지를 제조하는 기술을 위주로 설명하였으나, 이보다 더 얇은 두께를 갖는 반도체 개별소자 패키지를 제조하는 기술에 본 발명의 특징들이 적용 가능함은 물론이다. 따라서 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.The invention may be embodied in other ways without departing from the spirit and essential characteristics thereof. For example, in the above preferred embodiment, the semiconductor chip is a transistor and a diode chip, but it may be another kind of discrete element. Furthermore, although a technique for manufacturing a semiconductor single element package of 0.5 mm or 0.4 mm has been described above, it is needless to say that the features of the present invention can be applied to a technique for manufacturing a semiconductor single element package having a thinner thickness. Accordingly, the description in the following preferred embodiments is intended to be illustrative and not restrictive.

<제1 실시예>&Lt; Embodiment 1 >

도13 내지 도17은 본 발명의 제1 실시예에 의한 반도체 개별소자 패키지를 설명하기 위해 도시한 도면로서, 도13은 반도체 개별소자 패키지의 평면도, 도14는 밑면도, 도15은 도13의 X-X'면에 대한 단면도, 도16은 도13의 Z-Z'면에 대한 단면도, 도17은 도13의 Y-Y'면에 대한 단면도를 각각 나타낸다.13 to 17 are diagrams for explaining a semiconductor single element package according to the first embodiment of the present invention, Fig. 13 is a plan view of a semiconductor single element package, Fig. 14 is a bottom view, FIG. 16 is a cross-sectional view taken along the line Z-Z 'in FIG. 13, and FIG. 17 is a cross-sectional view taken along the line Y-Y' in FIG.

도13 내지 도 17을 참조하면, 본 발명의 제1 실시예에 의한 반도체 개별소자 패키지(100)는, 업셋(up-set)된 형태의 제1 내지 제3 리드(110, 120, 130)를 포함하고, 제1 내지 제3 리드(110, 120, 130)는 각각 분리된 형태이고, 제1 리드(110)와 연결된 제1 리드 와이어 본딩부(112)의 윗면, 제2 리드(120)와 연결된 칩패들(122)의 윗면 및 제3 리드(130)와 연결된 제3 리드 와이어 본딩부(132)의 윗면이 반도체 개별소자 패키지 상부면으로 노출되는 형태의 리드프레임을 기본 골격제로 형성된다. 13 to 17, a semiconductor single element package 100 according to a first embodiment of the present invention includes first to third leads 110, 120, and 130 of an up-set type, The first to third leads 110, 120 and 130 are separated from each other and are formed on the upper surface of the first lead wire bonding portion 112 connected to the first lead 110 and the upper surface of the second lead 120, The upper surface of the chip plate 122 and the upper surface of the third lead wire bonding portion 132 connected to the third lead 130 are exposed to the upper surface of the semiconductor single device package.

상기 리드프레임 칩패들(122)의 아랫방향에서는 반도체 칩(150), 예컨대 트랜지스터 칩이 도전성 접착제를 이용하여 접착된다. 그리고 상기 아랫방향으로 접착된 반도체 칩(140)과 제1 및 제3 리드 와이어 본딩부(112, 132)를 와이어(140)가 각각 연결한다. 상기 결과의 구조물에, 제1 내지 제3 리드(110, 120, 130)의 일부 를 아랫방향에서 노출시키면서, 상기 제1 및 제3 리드 와이어 본딩부(112, 132)와 칩패들(122)의 윗면을 윗방향으로 노출시키고, 상기 리드프레임, 반도체 칩(140) 및 와이어(150)를 봉합수지(160)가 감싸서 봉합한다.The semiconductor chip 150, for example, a transistor chip, is bonded to the lower surface of the lead frame chip plate 122 using a conductive adhesive. The wires 140 are connected to the semiconductor chip 140 and the first and third lead wire bonding parts 112 and 132 bonded in the downward direction. The first and third lead wire bonding portions 112 and 132 and the chips 122 are formed on the resultant structure while exposing a part of the first to third leads 110, The semiconductor chip 140 and the wire 150 are wrapped with the sealing resin 160 so as to seal the upper surface.

상기 제1 내지 제3 리드(110, 120, 130)의 일부가 아랫방향에서 노출되는 정도는 반도체 개별소자 패키지(100)의 하부면과 동일한 높이에서 노출된다. 그리고 상기 제1 및 제3 리드 와이어 본딩부(112, 132)와 칩패들(122)의 윗면이 윗방향으로 노출되는 정도는 반도체 개별소자 패키지(100)의 상부면과 동일한 높이에서 노출된다. 도면에서 참조부호 134는 제3 리드의 업셋부(up-set portion)를 가리킨다.The extent to which a part of the first to third leads 110, 120 and 130 is exposed downward is exposed at the same height as the lower surface of the semiconductor single element package 100. The degree to which the upper surfaces of the first and third lead wire bonding portions 112 and 132 and the chip chips 122 are exposed upward is exposed at the same height as the upper surface of the semiconductor single element package 100. Reference numeral 134 denotes an up-set portion of the third lead.

도 17에 도시된 본 발명의 제1 실시예에 의한 반도체 개별소자 패키지(100)의 두께(T4)는, 0.5㎜이며 그 두께를 형성하는 세부구분은 다음과 같다. 먼저 반도체 개별소자 패키지 하단부터 와이어(150)까지의 두께(WTP4)가 0.05㎜이고, 와이어 루프의 두께(WL4)가 0.13㎜이고, 반도체 칩(140)의 두께(CT4)가 0.18㎜이고, 리드프레임의 두께(LT4)의 두께가 0.1~0.13㎜로서, 총 두께가 0.5㎜이 된다.The thickness T4 of the semiconductor single element package 100 according to the first embodiment of the present invention shown in FIG. 17 is 0.5 mm, and the thickness is defined as follows. The thickness WTP4 from the bottom of the semiconductor device package to the wire 150 is 0.05 mm, the thickness WL4 of the wire loop is 0.13 mm, the thickness CT4 of the semiconductor chip 140 is 0.18 mm, The thickness of the frame thickness LT4 is 0.1 to 0.13 mm, and the total thickness is 0.5 mm.

여기서, 본 발명에 사용된 패키징 재료는 종래기술에서 설명된 일반적인 반도체 개별소자 패키지(10)의 재료와 크게 차이가 없다. 즉, 제조원가를 상승시키는 에칭된 리드프레임을 사용하지 않았다. 또한, 노출된 제1 내지 제3 리드(110, 120, 130)는 인쇄회로기판에 탑재시 반도체 개별소자 패키지(100)의 하단면이 인쇄회로기판에 탑재된다. 그리고 칩 패드(122) 및 제1 및 제3 리드 와이어 본딩부(112, 132)는 반도체 개별소자 패키지(100)의 상부면에서 노출되기 때문에 종래 기술과 같이 인쇄회로기판에 탑재할 때 발생하는 단선(short) 발생을 해결할 수 있다.Here, the packaging material used in the present invention is not significantly different from the material of the general semiconductor individual element package 10 described in the prior art. That is, the etched lead frame which raises the manufacturing cost is not used. In addition, when the exposed first to third leads 110, 120, and 130 are mounted on the printed circuit board, the lower end surface of the semiconductor discrete device package 100 is mounted on the printed circuit board. Since the chip pad 122 and the first and third lead wire bonding portions 112 and 132 are exposed on the upper surface of the semiconductor single element package 100, (short) occurrence can be solved.

결국, 제1 및 제3 리드의 와이어 본딩부(112, 132) 윗면 및 칩패들(122)의 윗면이 반도체 개별소자 패키지(100)의 상부면으로 노출되는 제1 특징과, 반도체 칩(140)이 칩패들(122)의 아랫방향에서 접착되는 제2 특징을 이용하여 비싼 재질의 패키징 재료, 즉 에치드 리드프레임(etched leadframe)을 사용하지도 않으면서, 0.5㎜의 얇은 반도체 개별소자 패키지를 구현함과 동시에, 인쇄회로기판에 탑재시 문제가 되는 단선(short) 발생도 방지할 수 있다.As a result, the first feature that the upper surfaces of the wire bonding portions 112 and 132 of the first and third leads and the upper surface of the chip chips 122 are exposed to the upper surface of the semiconductor single element package 100, A second feature that is glued in the downward direction of the chips 122 is used to implement a 0.5 mm thin semiconductor individual device package without the use of an expensive material packaging material, etched leadframe. And it is also possible to prevent short-circuiting, which is a problem in mounting on a printed circuit board.

상기 실시예는 반도체 개별소자 패키지(100)의 두께(T4)가 0.5㎜인 것에 초점을 맞추어 설명하였다. 그러나 와이어 루프(WL4)를 더욱 낮추어서 0.13㎜에서 0.1㎜로 떨어뜨리고, 반도체 칩(140)의 두께(CT4) 역시 밑면(backside)을 그라인딩(grinding)하여 0.18㎜에서 0.14㎜로 변경하고, 리드프레임의 재질 역시 0.13㎜에서 0.1㎜의 재질로 변경하면, 반도체 개별소자 패키지의 두께(T4)가 0.4㎜까지 더욱 얇아질 수 있다. 그러나 이 경우에는 재질 변경에 따른 추가비용이 소요되고, 웨이퍼 백 그라인딩(wafer back grinding) 공정과 같은 추가 공정을 수행해야 하는 부담이 있다. The above embodiment has been described focusing on the fact that the thickness T4 of the semiconductor single element package 100 is 0.5 mm. However, the wire loop WL4 is further lowered from 0.13 mm to 0.1 mm and the thickness CT4 of the semiconductor chip 140 is also changed from 0.18 mm to 0.14 mm by grinding the backside, The thickness of the semiconductor single element package can be further thinned to 0.4 mm by changing the material of the semiconductor element package from 0.13 mm to 0.1 mm. However, in this case, additional cost is required for the material change, and there is a burden to perform additional processes such as a wafer back grinding process.

이상은, 외부 단자가 3개인 트랜지스터용 반도체 개별소자 패키지를 중심으로 설명하였다. 아래에 설명되는 제2 실시예에서는 외부 단자가 2개인 다이오드용 반도체 개별소자 패키지를 중심으로 설명하기로 한다.The foregoing has mainly described semiconductor single device packages for transistors having three external terminals. In the second embodiment described below, a semiconductor single element package for a diode having two external terminals will be mainly described.

<제2 실시예> &Lt; Embodiment 2 >                     

도18 내지 도21은 본 발명의 제2 실시예에 의한 반도체 개별소자 패키지를 설명하기 위해 도시한 도면들로서, 도18은 반도체 개별소자 패키지의 평면도, 도19는 밑면도, 도20은 도18의 X-X'면에 대한 단면도, 도21은 도18의 Y-Y'면에 대한 단면도를 각각 나타낸다.18 to 21 are diagrams for explaining a semiconductor single element package according to a second embodiment of the present invention, FIG. 18 is a plan view of a semiconductor single element package, FIG. 19 is a bottom view, Sectional view taken along the line X-X ', and FIG. 21 is a sectional view taken along the line Y-Y' in FIG.

도18 내지 도21을 참조하면, 본 발명의 제2 실시예에 의한 반도체 개별소자 패키지(200)는, ① 업셋(up-set)된 형태의 제1 및 제2 리드(210, 220)를 포함하고, 제1 및 제2 리드(210, 220)는 분리된 형태이고, 제1 리드(210)와 연결된 제1 리드 와이어 본딩부(212)의 윗면 및 제2 리드(220)와 연결된 칩패들(222)의 윗면이 반도체 개별소자 패키지(200) 상부면으로 노출되는 형태의 리드프레임과, ② 상기 리드프레임 칩패들(222)에 도전성 접착제를 이용하여 아랫방향으로 접착되는 반도체 칩(240), 예컨대 다이오드 칩과, ③ 상기 아랫방향으로 접착된 반도체 칩(240)과 제1 리드 와이어 본딩부(212)를 연결하는 와이어(250)와, ④ 상기 제1 및 제2 리드(210, 220)의 일부를 아랫방향에서 노출시키면서, 상기 제1 리드 와이어 본딩부(212)와 칩패들(222)의 윗면을 윗방향으로 노출시키고, 상기 리드프레임, 반도체 칩(240) 및 와이어(250)를 봉합하는 봉합수지(260)로 이루어진다.18 to 21, the semiconductor discrete device package 200 according to the second embodiment of the present invention includes ① up-set type first and second leads 210 and 220 The first and second leads 210 and 220 are separated from each other and connected to the upper surface of the first lead wire bonding portion 212 connected to the first lead 210 and the chip pads 222 are exposed on the top surface of the semiconductor single element package 200; and a semiconductor chip 240 which is adhered to the lead frame chip deck 222 in a downward direction using a conductive adhesive, for example, A wire 250 connecting the semiconductor chip 240 and the first lead wire bonding part 212 bonded in the downward direction and a part of the first and second leads 210 and 220 While exposing the upper surfaces of the first lead wire bonding portion 212 and the chip chips 222 in the upward direction while exposing the first lead wire bonding portion 212 and the chip chips 222 from the bottom direction, DE frame, made of a sealing resin 260 for sealing the semiconductor chip 240 and the wire 250. The

상기 윗방향으로 노출되는 제1 리드 와이어 본딩부(212) 및 칩패들(222)의 높이는 반도체 개별소자 패키지(200)의 상부면과 동일한 높이이며, 아랫방향으로 노출되는 제1 리드(210) 및 제2 리드(220)의 일부는 반도체 개별소자 패키지(200)의 하부면과 동일한 높이인 것이 적합하다.The heights of the first lead wire bonding portion 212 and the chip chips 222 exposed in the upward direction are the same height as the top surface of the semiconductor single element package 200 and the first leads 210 and the second leads 210, It is preferable that a portion of the second lead 220 is flush with the lower surface of the semiconductor single element package 200.

따라서, 제1 실시예와 동일한 원리로 제1 리드의 와이어 본딩부(212) 윗면 및 칩패들(222)의 윗면이 반도체 개별소자 패키지(200)의 상부면으로 노출되는 제1 특징과, 반도체 칩(240)이 칩패들(222)의 아랫방향에서 접착되는 제2 특징 때문에 비싼 재질의 패키징 재료, 즉 에치드 리드프레임(etched leadframe)을 사용하지 않으면서, 0.5㎜의 얇은 반도체 개별소자 패키지를 구현함과 동시에, 인쇄회로기판에 탑재시 문제가 되는 단선(short) 발생도 방지할 수 있다.Accordingly, the first feature that the upper surface of the wire bonding portion 212 of the first lead and the upper surface of the chip plate 222 are exposed to the upper surface of the semiconductor single element package 200 on the same principle as that of the first embodiment, A thin semiconductor single device package of 0.5 mm is realized without using an expensive material packaging material, that is, an etched leadframe, due to the second characteristic that the semiconductor chip 240 is adhered in the downward direction of the chip plates 222 And it is also possible to prevent short-circuiting, which is a problem in mounting on a printed circuit board.

또한 제1 실시예에서 설명된 바와 같이 약간의 재질 변경에 의하여 반도체 개별소자 패키지의 두께(T5)를 0.5㎜에서 0.4㎜까지 더욱 얇게 제조하는 것이 가능하다.It is also possible to make the thickness T5 of the semiconductor single element package thinner from 0.5 mm to 0.4 mm by slight modification of the material as described in the first embodiment.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.It will be apparent to those skilled in the art that the present invention is not limited to the above-described embodiment and that many modifications are possible within the technical scope of the present invention.

따라서, 상술한 본 발명에 따르면, 첫째, 반도체 개별소자 패키지의 두께를 얇게 형성할 수 있다. 둘째, 이를 위해 제조 원가가 상승되는 것을 방지할 수 있다. 셋째, 반도체 개별소자 패키지를 인쇄회로기판에 탑재시에 발생하는 단선 발생을 방지하여 신뢰도를 개선할 수 있다. Therefore, according to the present invention described above, first, the thickness of the semiconductor single element package can be made thin. Secondly, the manufacturing cost can be prevented from rising. Third, reliability can be improved by preventing the occurrence of disconnection occurring when the semiconductor individual device package is mounted on the printed circuit board.

Claims (10)

업셋된 형태의 제1 내지 제3 리드를 포함하고, 제1 내지 제3 리드는 각각 분리된 형태이고, 제1 리드와 연결된 제1 리드 와이어 본딩부의 윗면, 제2 리드와 연결된 칩패들의 윗면 및 제3 리드와 연결된 제3 리드 와이어 본딩부의 윗면이 반도 체 개별소자 패키지 상부면으로 노출되는 형태의 리드프레임;Wherein the upper surface of the first lead wire bonding portion connected to the first lead, the upper surface of the chip springs connected to the second lead, and the upper surface of the second lead wire bonding portion connected to the first lead, A lead frame in which a top surface of a third lead wire bonding portion connected to the three leads is exposed to the top surface of the semiconductor element individual device package; 상기 리드프레임 칩패들에 아랫방향으로 접착되는 반도체 칩;A semiconductor chip bonded to the lead frame chip plates in a downward direction; 상기 아랫방향으로 접착된 반도체 칩과 제1 및 제3 리드 와이어 본딩부를 연결하는 와이어; 및A wire connecting the semiconductor chip bonded in the downward direction and the first and third lead wire bonding portions; And 상기 제1 내지 제3 리드의 일부를 아랫방향에서 노출시키면서, 상기 제1 및 제3 리드 와이어 본딩부와 칩패들의 윗면을 윗방향으로 노출시키고, 상기 리드프레임, 반도체 칩 및 와이어를 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 반도체 개별소자 패키지.The lead frame, the semiconductor chip, and the wire are sealed while exposing a part of the first to third leads in the downward direction while exposing the upper surfaces of the first and third lead wire bonding parts and chip boards upwardly, Wherein the semiconductor package is a semiconductor package. 제1항에 있어서, The method according to claim 1, 상기 반도체 칩은 리드프레임의 칩패들과 도전성 접착제로 접착되는 것을 특징으로 하는 반도체 개별소자 패키지.Wherein the semiconductor chip is bonded to the chip plates of the lead frame with a conductive adhesive. 제1항에 있어서, The method according to claim 1, 상기 제1 리드 와이어 본딩부, 칩패들 및 제3 리드 와이어 본딩부가 외부로 노출되는 정도는, The extent to which the first lead wire bonding portion, the chip lead, and the third lead wire bonding portion are exposed to the outside, 반도체 개별소자 패키지의 상부면과 동일한 높이에서 노출되는 것을 특징으로 하는 반도체 개별소자 패키지.And is exposed at the same height as the top surface of the semiconductor discrete device package. 제1항에 있어서, The method according to claim 1, 상기 제1 리드, 제2 리드 및 제3 리드의 일부가 외부로 노출되는 정도는, The extent to which a part of the first lead, the second lead and the third lead is exposed to the outside, 반도체 개별소자 패키지의 하부면과 동일한 높이에서 노출되는 것을 특징으로 하는 반도체 개별소자 패키지.And is exposed at the same height as the lower surface of the semiconductor discrete device package. 제1항에 있어서, The method according to claim 1, 상기 반도체 칩은 트랜지스터 기능을 수행하는 칩인 것을 특징으로 하는 반도체 개별소자 패키지.Wherein the semiconductor chip is a chip that performs a transistor function. 업셋된 형태의 제1 및 제2 리드를 포함하고, 제1 및 제2 리드는 분리된 형태이고, 제1 리드와 연결된 제1 리드 와이어 본딩부의 윗면 및 제2 리드와 연결된 칩패들의 윗면이 반도체 개별소자 패키지 상부면으로 노출되는 형태의 리드프레임;Wherein the upper surface of the first lead wire bonding portion connected to the first lead and the upper surface of the chip springs connected to the second lead are connected to the semiconductor individual A lead frame in the form of being exposed to the upper surface of the device package; 상기 리드프레임 칩패들에 아랫방향으로 접착되는 반도체 칩;A semiconductor chip bonded to the lead frame chip plates in a downward direction; 상기 아랫방향으로 접착된 반도체 칩과 제1 리드 와이어 본딩부를 연결하는 와이어; 및A wire connecting the semiconductor chip bonded in the downward direction and the first lead wire bonding portion; And 상기 제1 및 제2 리드의 일부를 아랫방향에서 노출시키면서, 상기 제1 리드 와이어 본딩부와 칩패들의 윗면을 윗방향으로 노출시키고, 상기 리드프레임, 반도체 칩 및 와이어를 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 반도체 개별소자 패키지. And a sealing resin for sealing the lead frame, the semiconductor chip and the wire, exposing the first lead wire bonding portion and the upper surface of the chip shield in an upward direction while exposing a part of the first and second leads from the bottom direction &Lt; / RTI &gt; 제6항에 있어서, The method according to claim 6, 상기 반도체 칩은 리드프레임의 칩패들과 도전성 접착제로 접착되는 것을 특징으로 하는 반도체 개별소자 패키지.Wherein the semiconductor chip is bonded to the chip plates of the lead frame with a conductive adhesive. 제6항에 있어서, The method according to claim 6, 상기 제1 리드 와이어 본딩부 및 칩패들이 외부로 노출되는 정도는, The degree to which the first lead wire bonding portion and the chip plates are exposed to the outside, 반도체 개별소자 패키지의 상부면과 동일한 높이에서 노출되는 것을 특징으로 하는 반도체 개별소자 패키지.And is exposed at the same height as the top surface of the semiconductor discrete device package. 제6항에 있어서, The method according to claim 6, 상기 제1 리드 및 제2 리드의 일부가 외부로 노출되는 정도는, The extent to which a part of the first lead and the second lead is exposed to the outside, 반도체 개별소자 패키지의 하부면과 동일한 높이에서 노출되는 것을 특징으로 하는 반도체 개별소자 패키지.And is exposed at the same height as the lower surface of the semiconductor discrete device package. 제6항에 있어서, The method according to claim 6, 상기 반도체 칩은 다이오드 기능을 수행하는 칩인 것을 특징으로 하는 반도체 개별소자 패키지.Wherein the semiconductor chip is a chip that performs a diode function.
KR1020020000743A 2002-01-07 2002-01-07 Semiconductor discrete device having thinner thickness KR100843736B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020000743A KR100843736B1 (en) 2002-01-07 2002-01-07 Semiconductor discrete device having thinner thickness

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020000743A KR100843736B1 (en) 2002-01-07 2002-01-07 Semiconductor discrete device having thinner thickness

Publications (2)

Publication Number Publication Date
KR20030060197A KR20030060197A (en) 2003-07-16
KR100843736B1 true KR100843736B1 (en) 2008-07-04

Family

ID=32217150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020000743A KR100843736B1 (en) 2002-01-07 2002-01-07 Semiconductor discrete device having thinner thickness

Country Status (1)

Country Link
KR (1) KR100843736B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980012304U (en) * 1996-08-26 1998-05-25 김영귀 Seat belt fixing device of automobile
KR19980020499A (en) * 1996-09-09 1998-06-25 김광호 Semiconductor Chip Package Using Flat Lead Frame

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980012304U (en) * 1996-08-26 1998-05-25 김영귀 Seat belt fixing device of automobile
KR19980020499A (en) * 1996-09-09 1998-06-25 김광호 Semiconductor Chip Package Using Flat Lead Frame

Also Published As

Publication number Publication date
KR20030060197A (en) 2003-07-16

Similar Documents

Publication Publication Date Title
US8124461B2 (en) Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product
KR101031394B1 (en) Optical sensor package
US7012325B2 (en) Ultra-thin semiconductor package device and method for manufacturing the same
KR101805114B1 (en) Integrated circuit packaging system with dual side connection and method of manufacture thereof
US20030006055A1 (en) Semiconductor package for fixed surface mounting
US7834435B2 (en) Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
US8183092B2 (en) Method of fabricating stacked semiconductor structure
US5508556A (en) Leaded semiconductor device having accessible power supply pad terminals
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20070176269A1 (en) Multi-chips module package and manufacturing method thereof
KR20040053902A (en) Multi chip package
US20040188818A1 (en) Multi-chips module package
US6787393B2 (en) Semiconductor package including a double-faced semiconductor chip having integrated circuitry on both sides thereof and a method of fabricating the semiconductor package
EP1944802B1 (en) Semiconductor package product
KR100843736B1 (en) Semiconductor discrete device having thinner thickness
US8349655B2 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
US20030038358A1 (en) Semiconductor package without outer leads
JP4408636B2 (en) Circuit device and manufacturing method thereof
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
US7009304B2 (en) Resin-sealed semiconductor device
KR20060005713A (en) Up-down type chip stack package
US20210074621A1 (en) Semiconductor package
KR100708050B1 (en) semiconductor package
US20030037947A1 (en) Chip scale package with a small surface mounting area
KR101204741B1 (en) Semiconductor package including heat sink and manufacturing process thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160509

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170329

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180601

Year of fee payment: 11