KR100843241B1 - Methods of fabricating semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1f는 자기 정렬 이중 패터닝 방법을 도해적으로 도시한 단면도들이다. 1A-1F are schematic cross-sectional views illustrating a self-aligned double patterning method.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다. 2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10a : 실리콘 기판 패턴 20a : 제1 산화막 패턴10a:
30a : 제2 실리콘막 패턴 40b : 제2 산화막 패턴30a: second
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다. The present invention relates to a method of forming a fine pattern of a semiconductor device, and more particularly, to a method of forming a fine pattern of a semiconductor device using a double patterning technique.
반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 단위 소자의 크기를 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴의 폭과 간격의 합인 피치(P, pitch)를 작게 하여야 한다. 최근, 소자 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라 반도체 소자 구현에 필요한 패턴, 특히 라인 앤드 스페이스 패턴(line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. In order to highly integrate a semiconductor device, pattern refinement is essential. In order to integrate a large number of devices in a small area, the size of individual unit devices should be made small. For this purpose, the pitch (P, pitch), which is the sum of the width and the interval of the pattern to be formed, should be made small. Recently, as the reduction of device design rules has progressed rapidly, fine pitch has been reduced due to the resolution limitation in the photolithography process for forming a pattern, particularly a line and space pattern, required for semiconductor device implementation. Branches are limited in forming patterns.
상술한 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 이중 패터닝 기술을 이용한 미세 패턴 형성 방법이 제안되었다. 이중 패터닝 기술을 이용한 미세 패턴 형성 방법은 노광 및 현상공정에 의하여 라인 형태로 복수의 제1 라인 패턴들을 형성하고, 반도체 제조 공정에 의해 제1 라인 패턴들이 사이에 제2 라인 패턴들을 형성한다. 그러나 상기 이중 패터닝 기술은 복잡한 증착 공정 및 식각 공정을 반복하여 사용하여야 하므로 공정에 부담이 되고 있다. 본 발명은, 특히 반도체 소자의 얕은 트렌치 절연(STI) 구조에 이중 패터닝 기술을 적용하고자 하는 경우에 복잡한 증착 공정 및 식각 공정의 부담을 최소화하는 방법을 제공하고자 한다.In order to overcome the resolution limitation in the photolithography process described above, a method of forming a fine pattern using a double patterning technique has been proposed. In the method of forming a fine pattern using a double patterning technique, a plurality of first line patterns are formed in a line shape by an exposure and development process, and second line patterns are formed between the first line patterns by a semiconductor manufacturing process. However, the double patterning technology is a burden on the process because it has to repeatedly use a complex deposition process and etching process. The present invention is to provide a method for minimizing the burden of the complicated deposition process and the etching process, especially when the dual patterning technique is to be applied to the shallow trench isolation (STI) structure of the semiconductor device.
본 발명이 이루고자 하는 기술적 과제는 공정의 부담을 줄이면서 자기 정렬 이중 패터닝 기술을 구현하는 반도체 소자의 제조방법을 제공하는 데 있다. An object of the present invention is to provide a method of manufacturing a semiconductor device that implements a self-aligned double patterning technology while reducing the burden on the process.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 의한 반도체 소자의 제조방법은 실리콘 기판 상에 형성되는 제1 산화막 패턴을 형성하는 단계; 상기 제1 산화막 패턴을 식각마스크로 하여 상기 실리콘 기판을 소정의 깊이(H2)만 큼 식각하는 단계; 상기 제1 산화막 패턴 사이에 그루브를 형성하도록, 상기 실리콘 기판 및 제1 산화막 패턴 상의 전면에 제1 실리콘막 패턴을 형성하는 단계; 상기 그루브 내에, 상기 제1 산화막 패턴의 상면(top surface)과 높이가 일치하는 상면을 가지는 제2 산화막 패턴을 형성하는 단계; 상기 제1 실리콘막 패턴 중에서 상기 제2 산화막 패턴의 상면보다 높은 위치에 형성되는 부분을 제거하여 제2 실리콘막 패턴을 형성하는 단계; 및 상기 제2 실리콘막 패턴을 가열처리하여 단결정 실리콘으로 구성되는 제3 실리콘막 패턴을 형성하는 단계;를 포함한다. 한편, 상기 제3 실리콘막 패턴을 형성하는 단계 이후에 상기 제3 실리콘막 패턴의 상면이 상기 제1 산화막 패턴의 상면 및 상기 제2 산화막 패턴의 상면과 높이가 일치하도록, 상기 제3 실리콘막 패턴의 일부를 제거하는 단계;를 더 포함할 수 있다. 상기 제1 실리콘막 패턴을 형성하는 단계는 비정질 실리콘, 다결정 실리콘 또는 에피택셜 성장 실리콘으로 구성된 실리콘막 패턴을 형성하는 단계를 포함할 수 있다. 상기 제3 실리콘막 패턴을 형성하는 단계는 상기 제2 실리콘막 패턴을 가열하여 재결정시키는 방법을 통하여 단결정 실리콘으로 구성되는 제3 실리콘막 패턴을 형성하는 단계를 포함할 수 있으며, 바람직하게는 상기 가열하여 재결정시키는 방법은 레이저 어닐링(LEG) 방법을 포함한다. 상기 소정의 깊이(H2)는 상기 제1 산화막 패턴에 의해 노출되는 상기 실리콘 기판 상에 위치하는 상기 제1 실리콘막 패턴의 상면이 상기 제1 산화막 패턴의 하면(bottom surface)과 높이가 일치하도록 결정되는 깊이와 동일할 수 있다. 상기 제1 실리콘막 패턴을 형성하는 단계는 상기 실리콘 기판 및 제1 산화막 패턴 상의 전면에 컨포멀(conformal)하게 제1 실리콘막 패턴을 형성하는 단계를 포함한다. 한편, 제2 산화막 패턴을 형성하는 단계는, 상기 그루브를 채우고 상기 제1 실리콘막 패턴 상에 형성되는 산화막을 증착하는 단계; 상기 제1 실리콘막 패턴이 노출될 때까지 상기 산화막을 제1 화학기계적 연마(CMP)로 제거하는 단계; 및 상기 제1 실리콘막 패턴에 의해 노출된 상기 산화막을 습식 식각하여 제거하는 단계;를 포함할 수 있다. 상기 제2 실리콘막 패턴을 형성하는 단계는 상기 제1 실리콘막 패턴 중에서 상기 제2 산화막 패턴의 상면보다 높은 위치에 있는 부분을 제2 화학기계적 연마를 통하여 제거하여 제2 실리콘막 패턴을 형성하는 단계를 포함할 수 있다. 상기 제3실리콘막 패턴의 일부를 제거하는 단계는 상기 제3 실리콘막 패턴의 상면이 상기 제1 산화막 패턴의 상면 및 상기 제2 산화막 패턴의 상면과 높이가 일치하도록, 제3 기계화학적 연마를 통하여 상기 제3 실리콘막 패턴의 일부를 제거하는 단계를 포함할 수 있다. 상기 제1 실리콘막 패턴을 형성하는 단계는 상기 제1 산화막 패턴의 피처사이즈(F1)와 상기 제2 산화막 패턴의 피처사이즈(F3)가 동일하도록 상기 제1 실리콘막 패턴을 형성하는 단계를 포함할 수 있다. 상기 제3 실리콘막 패턴은 상기 실리콘 기판과 실리콘의 결정방향이 동일할 수 있다. In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to an aspect of the present invention comprises the steps of forming a first oxide film pattern formed on a silicon substrate; Etching the silicon substrate to a predetermined depth H2 by using the first oxide pattern as an etching mask; Forming a first silicon film pattern on an entire surface of the silicon substrate and the first oxide film pattern to form a groove between the first oxide film pattern; Forming a second oxide film pattern in the groove, the second oxide film pattern having a top surface having a same height as a top surface of the first oxide film pattern; Forming a second silicon film pattern by removing a portion of the first silicon film pattern formed at a position higher than an upper surface of the second oxide film pattern; And heat treating the second silicon film pattern to form a third silicon film pattern composed of single crystal silicon. On the other hand, after the forming of the third silicon film pattern, the third silicon film pattern so that the top surface of the third silicon film pattern is flush with the top surface of the first oxide film pattern and the top surface of the second oxide film pattern. Removing a portion of the; may further include. The forming of the first silicon film pattern may include forming a silicon film pattern composed of amorphous silicon, polycrystalline silicon, or epitaxially grown silicon. The forming of the third silicon film pattern may include forming a third silicon film pattern made of single crystal silicon by heating and recrystallizing the second silicon film pattern. Preferably, the heating is performed. And recrystallization includes a laser annealing (LEG) method. The predetermined depth H2 is determined such that an upper surface of the first silicon film pattern positioned on the silicon substrate exposed by the first oxide film pattern coincides with a bottom surface of the first oxide film pattern. It may be equal to the depth being. The forming of the first silicon film pattern includes forming a first silicon film pattern conformally on the entire surface of the silicon substrate and the first oxide film pattern. Meanwhile, the forming of the second oxide film pattern may include filling the groove and depositing an oxide film formed on the first silicon film pattern; Removing the oxide film by first chemical mechanical polishing (CMP) until the first silicon film pattern is exposed; And wet etching and removing the oxide film exposed by the first silicon film pattern. The forming of the second silicon film pattern may include removing a portion of the first silicon film pattern that is higher than an upper surface of the second oxide film pattern by second chemical mechanical polishing to form a second silicon film pattern. It may include. The removing of the third silicon film pattern may include removing the part of the third silicon film pattern by performing third mechanochemical polishing so that the top surface of the third silicon film pattern is flush with the top surface of the first oxide film pattern and the top surface of the second oxide film pattern. The method may include removing a portion of the third silicon film pattern. The forming of the first silicon film pattern may include forming the first silicon film pattern such that the feature size F1 of the first oxide film pattern and the feature size F3 of the second oxide film pattern are the same. Can be. The third silicon layer pattern may have the same crystal direction as the silicon substrate.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "정상(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 하부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 상부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "하부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로, 예로써 든 "아래의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다.Throughout the specification, when referring to one component, such as a film, region, or substrate, being "on" another component, the component is in direct contact with or intervening with another component. It can be interpreted that elements may exist. Also, relative terms such as "lower" or "bottom" and "upper" or "top" may be used to describe certain elements for other elements as illustrated in the figures. It can be used here to describe a relationship. It may be understood that relative terms are intended to include other directions of the device in addition to the direction depicted in the figures. For example, if the device is turned over in the figures, elements depicted as being on the bottom side of the other elements will be oriented on the top side of the other elements. Thus, the example "lower" may include both "lower" and "upper" directions, depending on the particular direction of the figure. Similarly, if an element is flipped in one of the figures, elements described as "below or beneath" of the other elements will have the "above" direction of the other elements. Thus, the example "below" may encompass both up and down directions.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.
먼저, 도 1a 내지 도 1f는 자기 정렬 이중 패터닝 방법을 도해적으로 도시한 단면도들이다. First, FIGS. 1A-1F are schematic cross-sectional views illustrating a self-aligned double patterning method.
도 1a를 참조하면, 식각 대상층(1) 상에 제1 폴리실리콘층(2)을 형성한다. 도 1b를 참조하면, 제1 폴리실리콘층(2)을 패터닝하여 제1 폴리실리콘층 패턴(2a)을 형성한 후, 산화막 패턴(3)을 컨포멀하게 형성한다. 산화막 패턴(3) 사이에는 그루브가 형성된다. 도 1c를 참조하면, 상기 그루브를 채우면서 산화막 패턴(3) 상에 제2 폴리실리콘층(4)를 형성한다. 도 1d를 참조하면, 산화막 패턴(3)의 상면이 노출될 때까지 제2 폴리실리콘층(4)을 제거하여 제2 폴리실리콘층 패턴(4a)을 형성한다. 도 1e를 참조하면, 산화막 패턴(3)과 제2 폴리실리콘층 패턴(4a)에 대해 식각선택비를 가지는 식각제를 사용하여 산화막 패턴(3)의 일부를 제거한다. 따라서 제1 폴리실리콘층 패턴(2a) 사이에는 산화막 패턴(3a) 상의 제2 폴리실리콘층 패턴(4a)이 형성된다. 도 1f를 참조하면, 제1 폴리실리콘층 패턴(2a)과 제2 폴리실리콘층 패턴(4a)을 식각마스크로 하여 식각 대상층(1)을 식각하여 식각 대상층 패턴(1a)을 형성한다. Referring to FIG. 1A, a
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다. 2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명의 일실시예는 반도체 소자에서 예를 들어 STI를 형성하는 방법으로 적용될 수 있으므로 STI를 사용하는 구조에 대하여 설명한다. 하지만 STI 구조뿐만 아니라 DRAM, FLASH 또는 SRAM 소자의 다른 구조에서도 적용될 수 있음은 당업자들에 의해 잘 이해될 수 있다. Since an embodiment of the present invention can be applied to, for example, a method of forming an STI in a semiconductor device, a structure using the STI will be described. However, it can be well understood by those skilled in the art that the STI structure can be applied to other structures of DRAM, FLASH, or SRAM devices.
도 2a를 참조하면, 실리콘 기판(10) 상에 제1 산화막(20)을 형성한다. 제1 산화막(20)은 제1 높이(H1)를 가진다. 제1 산화막(20)은 HDP, USG 또는 SOG를 포함할 수 있다. HDP 또는 UGS를 포함하는 제1 산화막(20)은 트랜지스터 구조에 압축응 력을 형성할 수 있으며, TOSZ 등의 SOG를 포함하는 제1 산화막(20)은 트랜지스터 구조에 인장응력을 형성할 수 있다. 한편, 본 발명의 변형된 실시예에서는 제1 산화막(20)을 증착하기 이전에 SiN 또는 SiON을 포함하는 식각저지막(미도시)을 먼저 형성할 수 있다. Referring to FIG. 2A, a
도 2b를 참조하면, 제1 산화막(20)을 하드마스크막 패턴(미도시)을 사용하여 식각하여 임의의 피치 사이즈(P)만큼 서로 이격되어 있으며 제1 피처 사이즈(F1)를 가지는 제1 산화막 패턴(20a)을 형성한다. 상기 하드마스크막 패턴은 제1 산화막(20)상에 ACL(Amorphous carbon layer), SiON 및 포토레지스트가 순차적으로 적층된 패턴일 수 있다. Referring to FIG. 2B, the
제1 산화막 패턴(20a)을 식각마스크로 하여 실리콘 기판(10)을 소정의 깊이(H2)만큼 식각하여 실리콘 기판 패턴(10a)을 형성한다. 본 발명의 변형된 실시예에서는, 액티브 영역의 크기를 증가시켜 전류 특성등의 트랜지스터 특성을 향상시키기 위하여 건식 및 습식 식각 공정으로 제1 산화막 패턴(20)을 등방성 리세스(isotropic recess)시킬 수 있다. 즉, 제1 산화막 패턴(20)의 상부의 폭이 하부의 폭보다 작게 형성할 수 있다. The
도 2c를 참조하면, 제1 산화막 패턴(20a) 및 실리콘 기판 패턴(10a) 상의 전면에 제1 실리콘막 패턴(30)을 형성한다. 바람직하게는 제1 실리콘막 패턴(30)은 제1 산화막 패턴(20a) 및 실리콘 기판 패턴(10a) 상의 전면에 컨포멀(conformal)하게 형성된다. 또한 바람직하게는 제1 실리콘막 패턴(30)은 비정질 실리콘, 다결정 실리콘 또는 에피택셜 성장 실리콘으로 구성될 수 있다. 제1 실리콘막 패턴(30)은 제1 산화막 패턴(20a)의 측면에서 제2 피처 사이즈(F2)를 가지도록 형성되어 그루브(groove, G)를 형성한다. 그루브(G)의 폭은 제3 피처 사이즈(F3)를 가진다. 한편, 도 2b에서 상기 소정의 깊이(H2)는 제1 산화막 패턴(20a)에 의해 노출되는 실리콘 기판 패턴(10a) 상에 위치하는 제1 실리콘막 패턴(30)의 상면이 제1 산화막 패턴(20a)의 하면과 높이가 일치하도록 결정되는 깊이와 동일한 것이 바람직하다. Referring to FIG. 2C, the first
도 2d를 참조하면, 상기 그루브(G)를 채우고 제1 실리콘막 패턴(30) 상에 형성되는 산화막(40)을 형성한다. Referring to FIG. 2D, an
도 2e를 참조하면, 제1 실리콘막 패턴(30)이 노출될 때까지 산화막(40)의 일부를 제거한다. 산화막(40)을 제거하는 방법은 습식식각, 건식식각 또는 화학기계적 연마(CMP)를 포함할 수 있다. 여기에서 상기 화학기계적 연마는 산화막(40)의 연마속도가 제1 실리콘막 패턴(30)의 연마속도보다 높도록 제공되어야 하므로 화학기계적 연마에 사용되는 슬러리는 실리카(silica) 성분을 포함하고 고형분이 0.01~20wt%이며, pH는 8~12의 범위를 가지는 것이 바람직하다. 한편, 상기 슬러리는 아민 화합물을 더 포함할 수 있다. Referring to FIG. 2E, a portion of the
도 2f를 참조하면, 제1 실리콘막 패턴(30)에 의해 노출된 산화막(40a)을 습식식각 또는 건식식각의 방법으로 소정의 깊이(H3)만큼 제거하여 제2 산화막 패턴(40b)을 형성한다. 이 때 제2 산화막 패턴(40b)의 상면(top surface)은 제1 산화막 패턴(20a)의 상면과 높이가 일치하는 것이 바람직하다. Referring to FIG. 2F, the second
도 2g를 참조하면, 제1 실리콘막 패턴(30) 중에서 제2 산화막 패턴(40b)의 상면보다 높은 위치에 형성되는 부분을 습식식각, 건식식각 또는 화학기계적 연마 를 통하여 제거하여 제2 실리콘막 패턴(30a)을 형성한다. 이 경우 상기 화학기계적 연마는 제1 실리콘막 패턴(30)의 연마속도가 제2 산화막 패턴(40b)의 연마속도보다 높도록 제공되는 것이 바람직하다. 도면에 도시된 것처럼, 제1 산화막 패턴(20a), 제2 실리콘막 패턴(30a) 및 제2 산화막 패턴(40b)의 피처 사이즈(feature size)는 각각 F1, F2 및 F3이다. Referring to FIG. 2G, a portion of the first
도 2h를 참조하면, 제2 실리콘막 패턴(30a)을 가열처리하여 단결정 실리콘으로 구성되는 제3 실리콘막 패턴(30b)을 형성한다. 상기 가열처리는 가열하여 결정화시키는 방법을 포함하는데, 바람직하게는 레이저 어닐링(Laser Annealing) 방법을 사용한다. 제2 실리콘막 패턴(30a)은 트랜지스터를 형성시킬 수 있는 단결정 실리콘이 아니고 비정질, 다결정 또는 에피택셜 성장 실리콘으로 구성되므로 레이저 어닐링 기술을 통해 단결정 실리콘으로 구성되는 제3 실리콘막 패턴(30b)으로 변환시켜야 한다. 제3 실리콘막 패턴(30b)은 실리콘 기판 패턴(10a)으로부터 성장한 것이므로 실리콘 기판과 동일한 결정성(결정방향)을 갖는 단결정 실리콘으로 구성되므로, 트랜지스터를 형성하는 데 문제가 되지 않는다. 그리고, 상기 레이저 어닐링을 통한 결정화 공정에서 부가적으로 실리콘막 패턴 또는산화막 패턴 내의 수소 함유량도 감소시키는 효과를 기대할 수 있다. 제2 실리콘막 패턴(30a)을 레이저 어닐링 기술을 통해 용융(melting)하고 다시 고상화(solidification)되는 과정을 통해 단결정 실리콘으로 구성되는 제3 실리콘막 패턴(30b)이 형성된다. 제3 실리콘막 패턴(30b) 중에서 실리콘 기판 패턴(10a)과 직접 접촉하는 부분은 실리콘 기판 패턴(10a)과 구성하는 성분이 동일하게 되므로 도면에서 경계 구분을 별도로 도시하 지 않았다. Referring to FIG. 2H, the second
상기 레이저 어닐링은 냉각 시스템을 이용하여 반도체 기판이 위치하는 서셉터(sucepter)의 온도를 상온 또는 저온으로 유지함으로써 레이저가 조사되는 국부적인 부분만 고온이 되고 반도체 기판 전체적으로는 저온 공정이 가능하도록 하는 것이 바람직하다. 결정화를 위한 레이저 조사 공정조건은 파워(power)가 10 내지 1000W 범위(특히, 바람직하게는 50~200W 범위), 펄스 듀레이션(pulse duration)은 10~1000ns 범위(특히, 바람직하게는 50~200ns 범위), 에너지는 500~1500mJ/cm2(특히, 바람직하게는 1000mJ/cm2)범위에서 진행하는 것이 바람직하다. 즉, 상기 공정조건의 하한보다 작은 조건에서는 실질적인 용융이 일어나기 힘들며, 상기 공정조건의 상한보다 큰 조건에서는 잉여의 열응력이 반도체 소자에 부가되어 부적절할 수 있다. 한편, 제2 실리콘막 패턴(30a)이 결정화되면서 실리콘의 부피 팽창 효과에 의해 상부가 볼록해지는 현상이 발생할 수 있다. The laser annealing uses a cooling system to maintain the temperature of the susceptor where the semiconductor substrate is located at room temperature or low temperature so that only the localized portion where the laser is irradiated becomes high and the low temperature process is possible for the entire semiconductor substrate. desirable. Laser irradiation process conditions for crystallization are in the range of 10 to 1000 W of power (especially in the range of 50 to 200 W), and pulse duration in the range of 10 to 1000 ns (in particular of 50 to 200 ns). ), The energy is preferably in the range of 500 to 1500 mJ / cm 2 (particularly preferably 1000 mJ / cm 2 ). That is, substantial melting is less likely to occur at a condition smaller than the lower limit of the process conditions, and excessive thermal stress may be added to the semiconductor device at conditions greater than the upper limit of the process conditions, which may be inappropriate. Meanwhile, as the second
도 2i를 참조하면, 제3 실리콘막 패턴(30b)의 상면이 제1 산화막 패턴(20a) 및 제2 산화막 패턴(40b)의 상면과 높이가 일치하도록 제3 실리콘막 패턴(30b)의 일부를 제거할 수 있는데, 바람직하게는 제3 실리콘막 패턴(30b)의 연마속도가 제1 산화막 패턴(20a) 및 제2 산화막 패턴(40b)의 연마속도보다 높도록 제공되는 화학기계적 연마를 통하여 제거할 수 있다. 한편, 상기 화학 기계적 연마를 더욱 원활하게 하기 위하여 제1 산화막 패턴(20a) 및 제2 산화막 패턴(40b)을 먼저 리세스(recess)시켜 제3 실리콘막 패턴(30b)의 상부를 돌출시킨 후 화학 기계적 연마를 진행할 수 있다. 본 발명의 또 다른 변형된 실시예에서는, 상부가 볼록한 돌출부를 가지는 제3 실리콘막 패턴(30b)을 포함하는 반도체 기판의 전면에 희생막(예를 들어, SiO2막)을 얇게 증착한 후 화학 기계적 연마를 수행하여 상기 돌출부를 최소화하도록 일부 제거하고, 잔류하는 상기 희생막을 습식 식각한 후 표면 거칠기를 개선하기 위한 또 다른 화학 기계적 연마를 추가로 수행할 수 있다. 상기 변형된 실시예에 의하면 화학 기계적 연마에 의해 제거되는 부분이 필요 이상 제거되는 것을 방지할 수 있는 이점이 있다. Referring to FIG. 2I, a portion of the third
이러한 과정을 통하여 제1 및 제2 산화막 패턴으로 구성되는 절연막 패턴(20a, 40b)으로 구분되며 단결정 실리콘으로 구성되는 제3 실리콘막 패턴(30c)이 형성된다. 제1 산화막 패턴(20a)의 피처사이즈(F1)와 제2 산화막 패턴(40b)의 피처사이즈(F3)가 동일한 것이 바람직하므로, 도 2c에서 도시된 제1 실리콘막 패턴(30)의 피처사이즈(F2)는 적절하게 조정되는 것이 또한 바람직하다. 예를 들어, 제1 산화막 패턴(20a)의 피치 사이즈(P)는 제1 산화막 패턴의 피처 사이즈(F1)의 4배이고, F1, F2 및 F3는 모두 동일할 수 있다. Through this process, the third
한편, 반도체 소자의 신뢰성 향상을 위해 수소 이온을 최대한 제거시키는 것이 바람직하므로 상기 완성된 STI 구조에서 실리콘막 및 실리콘 산화막 내의 수소이온을 제거하고자 레이저를 다시 조사하여 큐어링(curing)할 수 있다. 이 경우 상기 레이저 조사는 수소, 산소 또는 불활성 기체를 포함하는 분위기에서 진행될 수 있다. On the other hand, since it is preferable to remove hydrogen ions as much as possible to improve the reliability of the semiconductor device, the laser can be irradiated and cured again to remove hydrogen ions in the silicon film and the silicon oxide film in the completed STI structure. In this case, the laser irradiation may be performed in an atmosphere containing hydrogen, oxygen, or an inert gas.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes are possible in the technical spirit of the present invention by combining the above embodiments by those skilled in the art. It is obvious.
본 발명에 의한 반도체 소자의 제조방법에 따르면, 단순한 공정을 사용한 자기 정렬 이중 패터닝 방법을 사용하여 미세한 패턴을 가지는 반도체 소자를 제조할 수있다. According to the method for manufacturing a semiconductor device according to the present invention, a semiconductor device having a fine pattern can be manufactured by using a self-aligned double patterning method using a simple process.
Claims (21)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031088A KR100843241B1 (en) | 2007-03-29 | 2007-03-29 | Methods of fabricating semiconductor device |
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| KR1020070031088A KR100843241B1 (en) | 2007-03-29 | 2007-03-29 | Methods of fabricating semiconductor device |
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ID=39823531
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101045371B1 (en) | 2008-12-22 | 2011-06-30 | 주식회사 하이닉스반도체 | Method of forming fine patterns by using double patterning |
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2007
- 2007-03-29 KR KR1020070031088A patent/KR100843241B1/en not_active IP Right Cessation
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