KR100843223B1 - Semiconductor device having different gate structures according to its channel type and method for manufacturing the same - Google Patents

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KR100843223B1 KR1020070000684A KR20070000684A KR100843223B1 KR 100843223 B1 KR100843223 B1 KR 100843223B1 KR 1020070000684 A KR1020070000684 A KR 1020070000684A KR 20070000684 A KR20070000684 A KR 20070000684A KR 100843223 B1 KR100843223 B1 KR 100843223B1
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이종호
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Abstract

A semiconductor device having different gate structures according to channel types and a manufacturing method thereof are provided to optimize a threshold voltage by using a heterogeneous metal gate electrode structure. A channel region(12) is formed on a semiconductor substrate(10). A gate insulating layer(20A) including a high dielectric layer(24) is formed on the channel region. A gate(30A) is formed on the gate insulating layer. The gate is composed of a doped metal nitride layer(32) including a first and second metal layers and a conductive polysilicon layer(38). The first and second metal layers are composed of a nitride of a first metal and a second metal different from the first metal. The gate further includes a capping layer(34) including metal which is inserted between the doped metal nitride layer and the polysilicon layer.

Description

채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는 반도체 소자 및 그 제조 방법{Semiconductor device having different gate structures according to its channel type and method for manufacturing the same} Semiconductor device having different gate structures according to its channel type and method for manufacturing the same}

도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다. 1 is a cross-sectional view illustrating a main part of a semiconductor device according to a preferred embodiment of the present invention.

도 2a 내지 도 2k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 2A to 2K are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention, according to a process sequence.

도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 3A to 3H are cross-sectional views illustrating a manufacturing method of a semiconductor device according to a second exemplary embodiment of the present invention in order of processing.

도 4는 대조예에 따른 반도체 소자에서 폴리실리콘층 단일막으로 이루어지는 게이트(-□-)와 TaN＼폴리실리콘의 적층 구조로 이루어지는 메탈 게이트(-■-)를 구비한 트랜지스터에서 각각 얻어진 C-V 특성을 비교한 결과를 나타낸 그래프이다.Fig. 4 shows CV characteristics obtained in transistors each having a gate (-□-) consisting of a single layer of polysilicon layer and a metal gate (-■-) consisting of a laminated structure of TaN 'polysilicon in a semiconductor device according to a comparative example. It is a graph which shows the result of a comparison.

도 5는 MOS의 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는 본 발명에 따른 반도체 소자에서, NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 얻어진 C-V 특성을 나타낸 그래프이다. FIG. 5 is a graph showing C-V characteristics obtained in an NMOS transistor and a PMOS transistor in the semiconductor device according to the present invention employing heterogeneous metal gate structures according to the channel type of the MOS.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

10: 반도체 기판, 12: 채널 영역, 14:; 채널 영역, 20A: 제1 게이트 절연막, 20B: 제2 게이트 절연막, 22: 인터페이스층, 24: 고유전막, 30A: 제1 게이트, 30B: 제2 게이트, 32: 제1 금속질화막, 33: 제2 금속질화막, 34: 금속함유 캡핑층, 38: 제1 도전성 폴리실리콘층, 39: 제2 도전성 폴리실리콘층, 50A: 제1 게이트 적층 구조, 50B: 제2 게이트 적층 구조, 60: 반도체 소자, 100: 반도체 기판, 102: p형 채널 영역, 104: n형 채널 영역, 120A: 제1 게이트 절연막, 120B: 제2 게이트 절연막, 122: 인터페이스층, 124: 고유전막, 130A: 제1 게이트, 130B: 제2 게이트, 132: 금속질화막, 132a: 도핑된 금속질화막, 134: 캡핑층, 138: 비도전성 폴리실리콘층, 138a, 138b: 도전성 폴리실리콘층, 142: 포토레지스트 패턴, 150A: 제1 게이트 적층 구조, 150B: 제2 게이트 적층 구조, 236: 하드마스크층, 242: 포토레지스트 패턴, 230A: 제1 게이트, 230B: 제2 게이트, 250A: 제1 게이트 적층 구조, 250B: 제2 게이트 적층 구조. 10: semiconductor substrate, 12: channel region, 14 :; Channel region, 20A: first gate insulating film, 20B: second gate insulating film, 22: interface layer, 24: high dielectric film, 30A: first gate, 30B: second gate, 32: first metal nitride film, 33: second Metal nitride film, 34: metal-containing capping layer, 38: first conductive polysilicon layer, 39: second conductive polysilicon layer, 50A: first gate stacked structure, 50B: second gate stacked structure, 60: semiconductor device, 100 : Semiconductor substrate, 102: p-type channel region, 104: n-type channel region, 120A: first gate insulating film, 120B: second gate insulating film, 122: interface layer, 124: high dielectric film, 130A: first gate, 130B: Second gate, 132: metal nitride film, 132a: doped metal nitride film, 134: capping layer, 138: non-conductive polysilicon layer, 138a, 138b: conductive polysilicon layer, 142: photoresist pattern, 150A: first gate stack Structure, 150B: second gate stacked structure, 236: hard mask layer, 242: photoresist pattern, 230A: first gate, 230B: second gate, 250A: First gate stacked structure, 250B: second gate stacked structure.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 CMOS (Complementary Metal-Oxide-Semiconductor) 트랜지스터에서 채널 타입에 따라 이종(異種)의 메탈 게이트 구조를 채용하는 반도체 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device employing a heterogeneous metal gate structure according to a channel type in a CMOS (Complementary Metal-Oxide-Semiconductor) transistor and a method of manufacturing the same.

반도체 소자가 고집적화되고 MOSFET (MOS Field Effect Transistor) 피쳐 사이즈 (feature sizes)가 감소됨에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 그에 따라, 게이트와 채널과의 사이에서의 커패시턴스를 증가시키고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막의 두께도 얇게 형성할 필요가 있다. 그러나, 지금까지 대표적으로 사용되어 온 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막은 그 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되며, 게이트 절연막의 신뢰성을 확보하기 어렵다. 즉, 실리콘 산화막의 두께를 너무 낮추면 다이렉트 터널링(direct tunneling) 전류가 증가되어 게이트와 채널 영역간의 누설 전류가 증가하게 되고 전력 소모도 증가하게 된다. 따라서, 실리콘 산화막 또는 실리콘 산화질화막으로 게이트 절연막을 구성하는 경우에는 이들의 두께를 낮추는 데 한계가 있다. As semiconductor devices become more integrated and MOSFET (MOS Field Effect Transistor) feature sizes are reduced, the gate length and the length of the channel formed below it become smaller. Accordingly, in order to increase the capacitance between the gate and the channel and to improve the operating characteristics of the transistor, it is necessary to form a thin thickness of the gate insulating film. However, a gate insulating film composed of a silicon oxide film or a silicon oxynitride film, which has been typically used so far, encounters physical limitations in electrical properties as its thickness is reduced, and it is difficult to secure reliability of the gate insulating film. In other words, if the thickness of the silicon oxide film is too low, the direct tunneling current is increased to increase the leakage current between the gate and the channel region and the power consumption. Therefore, when the gate insulating film is composed of a silicon oxide film or a silicon oxynitride film, there is a limit in reducing the thickness thereof.

상기와 같은 문제를 극복하기 위하여, 기존의 실리콘 산화막 또는 실리콘 산화질화막을 대체할 수 있는 것으로서 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있는, 고유전상수(high-k)를 가지는 물질로 이루어지는 고유전막에 관한 연구가 활발히 이루어지고 있다. In order to overcome the above problems, it is possible to replace the existing silicon oxide film or silicon oxynitride film, which can reduce the leakage current between the gate electrode and the channel region while maintaining a thin equivalent oxide film thickness, and has a high-k constant. There is an active research on high-k dielectric films made of materials with).

그러나, MOSFET 반도체 소자의 게이트 절연막으로서 고유전막을 사용하는 경우 다수의 벌크 트랩(bulk trap)과 반도체 기판과 게이트 절연막과의 인터페이스(interface)에서의 인터페이스 트랩으로 인하여 게이트 유전막 아래의 반도체 기판에 형성되는 채널 영역에서 전자 이동도가 감소하고, 기존의 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막에 비하여 한계 전압(threshold voltage, Vt) 값이 비정상적으로 높아지는 문제가 있다. 특히, 고유전막으로 이루 어지는 게이트 절연막 위에 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 경우, 게이트 디플리션(depletion) 현상과, 게이트 전극으로부터 도판트(dopant)가 게이트 절연막으로 확산되는 문제가 발생되어 소자의 신뢰성이 저하되는 문제가 있다. However, when the high dielectric film is used as the gate insulating film of the MOSFET semiconductor device, a plurality of bulk traps and an interface trap at the interface between the semiconductor substrate and the gate insulating film are formed on the semiconductor substrate under the gate dielectric film. Electron mobility is reduced in the channel region, and a threshold voltage (Vt) value is abnormally increased as compared with a gate insulating film composed of a conventional silicon oxide film or silicon oxynitride film. In particular, when a gate electrode made of a polysilicon film is formed on the gate insulating film made of a high dielectric film, a gate depletion phenomenon and a problem that a dopant diffuses from the gate electrode into the gate insulating film occur. There is a problem that the reliability of the device is lowered.

본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고유전막을 게이트 절연막으로 채용하는 트랜지스터에서 게이트 디플리션에 따른 문제 또는 게이트 전극으로부터의 도판트 확산에 따른 문제를 방지할 수 있고 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 게이트 전극 구조를 가지는 반도체 소자를 제공하는 것이다. An object of the present invention is to solve the above problems in the prior art, it is possible to prevent the problems caused by the gate depletion or the diffusion of dopant from the gate electrode in the transistor employing the high dielectric film as the gate insulating film The present invention provides a semiconductor device having a gate electrode structure capable of providing optimum operating characteristics by securing a normal Vt in each of an NMOS transistor and a PMOS transistor.

본 발명의 다른 목적은 고유전막을 게이트 절연막으로 사용하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성 및 최적의 동작 특성을 제공할 수 있는 게이트 전극 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a method for manufacturing a semiconductor device having a gate electrode structure capable of providing reliability and optimal operating characteristics in an NMOS transistor and a PMOS transistor, respectively, in using a high dielectric film as a gate insulating film.

상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 반도체 기판에 형성된 채널 영역과, 상기 채널 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트를 포함한다. 상기 게이트는 제1 금속의 질화물로 이루어지고 상기 제1 금속과는 다른 종류인 제2 금속으로 도핑되어 있는 도 핑된 금속질화막과, 상기 도핑된 금속질화막 위에 형성된 도전성 폴리실리콘층을 포함한다. In order to achieve the above object, a semiconductor device according to the first aspect of the present invention includes a channel region formed in a semiconductor substrate, a gate insulating film formed over the channel region, and a gate formed over the gate insulating film. The gate includes a doped metal nitride film made of a nitride of a first metal and doped with a second metal that is different from the first metal, and a conductive polysilicon layer formed on the doped metal nitride film.

상기 게이트는 상기 도핑된 금속질화막과 상기 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함할 수 있다. 상기 금속함유 캡핑층은 금속, 금속산화물 또는 금속질화물로 이루어질 수 있다. The gate may further include a metal-containing capping layer interposed between the doped metal nitride layer and the conductive polysilicon layer. The metal-containing capping layer may be made of metal, metal oxide, or metal nitride.

상기 도핑된 금속 질화막은 Al로 도핑된 TaN막으로 이루어질 수 있다. 또는, 상기 도핑된 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어질 수 있다. The doped metal nitride film may be formed of a TaN film doped with Al. Alternatively, the doped metal nitride film may be formed of a TaN film doped with a La-based element.

또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 반도체 기판에 형성된 제1 도전형 채널 영역과, 상기 제1 도전형 채널 영역 위에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성된 제1 금속질화막 및 제1 도전성 폴리실리콘층을 포함하는 제1 게이트를 가지는 제1 MOS 트랜지스터와, 상기 반도체 기판에 형성된 제2 도전형 채널 영역과, 상기 제2 도전형 채널 영역 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성되고 상기 제1 금속질화막과는 다른 조성을 가지는 제2 금속질화막 및 제2 도전성 폴리실리콘층을 포함하는 제2 게이트를 가지는 제2 MOS 트랜지스터를 포함한다. In addition, in order to achieve the above object, the semiconductor device according to the second aspect of the present invention, the first conductive channel region formed in the semiconductor substrate, the first gate insulating film formed on the first conductive channel region, and the first A first MOS transistor having a first gate including a first metal nitride film and a first conductive polysilicon layer formed on the gate insulating layer, a second conductive channel region formed on the semiconductor substrate, and a second conductive channel region formed on the gate insulating layer A second MOS transistor having a formed second gate insulating film, a second metal nitride film formed on the second gate insulating film, and having a composition different from the first metal nitride film, and a second gate including a second conductive polysilicon layer. do.

상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 제1 금속을 포함하는 금속질화막을 형성한다. 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 금속질화막위에 형성한다. 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 금속질화막 을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성한다. 상기 도핑된 금속질화막 위에 도전성 폴리실리콘층을 형성하여 상기 도핑된 금속질화막 및 상기 도전성 폴리실리콘층을 포함하는 게이트를 형성한다. In order to achieve the above another object, in the method for manufacturing a semiconductor device according to the first aspect of the present invention, a gate insulating film is formed on a semiconductor substrate. A metal nitride film including a first metal is formed on the gate insulating film. A capping layer including a second metal having a component different from the first metal is formed on the metal nitride film. The resultant including the stacked structure of the metal nitride layer and the capping layer is heat-treated to form the doped metal nitride layer by doping the metal nitride layer with the second metal. A conductive polysilicon layer is formed on the doped metal nitride layer to form a gate including the doped metal nitride layer and the conductive polysilicon layer.

상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 750 ∼ 950 ℃의 온도하에서 열처리할 수 있다. 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해질 수 있다. In order to form the doped metal nitride layer, a resultant including a stacked structure of the metal nitride layer and the capping layer may be heat-treated at a temperature of 750 to 950 ° C. The heat treatment may be performed under at least one gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 .

상기 도핑된 금속질화막을 형성한 후 상기 도전성 폴리실리콘층을 형성하기 전에 상기 도핑된 금속질화막 위에 남아 있는 상기 캡핑층을 제거하여 상기 도핑된 금속질화막을 노출시키는 단계를 더 포함할 수 있다. The method may further include exposing the doped metal nitride layer by removing the capping layer remaining on the doped metal nitride layer after forming the doped metal nitride layer and before forming the conductive polysilicon layer.

또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 금속을 포함하는 금속질화막을 형성한다. 상기 제1 MOS 영역 및 제2 MOS 영역중 상기 제1 MOS 영역에만 선택적으로 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 제1 게이트 절연막 위에 형성한다. 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 제1 MOS 영역에서만 상 기 금속질화막을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성한다. 상기 제1 MOS 영역에 있는 상기 도핑된 금속질화막 위와 상기 제2 MOS 영역에 있는 상기 금속질화막 위에 각각 도전성 폴리실리콘층을 형성한다. In addition, in order to achieve the above another object, the semiconductor device manufacturing method according to the second aspect of the present invention has a first MOS region having a first conductivity type channel and a second conductivity type channel opposite to the first conductivity type. A semiconductor substrate having a second MOS region is prepared. A first gate insulating film and a second gate insulating film are formed in the first MOS region and the second MOS region, respectively. A metal nitride film including a first metal is formed on the first gate insulating film and the second gate insulating film, respectively. A capping layer including a second metal having a component different from that of the first metal is selectively formed on only the first MOS region among the first MOS region and the second MOS region, on the first gate insulating layer. The resulting product including the stacked structure of the metal nitride layer and the capping layer is heat-treated to form the doped metal nitride layer by doping the metal nitride layer with the second metal only in the first MOS region. A conductive polysilicon layer is formed on the doped metal nitride layer in the first MOS region and on the metal nitride layer in the second MOS region, respectively.

상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 동일한 구조를 가지도록 형성될 수 있다. The first gate insulating film and the second gate insulating film may be formed to have the same structure.

상기 제1 MOS 영역에만 선택적으로 상기 캡핑층을 형성하기 위하여, 먼저 상기 제1 MOS 영역 및 제2 MOS 영역에서 각각 상기 금속질화막 위에 상기 캡핑층을 형성할 수 있다. 그 후, 상기 캡핑층을 어닐링하고, 상기 제1 MOS 영역에만 상기 어닐링된 캡핑층이 남도록 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거할 수 있다. In order to selectively form the capping layer only in the first MOS region, first, the capping layer may be formed on the metal nitride layer in the first MOS region and the second MOS region, respectively. Thereafter, the capping layer may be annealed, and the annealed capping layer may be removed from the second MOS region so that the annealed capping layer remains only in the first MOS region.

상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계에서의 상기 열처리는 상기 캡핑층을 어닐링하는 단계에서의 어닐링 온도 및 어닐링 시간 보다 더 높은 온도에서 더 긴 시간 동안 행해질 수 있다. The heat treatment in the heat treatment of the resultant comprising the laminated structure of the metal nitride film and the capping layer to form the doped metal nitride film is higher than the annealing temperature and annealing time in the annealing the capping layer Can be done for a longer time.

상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와, 상기 제2 MOS 영역에 남아 있는 상기 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. 또는, 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 하드 마스크층 및 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와, 상기 제2 MOS 영역에 남아 있는 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. 이 때, 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계는 상기 제1 MOS 영역에 상기 하드마스크층이 남아 있는 상태에서 행해질 수 있다. 그리고, 상기 도핑된 금속질화막이 형성된 후, 상기 도핑된 금속질화막 위에 잔류하는 캡핑층과 상기 하드 마스크층을 제거할 수 있다. The annealed capping layer exposed in the second MOS region while covering the annealed capping layer in the first MOS region with a photoresist pattern to remove the annealed capping layer in the second MOS region. The method may further include removing by a wet etching method, and removing the photoresist pattern remaining in the second MOS region. Or in the second MOS region while covering the annealed capping layer in the first MOS region with a hard mask layer and a photoresist pattern to remove the annealed capping layer in the second MOS region. The method may further include removing the annealed capping layer by a wet etching method, and removing the photoresist pattern remaining in the second MOS region. In this case, the heat treatment of the resultant including the stacked structure of the metal nitride layer and the capping layer may be performed in a state in which the hard mask layer remains in the first MOS region. After the doped metal nitride layer is formed, the capping layer and the hard mask layer remaining on the doped metal nitride layer may be removed.

본 발명에 의하면, 고유전막으로 이루어지는 게이트 절연막을 구비하는 CMOS 트랜지스터에서 게이트 전극 구조를 트랜지스터의 채널 타입에 따라 서로 다른 구조로 형성함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. 특히, 게이트 전극중 게이트 절연막에 접하는 부분이 금속질화막으로 구성됨으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 게이트 전극으로부터의 도판트 침투에 따른 문제를 방지할 수 있는 동시에 NMOS 영역 및 PMOS 영역에서 게이트 디플리션 문제를 해결할 수 있다. 또한, 상기 금속질화막을 상기 금속질화막 구성 물질과는 다른 종류의 금속으로 도핑함으로써 트랜지스터의 채널 타입에 따라 서로 다른 일함수를 가지는 게이트 전극을 구현할 수 있으며, 트랜지스터의 채널 타입에 따라 적절한 Vt를 용이하게 맞출 수 있다. According to the present invention, in a CMOS transistor having a gate insulating film made of a high dielectric film, the gate electrode structure is formed in a different structure according to the channel type of the transistor, thereby easily achieving the target Vt in the NMOS transistor and the PMOS transistor, respectively. have. In particular, since the portion of the gate electrode in contact with the gate insulating film is formed of a metal nitride film, it is possible to prevent a problem due to dopant penetration from the gate electrode in the NMOS transistor and the PMOS transistor, respectively, and at the same time, the gate depletion problem in the NMOS region and the PMOS region. Can be solved. In addition, the metal nitride layer may be doped with a metal of a different type from the metal nitride layer constituent material, thereby realizing a gate electrode having a different work function according to the channel type of the transistor, and easily providing an appropriate Vt according to the channel type of the transistor. Can be adjusted.

다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

다음에 예시하는 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명 의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 부품 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. The following exemplary embodiments can be modified in many different forms, and the scope of the present invention is not limited to the following exemplary embodiments. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the accompanying drawings, sizes or thicknesses of parts or regions are exaggerated for clarity.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 요부 구성을 도시한 단면도이다. 1 is a cross-sectional view illustrating a main part of a semiconductor device according to a preferred embodiment of the present invention.

도 1을 참조하면, 본 발명에 따른 반도체 소자(60)는 서로 다른 도전형의 채널 타입을 가지는 제1 MOS 트랜지스터가 형성되는 제1 MOS 영역(1ST MOS)과, 제2 MOS 트랜지스터가 형성되는 제2 MOS 영역(2ND MOS)를 포함하는 반도체 기판(10)을구비한다. 상기 반도체 기판(10)에서, 상기 제1 MOS 영역(1ST MOS)에는 상기 제1 MOS 트랜지스터를 구성하는 제1 게이트 적층 구조(50A)가 형성되어 있고, 상기 제2 MOS 영역(2ND MOS)에는 상기 제2 MOS 트랜지스터를 구성하는 제2 게이트 적층 구조(50B)가 형성되어 있다. Referring to FIG. 1, the semiconductor device 60 according to the present invention includes a first MOS region (1ST MOS) in which a first MOS transistor having a channel type of different conductivity type is formed, and a second MOS transistor in which a second MOS transistor is formed. A semiconductor substrate 10 including two MOS regions (2ND MOS) is provided. In the semiconductor substrate 10, a first gate stacked structure 50A constituting the first MOS transistor is formed in the first MOS region 1ST MOS, and in the second MOS region 2ND MOS. The second gate stacked structure 50B constituting the second MOS transistor is formed.

상기 제1 게이트 적층 구조(50A)는 상기 반도체 기판(10)에 형성되어 있는 제1 도전형의 채널 영역(12) 위에 형성된 제1 게이트 절연막(20A)과, 상기 제1 게이트 절연막(20A) 위에 형성된 제1 게이트(30A)를 포함한다. The first gate stacked structure 50A may be formed on the first gate insulating film 20A formed on the first conductive channel region 12 formed on the semiconductor substrate 10 and on the first gate insulating film 20A. It includes a first gate (30A) formed.

상기 제2 게이트 적층 구조(50B)는 상기 반도체 기판(10)에 형성되어 있는 제2 도전형의 채널 영역(14) 위에 형성된 제2 게이트 절연막(20B)과, 상기 제2 게이트 절연막(20B) 위에 형성된 제2 게이트(30B)를 포함한다. The second gate stacked structure 50B is disposed on the second gate insulating film 20B and the second gate insulating film 20B formed on the second conductive channel region 14 formed on the semiconductor substrate 10. The formed second gate 30B is included.

상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터에서, 상기 제1 게이트 절연막(20A) 및 제2 게이트 절연막(20B)은 각각 상기 제1 도전형의 채널 영역(12) 및 제2 도전형의 채널 영역(14)의 바로 위에 형성되고 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층(22)과, 상기 인터페이스층(22) 위에 형성되고 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 고유전막(24)을 포함할 수 있다. 예를 들면, 상기 인터페이스층(22)은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다. 또한, 상기 고유전막(24)은 HfO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 게이트 절연막(20A) 및 제2 게이트 절연막(20B)은 상호 동일한 구조를 가질 수 있다. In the first MOS transistor and the second MOS transistor, the first gate insulating film 20A and the second gate insulating film 20B are respectively the channel region 12 of the first conductivity type and the channel region of the second conductivity type ( 14, an interface layer 22 made of a low dielectric film having a first dielectric constant and a high dielectric film having a second dielectric constant formed on the interface layer 22 and larger than the first dielectric constant. 24). For example, the interface layer 22 may be formed of a silicon oxide film, a silicon oxynitride film, a silicate film, or a combination thereof. In addition, the high-k dielectric layer 24 may be formed of HfO 2 , Al 2 O 3 , or a combination thereof. The first gate insulating film 20A and the second gate insulating film 20B may have the same structure.

상기 제1 MOS 트랜지스터에서, 상기 제1 게이트(30A)는 도핑된 제1 금속질화막(32), 금속함유 캡핑층(34) 및 제1 도전성 폴리실리콘층(38)을 포함한다. In the first MOS transistor, the first gate 30A includes a doped first metal nitride layer 32, a metal-containing capping layer 34, and a first conductive polysilicon layer 38.

상기 제1 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 도핑된 제1 금속질화막(32)은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어질 수 있다. 상기 제1 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 도핑된 제1 금속질화막(32)은 Ce, Pr, Nd, Gd, Tb, Dy, Er, Eu 등과 같은 La 계열의 원소로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어질 수 있다. 상기 제1 MOS 트랜지스터가 PMOS 또는 NMOS 트랜지스터인 경우 각각에 있어서, 상기 도핑된 제1 금속질화막(32) 내의 도판트중 상기 제2 원소는 생략될 수도 있다. When the first MOS transistor is a PMOS transistor, the doped first metal nitride layer 32 may include a first element made of Al and a TaN film doped with at least one second element selected from O and N. have. When the first MOS transistor is an NMOS transistor, the doped first metal nitride layer 32 may include a first element including a La-based element such as Ce, Pr, Nd, Gd, Tb, Dy, Er, Eu, or the like. It may be formed of a TaN film doped with at least one second element selected from O and N. In each case where the first MOS transistor is a PMOS or NMOS transistor, the second element of the dopant in the doped first metal nitride layer 32 may be omitted.

상기 금속함유 캡핑층(34)은 금속, 금속산화물 또는 금속질화물로 이루어질 수 있다. 예를 들면, 상기 제1 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 금속함유 캡핑층(34)은 산화알루미늄 또는 질화알루미늄으로 이루어질 수 있다. 상기 금속함유 캡핑층(34)은 경우에 따라 생략될 수 있다. The metal-containing capping layer 34 may be made of metal, metal oxide, or metal nitride. For example, when the first MOS transistor is a PMOS transistor, the metal-containing capping layer 34 may be made of aluminum oxide or aluminum nitride. The metal-containing capping layer 34 may be omitted in some cases.

상기 제1 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 제1 도전성 폴리실리콘층(38)은 P형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다. 또한, 제1 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 제1 도전성 폴리실리콘층(38)은 N형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다. When the first MOS transistor is a PMOS transistor, the first conductive polysilicon layer 38 may be formed of a polysilicon layer doped with a P-type impurity. In addition, when the first MOS transistor is an NMOS transistor, the first conductive polysilicon layer 38 may be formed of a polysilicon layer doped with N-type impurities.

상기 제2 MOS 트랜지스터에서, 제2 게이트(30B)는 상기 도핑된 제1 금속질화막(32)과는 다른 조성을 가지는 제2 금속질화막(33)과, 제2 도전성 폴리실리콘층(39)을 포함한다. In the second MOS transistor, the second gate 30B includes a second metal nitride film 33 having a composition different from that of the doped first metal nitride film 32, and a second conductive polysilicon layer 39. .

상기 제2 금속질화막(33)은 예를 들면 도핑되지 않은 TaN막으로 이루어질 수 있다. 또는, 상기 제1 MOS 트랜지스터가 PMOS 트랜지스터이고 상기 제2 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 도핑된 제1 금속질화막(32)은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지고, 상기 제2 금속질화막(33)은 La 계열의 원소로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어질 수 있다. 상기 도핑된 제1 금속질화막(32) 및 제2 금속질화막(33) 각각에 포함되는 도판트중 상기 제2 원소는 생략될 수도 있다. The second metal nitride layer 33 may be formed of, for example, an undoped TaN layer. Alternatively, when the first MOS transistor is a PMOS transistor and the second MOS transistor is an NMOS transistor, the doped first metal nitride film 32 is a first element made of Al, and at least one selected from O and N. A TaN film doped with a second element, and the second metal nitride film 33 is a TaN film doped with a first element made of a La-based element and at least one second element selected from O and N. Can be done. The second element of the dopants included in each of the doped first metal nitride film 32 and the second metal nitride film 33 may be omitted.

상기 제2 MOS 트랜지스터가 PMOS 트랜지스터인 경우, 상기 제2 도전성 폴리 실리콘층(39)은 p형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다. 또한, 제2 MOS 트랜지스터가 NMOS 트랜지스터인 경우, 상기 제2 도전성 폴리실리콘층(39)은 n형 불순물로 도핑된 폴리실리콘층으로 이루어질 수 있다. When the second MOS transistor is a PMOS transistor, the second conductive polysilicon layer 39 may be formed of a polysilicon layer doped with p-type impurities. In addition, when the second MOS transistor is an NMOS transistor, the second conductive polysilicon layer 39 may be formed of a polysilicon layer doped with n-type impurities.

도 2a 내지 도 2k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 2A to 2K are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention, according to a process sequence.

도 2a를 참조하면, 반도체 기판(100), 예를 들면 실리콘 기판을 준비한다. 상기 반도체 기판(100)은 n채널 MOS 트랜지스터가 형성될 NMOS 영역 (도면에는 “NMOS”로 표시함)과 p채널 MOS 트랜지스터가 형성될 PMOS 영역 (도면에는 “PMOS”로 표시함)을 구비한다. Referring to FIG. 2A, a semiconductor substrate 100, for example, a silicon substrate is prepared. The semiconductor substrate 100 includes an NMOS region in which n-channel MOS transistors are to be formed (indicated by "NMOS" in the drawing) and a PMOS region in which p-channel MOS transistors are to be formed (indicated by "PMOS" in the figure).

상기 반도체 기판(100)상의 NMOS 영역 및 PMOS 영역에 인터페이스층(122)을 0.2 ∼ 15Å 이하의 두께로 형성한다. 상기 인터페이스층(122)은 상기 반도체 기판(100)과 후속 공정에서 상기 인터페이스층(122) 위에 형성되는 고유전막과의 사이에서의 불량한 계면 발생을 방지하기 위하여 형성하는 것이다. 상기 인터페이스층(122)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막 (k는 약 4), 또는 실리콘 산화질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4 ∼ 8)으로 이루어질 수 있다. 또는, 상기 인터페이스층(122)은 실리케이트막으로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다. The interface layer 122 is formed in the NMOS region and the PMOS region on the semiconductor substrate 100 to a thickness of 0.2 to 15 GHz or less. The interface layer 122 is formed to prevent a poor interface between the semiconductor substrate 100 and the high dielectric film formed on the interface layer 122 in a subsequent process. The interface layer 122 is a low dielectric material layer having a dielectric constant k of 9 or less, for example, a silicon oxide film (k is about 4), or a silicon oxynitride film (k is about 4 to 8 depending on the oxygen atom and nitrogen atom content). It can be made of). Alternatively, the interface layer 122 may be formed of a silicate film or a combination of the above-described films.

상기 인터페이스층(122)을 형성하기 위한 하나의 방법으로서 예를 들면 상기 반도체 기판(100)을 오존 가스 또는 오존수를 이용하여 세정하는 방법을 이용할 수 있다. As one method for forming the interface layer 122, for example, a method of cleaning the semiconductor substrate 100 using ozone gas or ozone water may be used.

상기 NMOS 영역 및 PMOS 영역상의 상기 인터페이스층(122) 위에 고유전막(124)을 형성한다. 상기 고유전막(124)은 예를 들면, HfO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막(124)은 형성하고자 하는 소자의 종류에 따라 약 0.2 ∼ 50Å 이하의 범위 내에서 적정한 두께로 형성된다. 바람직하게는, 상기 고유전막(124)은 약 5 ∼ 50Å의 두께로 형성된다. A high dielectric film 124 is formed on the interface layer 122 on the NMOS region and the PMOS region. The high dielectric layer 124 may be formed of, for example, HfO 2 , Al 2 O 3 , or a combination thereof. The high dielectric film 124 is formed to an appropriate thickness within the range of about 0.2 ~ 50 kHz or less depending on the type of device to be formed. Preferably, the high dielectric film 124 is formed to a thickness of about 5 ~ 50Å.

상기 고유전막(124)은 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법으로 형성될 수 있다. The high dielectric layer 124 may be formed by a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method.

상기 고유전막(124)으로서 HfO2막을 형성하는 경우, 상기 HfO2막을 CVD 방법으로 형성하기 위하여 예를 들면 HfCl4, Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 Hf 소스 물질과, O2, O3, 또는 산소 라디칼과 같은 O 소스 물질을 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행할 수 있다. 상기 HfO2막을 ALD 방법으로 형성하는 경우, Hf 소스로서 HfCl4, 또는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 금속 유기 전구체 (metal organic precursor)를 사용하고, O 소스로서 H2O, H2O2, -OH 라디칼을 포함하는 알콜류, O3또는 O2 플라즈마를 사용하여 약 150 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행할 수 있으며, 원하는 두 께의 HfO2막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 HfO2막을 ALD 방법으로 형성하는 경우, 저온 증착이 가능하며, 우수한 스텝 커버리지(step coverage)를 얻을 수 있고, 두께 제어가 용이하다. In the case of forming the HfO 2 film as the high dielectric film 124, in order to form the HfO 2 film by CVD, for example, HfCl 4 , Hf (OtBu) 4 , Hf (NEtMe) 4 , Hf (MMP) 4 , Hf ( A temperature of about 400-500 ° C. and a pressure of about 1-5 Torr using an Hf source material such as NEt 2 ) 4 or Hf (NMe 2 ) 4 and an O source material such as O 2 , O 3 , or oxygen radicals A vapor deposition process can be performed under conditions. When the HfO 2 film is formed by the ALD method, HfCl 4 , or Hf (OtBu) 4 , Hf (NEtMe) 4 , Hf (MMP) 4 , Hf (NEt 2 ) 4, or Hf (NMe 2 ) 4 as Hf source; A temperature of about 150 to 500 ° C. using the same metal organic precursor and using H 2 O, H 2 O 2 , alcohols containing an -OH radical, O 3 or O 2 plasma as the O source and The deposition process can be carried out under pressure conditions of about 0.1 to 5 Torr, and the deposition process and purging process are repeated until a desired thickness of HfO 2 film is obtained. When the HfO 2 film is formed by the ALD method, low temperature deposition is possible, excellent step coverage can be obtained, and thickness control is easy.

상기 고유전막(124)으로서 Al2O3막을 형성하는 경우, 상기 Al2O3막을 형성하기 위하여 CVD 또는 ALD 방법을 이용할 수 있다. 상기 Al2O3막을 ALD 방법으로 형성하는 경우, 상기 Al2O3막을 형성하기 위하여 제1 반응물로서 TMA(trimethyl aluminum)를 사용하고 제2 반응물로서 O3를 사용하여 약 200 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징 공정을 반복할 수 있다. 상기 Al2O3막(130) 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, H2O2 또는 플라즈마 N2O, 플라즈마 O2 등과 같은 활성화된 산화제를 사용하는 것도 가능하다. 특히, 상기 제2 반응물로서 O3를 사용하는 경우에는 후속의 어닐링 단계를 생략, 또는 후속 어닐링시의 열처리량(thermal budget)을 최소화할 수 있다. When the Al 2 O 3 film is formed as the high dielectric film 124, a CVD or ALD method may be used to form the Al 2 O 3 film. When the Al 2 O 3 film is formed by the ALD method, a temperature of about 200 to 500 ° C. is used by using trimethyl aluminum (TMA) as the first reactant and O 3 as the second reactant to form the Al 2 O 3 film. And the deposition process and purging process can be repeated until the deposition process is performed under pressure conditions of about 0.1 to 5 Torr and an Al 2 O 3 film of a desired thickness is obtained. AlCl 3 , AlH 3 N (CH 3 ) 3 , C 6 H 15 AlO, (C 4 H 9 ) 2 AlH, (CH 3 ) 2 in addition to TMA as the first reactant for forming the Al 2 O 3 film 130 AlCl, (C 2 H 5 ) 3 Al, (C 4 H 9 ) 3 Al, and the like may be used. It is also possible to use H 2 O, H 2 O 2 or an activated oxidant such as plasma N 2 O, plasma O 2 or the like as the second reactant. In particular, when O 3 is used as the second reactant, the subsequent annealing step may be omitted, or the thermal budget during the subsequent annealing may be minimized.

상기 반도체 기판(100)의 PMOS 영역 및 NMOS 영역에서는 상기 인터페이스 층(122) 및 상기 고유전막(124)이 각각 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B)을 구성한다. In the PMOS region and the NMOS region of the semiconductor substrate 100, the interface layer 122 and the high dielectric layer 124 form a first gate insulating layer 120A and a second gate insulating layer 120B, respectively.

도 2b를 참조하면, N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(126) 하에서 상기 고유전막(124)을 어닐링하여 상기 고유전막(124)을 치밀화시킨다. Referring to FIG. 2B, the high dielectric film 124 is annealed under a gas atmosphere 126 formed of any one or a combination thereof selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 . The high dielectric film 124 is densified.

상기 어닐링시의 가스 분위기(126)는 질소 원자를 포함하는 것이 바람직하다. 질소 원자를 포함하는 가스 분위기(126) 하에서 상기 고유전막(124)을 어닐링함으로써 상기 고유전막(124)이 질화처리된다. 그러나, 본 발명은 이에 한정되지 않는다. 경우에 따라 상기 고유전막(124)을 치밀화하기 위하여 가스가 공급되지 않는 진공 분위기 하에서 어닐링할 수도 있다. 도 2b를 참조하여 설명하는 상기 고유전막(124)의 어닐링 공정은 경우에 따라 생략할 수 있다. It is preferable that the gas atmosphere 126 at the time of annealing contains a nitrogen atom. The high dielectric film 124 is nitrided by annealing the high dielectric film 124 under a gas atmosphere 126 containing nitrogen atoms. However, the present invention is not limited to this. In some cases, in order to densify the high-k dielectric layer 124, annealing may be performed under a vacuum atmosphere in which no gas is supplied. The annealing process of the high dielectric film 124 described with reference to FIG. 2B may be omitted in some cases.

도 2c를 참조하면, 상기 반도체 기판(100)의 PMOS 영역 및 NMOS 영역에서 상기 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B) 위에 각각 금속 질화막(132)을 형성한다. 상기 금속 질화막(132)은 구현하고자 하는 소자의 사이즈에 따라 약 1 ∼ 200Å의 범위 내에서 선택되는 다양한 두께로 형성될 수 있다. 상기 금속 질화막(132)은 W, Mo, Ti, Ta, Al, Hf, Zr, Si 및 Al 중에서 선택되는 적어도 하나의 금속 원자와 질소 원자를 포함하는 물질로 이루어질 수 있다. 바람직하게는, 상기 금속 질화막(132)은 TaN으로 이루어진다. Referring to FIG. 2C, metal nitride layers 132 are formed on the first gate insulating layer 120A and the second gate insulating layer 120B in the PMOS region and the NMOS region of the semiconductor substrate 100, respectively. The metal nitride film 132 may be formed in various thicknesses selected within the range of about 1 to about 200 kW, depending on the size of the device to be implemented. The metal nitride film 132 may be formed of a material including at least one metal atom selected from W, Mo, Ti, Ta, Al, Hf, Zr, Si, and Al and a nitrogen atom. Preferably, the metal nitride film 132 is made of TaN.

상기 금속 질화막(132)을 형성한 후, 상기 금속 질화막(132)을 약 450 ∼ 1050 ℃의 온도에서 열처리할 수 있다. 이 때, 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기하에서 행할 수 있다. After the metal nitride layer 132 is formed, the metal nitride layer 132 may be heat treated at a temperature of about 450 to 1050 ° C. At this time, the heat treatment can be performed in a gas atmosphere made of any one selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 or a combination thereof.

도 2d를 참조하면, 상기 반도체 기판(100)의 PMOS 영역 및 NMOS 영역에서 상기 금속 질화막(132) 위에 각각 캡핑층(134)을 형성한다. 상기 캡핑층(134)은 금속 질화막(142)에 포함된 금속과는 다른 성분의 금속을 포함하는 금속막, 금속 산화막, 또는 금속 질화막으로 이루어질 수 있다. Referring to FIG. 2D, a capping layer 134 is formed on the metal nitride layer 132 in the PMOS region and the NMOS region of the semiconductor substrate 100, respectively. The capping layer 134 may be formed of a metal film, a metal oxide film, or a metal nitride film including a metal having a different component from the metal included in the metal nitride film 142.

예를 들면, 상기 캡핑층(134)은 Al2O3막으로 이루어질 수 있다. 상기 캡핑층(134)은 형성하고자 하는 소자의 종류에 따라 약 1 ∼ 30Å 이하의 범위 내에서 적정한 두께로 형성된다. 상기 캡핑층(134)이 본 발명에 따른 반도체 소자의 게이트 적층 구조 내에 잔존하게 되는 경우, 상기 캡핑층은 게이트의 일부를 구성하게 되므로, 상기 캡핑층(134)의 두께는 게이트의 도전성에 악영향을 미치지 않을 정도로 충분히 얇은 두께로 형성된다. 상기 캡핑층(134)으로서 Al2O3막을 형성하는 경우, 상기 Al2O3막을 형성하기 위한 상세한 사항은 도 2a를 참조하여 설명한 바를 참조한다. For example, the capping layer 134 may be formed of an Al 2 O 3 film. The capping layer 134 is formed to a suitable thickness within the range of about 1 ~ 30Å or less depending on the type of device to be formed. When the capping layer 134 remains in the gate stack structure of the semiconductor device according to the present invention, since the capping layer constitutes a part of the gate, the thickness of the capping layer 134 adversely affects the conductivity of the gate. It is formed to a thickness thin enough to not reach. When the Al 2 O 3 film is formed as the capping layer 134, details for forming the Al 2 O 3 film are described with reference to FIG. 2A.

도 2e를 참조하면, 소정의 어닐링 분위기(136), 예를 들면 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기, 또는 가스가 공급되지 않는 진공 분위기 하에서 상기 캡핑층(134)을 어닐링한다. 바람직하게는, 상기 어닐링 분위기(136)는 질소 원자를 포함한다. Referring to FIG. 2E, a gas atmosphere, or a gas, made of a predetermined annealing atmosphere 136, for example, any one or a combination thereof selected from the group consisting of N 2 , NO, N 2 O, NH 3, and O 2 . The capping layer 134 is annealed under a vacuum atmosphere in which no is supplied. Preferably, the annealing atmosphere 136 comprises a nitrogen atom.

상기 캡핑층(134)의 어닐링은 약 550 ∼ 750℃의 온도하에서 약 1 분 이내의 시간 동안 행해질 수 있다. 상기 캡핑층(134)이 Al2O3막으로 이루어진 경우, 상기 캡핑층(134)을 어닐링함으로써 후속의 포토레지스트 패턴 제거를 위한 스트립 공정시 스트리퍼(stripper)에 대한 식각 내성이 향상되어 상기 포토레지스트 패턴이 제거된 후 노출되는 상기 캡핑층(134)이 상기 스트리퍼에 의해 소모되는 것을 억제할 수 있다. Annealing of the capping layer 134 may be performed for a time within about 1 minute at a temperature of about 550 ~ 750 ℃. When the capping layer 134 is made of an Al 2 O 3 film, annealing of the capping layer 134 improves etching resistance to strippers during a strip process for subsequent photoresist pattern removal, thereby improving the photoresist. The capping layer 134 exposed after the pattern is removed may be suppressed from being consumed by the stripper.

도 2f를 참조하면, 상기 캡핑층(134)이 형성된 반도체 기판(100)의 NMOS 영역에서 상기 캡핑층(134)을 노출시키도록 상기 PMOS 영역에서만 상기 캡핑층(134)을 덮는 포토레지스트 패턴(142)을 형성한다. 그 후, 상기 포토레지스트 패턴(142)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 캡핑층(134)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 상기 캡핑층(134)이 제거된 후 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출된다. Referring to FIG. 2F, a photoresist pattern 142 covering the capping layer 134 only in the PMOS region to expose the capping layer 134 in the NMOS region of the semiconductor substrate 100 on which the capping layer 134 is formed. ). Thereafter, the capping layer 134 exposed in the NMOS region is wet-etched with a cleaning liquid containing fluorine (F), preferably a cleaning liquid containing HF, using the photoresist pattern 142 as an etching mask. do. As the cleaning solution, for example, a dilute HF aqueous solution diluted to 200: 1 or 500: 1 may be used. After the capping layer 134 is removed, the metal nitride layer 132 is exposed in the NMOS region of the semiconductor substrate 100.

도 2g를 참조하면, 상기 포토레지스트 패턴(142)을 애싱 및 스트립 공정을 이용하여 제거한다. 이 때, 상기 포토레지스트 패턴(142)의 제거를 위하여 N2 또는 H2를 이용한 애싱 공정을 행할 수 있다. 그 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출되고, PMOS 영역에서는 상기 금속질화 막(132)을 덮고 있는 상기 캡핑층(134)이 노출된다. 이 때, 상기 PMOS 영역에서 노출되는 상기 캡핑층(134)은 도 2e를 참조하여 설명하는 어닐링 공정에 의해 스트리퍼에 대한 식각 내성이 커졌으므로 상기 포토레지스트 패턴(142) 제거를 위한 스트립 공정시 스트리퍼에 의한 소모가 억제된다. Referring to FIG. 2G, the photoresist pattern 142 is removed using an ashing and strip process. In this case, an ashing process using N 2 or H 2 may be performed to remove the photoresist pattern 142. As a result, the metal nitride layer 132 is exposed in the NMOS region of the semiconductor substrate 100, and the capping layer 134 covering the metal nitride layer 132 is exposed in the PMOS region. In this case, the capping layer 134 exposed in the PMOS region has an increased etching resistance to the stripper by the annealing process described with reference to FIG. Consumption is suppressed.

도 2h를 참조하면, NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 캡핑층(134)이 노출되어 있는 결과물을 소정의 분위기하에 열처리(144)한다. 그 결과, PMOS 영역에 있는 상기 금속질화막(132)이 상기 캡핑층(134)에 포함되어 있던 금속으로 도핑되어, 도핑된 금속질화막(132a)이 얻어진다. Referring to FIG. 2H, the resultant in which the metal nitride layer 132 is exposed in the NMOS region and the capping layer 134 is exposed in the PMOS region is heat-treated 144 under a predetermined atmosphere. As a result, the metal nitride film 132 in the PMOS region is doped with the metal included in the capping layer 134 to obtain the doped metal nitride film 132a.

상기 열처리(144)는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기하에서 행해질 수 있다. 또한, 상기 열처리(144)는 도 2e를 참조하여 설명한 바와 같은 상기 캡핑층(134)의 어닐링시의 온도 보다 더 높은 온도 및 더 장시간 동안 행해질 수 있다. 예를 들면, 상기 열처리(144)는 750 ∼ 950 ℃의 온도하에서 약 3 초 내지 30 분 동안 행해질 수 있다. The heat treatment 144 may be performed in a gas atmosphere composed of any one or a combination thereof selected from the group consisting of N 2 , NO, N 2 O, NH 3, and O 2 . In addition, the heat treatment 144 may be performed for a higher temperature and a longer time than the temperature at the time of annealing the capping layer 134 as described with reference to FIG. 2E. For example, the heat treatment 144 may be performed for about 3 seconds to 30 minutes at a temperature of 750 ~ 950 ℃.

상기 금속질화막(132)이 TaN으로 이루어지고 상기 캡핑층(134)이 Al2O3막으로 이루어진 경우, 상기 도핑된 금속질화막(132a)은 Al 및 O로 도핑된 TaN막이 된다. 또한, 상기 금속질화막(132)이 TaN으로 이루어지고 상기 캡핑층(134)이 질화알루미늄으로 이루어진 경우, 상기 도핑된 금속질화막(132a)은 Al 및 N으로 도핑된 TaN막이 된다. When the metal nitride film 132 is made of TaN and the capping layer 134 is made of Al 2 O 3 film, the doped metal nitride film 132a is a TaN film doped with Al and O. In addition, when the metal nitride film 132 is made of TaN and the capping layer 134 is made of aluminum nitride, the doped metal nitride film 132a is a TaN film doped with Al and N.

도 2i를 참조하면, NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 캡핑층(134)이 노출되어 있는 상태에서 상기 금속질화막(132) 및 캡핑층(134) 위에 각각 폴리실리콘을 증착하여 비도전성 폴리실리콘층(138)을 소정 두께로 형성한다. 예를 들면, 상기 비도전성 폴리실리콘층(138)은 약 1000 ∼ 1500Å의 두께로 형성될 수 있다. Referring to FIG. 2I, polysilicon is deposited on the metal nitride layer 132 and the capping layer 134 with the metal nitride layer 132 exposed in the NMOS region and the capping layer 134 exposed in the PMOS region. By depositing, the non-conductive polysilicon layer 138 is formed to a predetermined thickness. For example, the non-conductive polysilicon layer 138 may be formed to a thickness of about 1000 ~ 1500Å.

도 2j를 참조하면, 상기 비도전성 폴리실리콘층(138)에 대하여 PMOS 영역에서는 p형 불순물(146), 예를 들면 붕소(B)로 도핑하고 NMOS 영역에서는 n형 불순물(148), 예를 들면 인(P) 또는 비소(As)로 도핑하여 NMOS 영역 및 PMOS 영역에 각각 도전성 폴리실리콘층(138a, 138b)을 형성한다. Referring to FIG. 2J, the non-conductive polysilicon layer 138 is doped with a p-type impurity 146 in the PMOS region, for example, boron (B), and an n-type impurity 148 in the NMOS region, for example. Doped with phosphorus (P) or arsenic (As) to form conductive polysilicon layers 138a and 138b in the NMOS region and the PMOS region, respectively.

그 결과, PMOS 영역에는 상기 도핑된 금속 질화막(132a), 캡핑층(134) 및 도전성 폴리실리콘층(138a)으로 이루어지는 제1 게이트 전극용 적층 구조가 얻어지고, NMOS 영역에는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어지는 제2 게이트 전극용 적층 구조가 얻어진다. As a result, a stacked structure for a first gate electrode composed of the doped metal nitride film 132a, the capping layer 134, and the conductive polysilicon layer 138a is obtained in the PMOS region, and the metal nitride film 132 is formed in the NMOS region. And a laminated structure for a second gate electrode composed of a conductive polysilicon layer 138b.

도 2k를 참조하면, 상기 제1 게이트 전극용 적층 구조 및 제2 게이트 전극용 적층 구조와, 이들 아래의 상기 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B)을 각각 패터닝하여, PMOS 영역에는 p형 채널 영역(102) 위에 PMOS 트랜지스터 형성를 위한 제1 게이트 절연막(120A) 및 제1 게이트(130A)로 이루어지는 제1 게이트 적층 구조(150A)를 형성하고, NMOS 영역에는 n형 채널 영역(104) 위에 NMOS 트랜지스터 형성을 위한 제1 게이트 절연막(120B) 및 제2 게이트(130B)로 이루어지는 제2 게이트 적층 구조(150B)를 형성한다. 여기서, 상기 제1 게이트 적층 구조(150A)의 제1 게이트(130A)는 상기 도핑된 금속 질화막(132a), 캡핑층(134) 및 도전성 폴리실리콘층(138a)으로 이루어지고, 상기 제2 게이트 적층 구조(150B)의 제2 게이트(130B)는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어진다. 이와 같이, 채널 타입에 따라 서로 다른 게이트 적층 구조를 가지는 이종의 메탈 게이트 구조를 채용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 게이트 전극을 구비한 CMOS 트랜지스터를 얻을 수 있다. Referring to FIG. 2K, the PMOS region is formed by patterning the stacked structure for the first gate electrode and the stacked structure for the second gate electrode, and the first gate insulating film 120A and the second gate insulating film 120B below them, respectively. A first gate stacked structure 150A including a first gate insulating layer 120A and a first gate 130A for forming a PMOS transistor is formed on the p-type channel region 102, and an n-type channel region 104 is formed in the NMOS region. The second gate stacked structure 150B including the first gate insulating layer 120B and the second gate 130B for forming the NMOS transistor is formed on the N-MOS transistor. The first gate 130A of the first gate stacked structure 150A includes the doped metal nitride film 132a, the capping layer 134, and the conductive polysilicon layer 138a, and the second gate stacked structure. The second gate 130B of the structure 150B includes the metal nitride film 132 and the conductive polysilicon layer 138b. As such, by employing heterogeneous metal gate structures having different gate stack structures according to channel types, CMOS transistors having gate electrodes having different work functions in the NMOS transistor and the PMOS transistor can be obtained.

또한, 상기 제1 게이트 적층 구조(150A) 및 제2 게이트 적층 구조(150B)에서 상기 제1 게이트 절연막(120A)과 도전성 폴리실리콘층(138a)과의 사이, 그리고 상기 제2 게이트 절연막(120B)과 도전성 폴리실리콘층(138b)과의 사이에는 각각 제1 게이트(130A)를 구성하는 도핑된 금속질화막(132a) 및 제2 게이트(130B)를 구성하는 금속질화막(132)이 삽입되어 있다. 따라서, 특히 PMOS 영역에서는 상기 도전성 폴리실리콘층(138a)으로부터 붕소(B)와 같은 불순물이 제1 게이트 절연막(120A)으로 침투되는 것이 상기 도핑된 금속질화막(132a)에 의해 방지됨으로써 게이트 디플리션(gate depletion)에 따른 문제를 해결할 수 있다. In addition, in the first gate stacked structure 150A and the second gate stacked structure 150B, between the first gate insulating layer 120A and the conductive polysilicon layer 138a and the second gate insulating layer 120B. The doped metal nitride film 132a constituting the first gate 130A and the metal nitride film 132 constituting the second gate 130B are respectively inserted between the conductive polysilicon layer 138b and the conductive polysilicon layer 138b. Therefore, in particular, in the PMOS region, impurities such as boron (B) from the conductive polysilicon layer 138a are prevented from penetrating into the first gate insulating film 120A by the doped metal nitride film 132a, thereby preventing gate depletion. (gate depletion) can solve the problem.

도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3h에 있어서, 도 2a 내지 도 2k에서와 동일한 참조 부호는 동일 부재를 나타낸다. 3A to 3H are cross-sectional views illustrating a manufacturing method of a semiconductor device according to a second exemplary embodiment of the present invention in order of processing. In Figs. 3A to 3H, the same reference numerals as in Figs. 2A to 2K denote the same members.

도 3a를 참조하면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)상의 PMOS 영역에 제1 게이트 절연막(120A), 금속질화막(132) 및 캡핑층(134)을 형성하고, NMOS 영역에 제2 게이트 절연막(120B), 금속질화막(132) 및 캡핑층(134)을 형성한다. Referring to FIG. 3A, the first gate insulating film 120A, the metal nitride film 132, and the capping layer 134 are formed in the PMOS region on the semiconductor substrate 100 by the method described with reference to FIGS. 2A through 2D. The second gate insulating layer 120B, the metal nitride layer 132, and the capping layer 134 are formed in the NMOS region.

그 후, PMOS 영역 및 NMOS 영역에서 상기 캡핑층(134) 위에 하드마스크층(236)을 형성한다. Thereafter, a hard mask layer 236 is formed on the capping layer 134 in the PMOS region and the NMOS region.

상기 하드마스크층(236)은 실리콘 산화막으로 이루어질 수 있다. 상기 하드마스크층(236)을 형성하기 위하여 비교적 저온 증착 공정의 적용이 가능한 ALD 공정을 이용하는 것이 바람직하다. The hard mask layer 236 may be formed of a silicon oxide film. In order to form the hard mask layer 236, it is preferable to use an ALD process that can be applied to a relatively low temperature deposition process.

도 3b를 참조하면, 상기 하드마스크층(236)이 형성된 반도체 기판(100)상에 NMOS 영역에서 상기 하드마스크층(236)을 노출시키도록 상기 PMOS 영역에서만 상기 하드마스크층(236)을 덮는 포토레지스트 패턴(242)을 형성한다. 그 후, 상기 포토레지스트 패턴(242)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 하드마스크층(236) 및 그 아래의 캡핑층(134)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. NMOS 영역에서 상기 하드마스크층(236) 및 캡핑층(134)이 제거된 후 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출된다. Referring to FIG. 3B, a photo covering the hard mask layer 236 only in the PMOS region to expose the hard mask layer 236 in the NMOS region on the semiconductor substrate 100 on which the hard mask layer 236 is formed. The resist pattern 242 is formed. Thereafter, the hard mask layer 236 and the capping layer 134 exposed in the NMOS region using the photoresist pattern 242 as an etching mask contain fluorine (F), preferably It is removed by wet etching with a cleaning solution containing HF. As the cleaning solution, for example, a dilute HF aqueous solution diluted to 200: 1 or 500: 1 may be used. After the hard mask layer 236 and the capping layer 134 are removed in the NMOS region, the metal nitride layer 132 is exposed in the NMOS region of the semiconductor substrate 100.

도 3c를 참조하면, 상기 포토레지스트 패턴(242)을 애싱 및 스트립 공정을 이용하여 제거한다. 그 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 금속질화막(132)이 노출되고, PMOS 영역에서는 상기 캡핑층(134)을 덮고 있는 하드마스 크층(236)이 노출된다. Referring to FIG. 3C, the photoresist pattern 242 is removed using an ashing and strip process. As a result, the metal nitride layer 132 is exposed in the NMOS region of the semiconductor substrate 100, and the hard mask layer 236 covering the capping layer 134 is exposed in the PMOS region.

도 3d를 참조하면, 도 2h를 참조하여 설명한 바와 같은 방법으로, 상기 NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 하드마스크층(236)이 노출되어 있는 결과물을 열처리(144)한다. 그 결과, PMOS 영역에 있는 상기 금속질화막(132)이 상기 캡핑층(134)에 포함되어 있던 금속으로 도핑되어 도핑된 금속질화막(132a)이 얻어진다. Referring to FIG. 3D, in the same manner as described with reference to FIG. 2H, the resultant in which the metal nitride layer 132 is exposed in the NMOS region and the hard mask layer 236 is exposed in the PMOS region is heat-treated 144. do. As a result, the metal nitride film 132a in the PMOS region is doped with the metal included in the capping layer 134 to obtain the metal nitride film 132a.

도 3e를 참조하면, 상기 도핑된 금속질화막(132a)이 형성된 결과물로부터 상기 도핑된 금속질화막(132a) 위에 잔류하는 상기 하드마스크층(236)을 제거한다. 상기 하드마스크층(236)이 실리콘산화막으로 이루어진 경우, 상기 하드마스크층(236)을 제거하기 위하여 F를 함유하는 세정액, 예를 들면 HF를 함유하는 세정액으로 습식 식각할 수 있다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 캡핑층(134)이 Al2O3막으로 이루어진 경우, 상기 Al2O3막은 F를 함유하는 세정액에 의해 제거될 수 있으므로 상기 하드마스크층(236)의 제거와 동시에 상기 캡핑층(134)도 제거될 수 있다. 도 3e에는 상기 하드마스크층(236)의 제거시 상기 하드마스크층(236)과 상기 캡핑층(134)이 모두 제거되어 PMOS 영역에서 상기 도핑된 금속질화막(132a)이 노출되어 있는 경우를 예시하였다. Referring to FIG. 3E, the hard mask layer 236 remaining on the doped metal nitride layer 132a is removed from the resultant on which the doped metal nitride layer 132a is formed. When the hard mask layer 236 is formed of a silicon oxide layer, the hard mask layer 236 may be wet-etched with a cleaning solution containing F, for example, a cleaning solution containing HF, to remove the hard mask layer 236. As the cleaning solution, for example, a dilute HF aqueous solution diluted to 200: 1 or 500: 1 may be used. In this case, when the capping layer 134 is made of an Al 2 O 3 film, since the Al 2 O 3 film may be removed by a cleaning solution containing F, the capping layer may be simultaneously removed with the hard mask layer 236. 134 may also be removed. In FIG. 3E, when the hard mask layer 236 is removed, both the hard mask layer 236 and the capping layer 134 are removed to expose the doped metal nitride layer 132a in the PMOS region. .

도 3f를 참조하면, 도 2i를 참조하여 설명한 바와 같은 방법으로, NMOS 영역에는 상기 금속질화막(132)이 노출되고 PMOS 영역에는 상기 도핑된 금속질화 막(132a)이 노출되어 있는 상태에서 상기 금속질화막(132) 및 도핑된 금속질화막(132a) 위에 각각 폴리실리콘을 증착하여 비도전성 폴리실리콘층(138)을 형성한다. Referring to FIG. 3F, in the same manner as described with reference to FIG. 2I, the metal nitride layer 132 is exposed in an NMOS region and the doped metal nitride layer 132a is exposed in a PMOS region. Polysilicon is deposited on the 132 and the doped metal nitride layer 132a to form a non-conductive polysilicon layer 138.

도 3g를 참조하면, 도 2j를 참조하여 설명한 바와 같은 방법으로, 상기 비도전성 폴리실리콘층(138)에 대하여 PMOS 영역에서는 p형 불순물(146), 예를 들면 붕소(B)로 도핑하고 NMOS 영역에서는 n형 불순물(148), 예를 들면 인(P) 또는 비소(As)로 도핑하여 NMOS 영역 및 PMOS 영역에 각각 도전성 폴리실리콘층(138a, 138b)을 형성한다. Referring to FIG. 3G, in the same manner as described with reference to FIG. 2J, the non-conductive polysilicon layer 138 is doped with a p-type impurity 146 in the PMOS region, for example, boron (B), and is NMOS region. In the doped n-type impurity 148, for example, phosphorus (P) or arsenic (As), conductive polysilicon layers 138a and 138b are formed in the NMOS region and the PMOS region, respectively.

그 결과, PMOS 영역에는 상기 도핑된 금속 질화막(132a) 및 도전성 폴리실리콘층(138a)으로 이루어지는 제1 게이트 전극용 적층 구조가 얻어지고, NMOS 영역에는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어지는 제2 게이트 전극용 적층 구조가 얻어진다. As a result, a laminated structure for the first gate electrode composed of the doped metal nitride film 132a and the conductive polysilicon layer 138a is obtained in the PMOS region, and the metal nitride film 132 and the conductive polysilicon layer (in the NMOS region) are obtained. 138b), a laminated structure for a second gate electrode is obtained.

도 3h를 참조하면, 도 2k를 참조하여 설명한 바와 같은 방법으로, 상기 제1 게이트 전극용 적층 구조 및 제2 게이트 전극용 전극 구조와, 이들 아래의 상기 제1 게이트 절연막(120A) 및 제2 게이트 절연막(120B)을 각각 패터닝하여, PMOS 영역에는 p형 채널 영역(102) 위에 PMOS 트랜지스터 형성를 위한 제1 게이트 절연막(120A) 및 제1 게이트(230A)로 이루어지는 제1 게이트 적층 구조(250A)를 형성하고, NMOS 영역에는 n형 채널 영역(104) 위에 NMOS 트랜지스터 형성을 위한 제1 게이트 절연막(120B) 및 제2 게이트(230B)로 이루어지는 제2 게이트 적층 구조(250B)를 형성한다. 여기서, 상기 제1 게이트 적층 구조(250A)의 제1 게이트(230A)는 상 기 도핑된 금속 질화막(132a) 및 도전성 폴리실리콘층(138a)으로 이루어지고, 상기 제2 게이트 적층 구조(250B)의 제2 게이트(230B)는 상기 금속질화막(132) 및 도전성 폴리실리콘층(138b)으로 이루어진다. 이와 같이, 채널 타입에 따라 서로 다른 게이트 적층 구조를 가지는 이종의 메탈 게이트 구조를 채용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 게이트 전극을 구비한 CMOS 트랜지스터를 얻을 수 있다. Referring to FIG. 3H, in the same manner as described with reference to FIG. 2K, the stacked structure for the first gate electrode and the electrode structure for the second gate electrode, and the first gate insulating layer 120A and the second gate below them, may be used. Each of the insulating films 120B is patterned to form a first gate stacked structure 250A including a first gate insulating film 120A and a first gate 230A for forming a PMOS transistor on the p-type channel region 102 in the PMOS region. In the NMOS region, a second gate stacked structure 250B including a first gate insulating layer 120B and a second gate 230B for forming an NMOS transistor is formed on the n-type channel region 104. The first gate 230A of the first gate stacked structure 250A may be formed of the doped metal nitride layer 132a and the conductive polysilicon layer 138a, and may be formed of the second gate stacked structure 250B. The second gate 230B includes the metal nitride film 132 and the conductive polysilicon layer 138b. As such, by employing heterogeneous metal gate structures having different gate stack structures according to channel types, CMOS transistors having gate electrodes having different work functions in the NMOS transistor and the PMOS transistor can be obtained.

또한, 상기 제1 게이트 적층 구조(250A) 및 제2 게이트 적층 구조(250B)에서 상기 제1 게이트 절연막(120A)과 도전성 폴리실리콘층(138a)과의 사이, 그리고 상기 제2 게이트 절연막(120B)과 도전성 폴리실리콘층(138b)과의 사이에는 각각 제1 게이트(230A)를 구성하는 도핑된 금속질화막(132a) 및 제2 게이트(230B)를 구성하는 금속질화막(132)이 삽입되어 있다. 따라서, 특히 PMOS 영역에서는 상기 도전성 폴리실리콘층(138a)으로부터 붕소(B)와 같은 불순물이 제1 게이트 절연막(120A)으로 침투되는 것이 상기 도핑된 금속질화막(132a)에 의해 방지됨으로써 게이트 디플리션에 따른 문제를 해결할 수 있다. In addition, in the first gate stacked structure 250A and the second gate stacked structure 250B, between the first gate insulating layer 120A and the conductive polysilicon layer 138a and the second gate insulating layer 120B. The doped metal nitride film 132a constituting the first gate 230A and the metal nitride film 132 constituting the second gate 230B are respectively inserted between the conductive polysilicon layer 138b and the conductive polysilicon layer 138b. Therefore, in particular, in the PMOS region, impurities such as boron (B) from the conductive polysilicon layer 138a are prevented from penetrating into the first gate insulating film 120A by the doped metal nitride film 132a, thereby preventing gate depletion. Can solve the problem.

대조예Control

도 4는 대조예에 따른 반도체 소자에서 폴리실리콘층 단일막으로 이루어지는 게이트(-□-)와 TaN＼폴리실리콘의 적층 구조로 이루어지는 메탈 게이트(-■-)를 구비한 트랜지스터에서 각각 얻어진 C-V 특성을 비교한 결과를 나타낸 그래프이다. 도 4의 평가예에서, 각각의 경우에 게이트 절연막은 HfSiON막으로 형성하였다. Fig. 4 shows CV characteristics obtained in transistors each having a gate (-□-) consisting of a single layer of polysilicon layer and a metal gate (-■-) consisting of a laminated structure of TaN 'polysilicon in a semiconductor device according to a comparative example. It is a graph which shows the result of a comparison. In the evaluation example of Fig. 4, in each case, the gate insulating film was formed of an HfSiON film.

도 4의 결과로부터, 고유전막인 HfSiON으로 이루어지는 게이트 절연막과 폴 리실리콘막층과의 사이에 TaN이 삽입된 MIPS (metal inserted polysilicon) 게이트 구조를 적용한 경우(-■-)에는, 고유전막 위에 폴리실리콘층을 바로 형성한 경우(-□-)에 있어서 발생되는 문제중 하나인 게이트 디플리션 문제를 해결할 수 있다는 것을 알 수 있다. From the results of FIG. 4, in the case of applying a MIPS (metal inserted polysilicon) gate structure in which TaN is inserted between the gate insulating film made of HfSiON, which is a high dielectric film, and the polysilicon film layer (-■-), polysilicon is deposited on the high dielectric film. It can be seen that the gate depletion problem, which is one of the problems occurring when the layer is directly formed (-□-), can be solved.

그러나, 도 4에서 알 수 있는 바와 같이 폴리실리콘층과 고유전막과의 사이에 금속질화막을 삽입시킨 경우에는 일함수가 금속질화막에 맞추어지기 때문에 폴리실리콘층 단일층으로 이루어지는 게이트(-□-)의 경우에 비해 한계전압 (Vth)이 시프트(shift)되는 현상이 관찰된다. 따라서, 폴리실리콘층과 고유전막과의 사이에 금속질화막을 삽입시킨 경우에는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 요구되는 Vth를 맞추기가 어려워진다. However, as shown in FIG. 4, when the metal nitride film is inserted between the polysilicon layer and the high dielectric film, the work function is matched to the metal nitride film, so that the gate (-□-) of the single layer of polysilicon layer is formed. Compared to the case, the phenomenon in which the threshold voltage Vth is shifted is observed. Therefore, when a metal nitride film is inserted between the polysilicon layer and the high dielectric film, it is difficult to match the Vth required for the NMOS transistor and the PMOS transistor.

평가예Evaluation example

도 5는 MOS의 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는 본 발명에 따른 반도체 소자에서, NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 얻어진 C-V 특성을 나타낸 그래프이다. FIG. 5 is a graph showing C-V characteristics obtained in an NMOS transistor and a PMOS transistor in the semiconductor device according to the present invention employing heterogeneous metal gate structures according to the channel type of the MOS.

도 5의 평가를 위하여, NMOS 트랜지스터 및 PMOS 트랜지스터에서 게이트 ㅈ절연막은 SiO2로 동일하게 형성하였다. 게이트 구조로서, NMOS 트랜지스터에서는 TaN막 (40 Å 두께) 및 폴리실리콘층으로 이루어지는 게이트를 형성하고, PMOS 트랜지스터에서는 Al 및 O가 도핑된 TaN막 (40 Å 두께), Al2O3막 (10 Å 두께) 및 폴리실리콘층으로 이루어지는 게이트를 형성하였다. For evaluation of FIG. 5, the gate insulating film was formed of SiO 2 in the NMOS transistor and the PMOS transistor. As a gate structure, a gate composed of a TaN film (40 40 thickness) and a polysilicon layer is formed in an NMOS transistor, and a TaN film (40 Å thickness) doped with Al and O, an Al 2 O 3 film (10 Å) Thickness) and a polysilicon layer were formed.

도 5의 결과에서, NMOS 트랜지스터의 VFB (flatband voltage)는 -0.52 V이었고, PMOS 트랜지스터의 VFB는 -1.17 V이었다. From the results of Figure 5, V FB (flatband voltage) of the NMOS transistor was -0.52 V, V FB of the PMOS transistor were -1.17 V.

도 5의 결과로부터, Al2O3막 및 TaN막의 종류에 따른 커패시턴스 (Cp) 값에는 큰 차이를 보이지 않음을 알 수 있다. 따라서, Al2O3막을 TaN막 위에 형성함으로써 발생되는 등가산화막 두께 (Tox)의 증가는 발생하지 않음을 알 수 있다. 또한, 도 5의 그래프에서 볼 수 있는 바와 같이, PMOS 트랜지스터의 경우에는 NMOS 트랜지스터의 경우에 비해 양(positive)의 방향으로 소정량 (약 350 mV) 시프트되어 있음을 알 수 있다. 이는 Al2O3막이 TaN 내부로 확산되어 SiO2막 및 TaN막 내부에 파일업(pile up)되어 페르미 에너지를 피닝(pinning)시키기 때문에 일어나는 현상이다. 따라서, PMOS 트랜지스터에서는 보다 유리한 일함수를 가지게 되거나, 또는 에너지의 피닝이 PMOS 트랜지스터에 적합하게 형성된다. From the results of FIG. 5, it can be seen that there is no significant difference in capacitance (Cp) values according to the types of Al 2 O 3 and TaN films. Therefore, it can be seen that the increase in the equivalent oxide film thickness Tox caused by forming the Al 2 O 3 film on the TaN film does not occur. As can be seen in the graph of FIG. 5, it can be seen that the PMOS transistor is shifted by a predetermined amount (about 350 mV) in the positive direction compared to the case of the NMOS transistor. This is because the Al 2 O 3 film diffuses into the TaN and piles up inside the SiO 2 film and the TaN film to pin the Fermi energy. Therefore, the PMOS transistor has a more advantageous work function, or pinning of energy is suitably formed in the PMOS transistor.

즉, NMOS 트랜지스터에는 고유전막＼TaN막＼폴리실리콘층의 구조를 형성하고, PMOS 트랜지스터에서는 고유전막＼Al 도핑된 TaN막＼폴리실리콘층의 구조를 형성하여 NMOS 및 PMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 이종의 메탈 게이트 구조를 형성함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성 및 최적의 동작 특성을 제공할 수 있다. In other words, in the NMOS transistor, a structure of a high dielectric film, a TaN film, and a polysilicon layer is formed, and in a PMOS transistor, a high dielectric film, an Al-doped TaN film, and a polysilicon layer are formed, respectively, in the NMOS and PMOS transistors. By forming a heterogeneous metal gate structure having a structure, the NMOS transistor and the PMOS transistor can provide reliability and optimal operating characteristics, respectively.

본 발명에 따른 반도체 소자는 고유전막을 트랜지스터의 게이트 절연막으로 채용하는 CMOS 소자를 구성하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 최적의 Vt를 얻을 수 있도록 하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각 독립적으로 이종의 메탈 게이트 전극 구조를 채용한다. 이와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터에서 서로 다른 구조의 메탈 게이트 전극을 구비함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 서로 다른 일함수를 가지는 전극을 형성할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. In the semiconductor device according to the present invention, in order to obtain an optimum Vt in each of the NMOS transistors and the PMOS transistors in forming a CMOS device employing the high dielectric film as the gate insulating film of the transistor, the NMOS transistors and the PMOS transistors are independently heterogeneous. A metal gate electrode structure is adopted. As such, by providing metal gate electrodes having different structures in the NMOS transistor and the PMOS transistor, an electrode having a different work function can be formed in the NMOS transistor and the PMOS transistor, and the target Vt of the NMOS transistor and the PMOS transistor can be easily provided. Can be achieved.

또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각의 게이트 절연막을 이종의 고유전막으로 형성하는 데 있어서, 게이트를 구성하는 폴리실리콘층과 게이트 절연막과의 사이에 금속질화막을 삽입함으로써 PMOS 영역에서 도판트 침투에 따른 문제를 방지할 수 있는 동시에 NMOS 영역 및 PMOS 영역에서 게이트 디플리션(depletion) 문제를 해결할 수 있다. 또한, 게이트 전극을 구성하는 금속질화막을 상기 금속질화막 구성 물질과는 다른 종류의 금속으로 도핑하고, 또한 상기 도핑용 금속으로서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 채널 타입에 따라 서로 다른 종류의 금속을 사용함으로써 트랜지스터의 채널 타입에 따라 서로 다른 일함수를 가지는 게이트 전극을 구현할 수 있으며, 트랜지스터의 채널 타입에 따라 적절한 Vt를 용이하게 맞출 수 있다. 따라서, 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 게이트 절연막의 신뢰성을 확보할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공할 수 있다. Further, in the method of manufacturing a semiconductor device according to the present invention, in forming the gate insulating film as a heterogeneous high dielectric film in the NMOS transistor and the PMOS transistor, a metal nitride film is formed between the polysilicon layer constituting the gate and the gate insulating film. Insertion can prevent problems due to dopant penetration in the PMOS region and solve gate depletion problems in the NMOS region and the PMOS region. In addition, the metal nitride film constituting the gate electrode is doped with a metal of a different type from the metal nitride film constituting material, and as the doping metal, an NMOS transistor and a PMOS transistor use different kinds of metals depending on the channel type. The gate electrodes having different work functions can be implemented according to the channel type of, and the appropriate Vt can be easily adjusted according to the channel type of the transistor. Therefore, in the fabrication of highly integrated semiconductor devices using the high dielectric film as the gate insulating film, the reliability of the gate insulating film can be ensured, and the optimal operating characteristics can be provided by securing the normal Vt in each of the NMOS transistor and the PMOS transistor. A semiconductor device can be provided.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the scope of the technical idea of the present invention. This is possible.

Claims (50)

반도체 기판에 형성된 채널 영역과, A channel region formed in the semiconductor substrate, 상기 채널 영역 위에 형성된 고유전막을 포함하는 게이트 절연막과, A gate insulating film including a high dielectric film formed on the channel region; 상기 게이트 절연막 위에 형성되고, 제1 금속의 질화물로 이루어지고 상기 제1 금속과는 다른 종류인 제2 금속으로 도핑되어 상기 제1 금속층 및 상기 제2 금속층을 포함하는 도핑된 금속질화막과, 상기 도핑된 금속질화막 위에 형성된 도전성 폴리실리콘층을 포함하는 게이트를 포함하는 것을 특징으로 하는 반도체 소자. A doped metal nitride film formed over the gate insulating film and made of a nitride of a first metal and doped with a second metal which is different from the first metal, the doped metal nitride film including the first metal layer and the second metal layer; And a gate comprising a conductive polysilicon layer formed on the metal nitride film. 제1항에 있어서, The method of claim 1, 상기 게이트는 상기 도핑된 금속질화막과 상기 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자. And the gate further comprises a metal-containing capping layer interposed between the doped metal nitride layer and the conductive polysilicon layer. 제2항에 있어서, The method of claim 2, 상기 금속함유 캡핑층은 금속, 금속산화물 또는 금속질화물로 이루어지는 것을 특징으로 하는 반도체 소자. The metal-containing capping layer is a semiconductor device, characterized in that made of a metal, metal oxide or metal nitride. 제2항에 있어서, 상기 금속함유 캡핑층은 산화알루미늄 또는 질화알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자. The semiconductor device according to claim 2, wherein the metal-containing capping layer is made of aluminum oxide or aluminum nitride. 제1항에 있어서, The method of claim 1, 상기 게이트 절연막은 The gate insulating film 상기 채널 영역의 바로 위에 형성되고 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층과, An interface layer formed directly on the channel region and formed of a low dielectric film having a first dielectric constant; 상기 인터페이스층 위에 형성되고 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 상기 고유전막을 포함하는 것을 특징으로 하는 반도체 소자. And said high dielectric film formed over said interface layer and having a second dielectric constant greater than said first dielectric constant. 제5항에 있어서, The method of claim 5, 상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 및 실리케이트막 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자. And the interface layer is made of any one selected from silicon oxide film, silicon oxynitride film, and silicate film. 제5항에 있어서, The method of claim 5, 상기 고유전막은 HfO2 및 Al2O3 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자. The high dielectric film is a semiconductor device, characterized in that consisting of any one selected from HfO 2 and Al 2 O 3 . 제1항에 있어서, The method of claim 1, 상기 도핑된 금속 질화막은 Al로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. And the doped metal nitride film is formed of a TaN film doped with Al. 제1항에 있어서, The method of claim 1, 상기 도핑된 금속질화막은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. The doped metal nitride film is a semiconductor device comprising a TaN film doped with a first element made of Al and at least one second element selected from O and N. 제1항에 있어서, The method of claim 1, 상기 도핑된 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. The doped metal nitride film is a semiconductor device comprising a TaN film doped with a La-based element. 제1항에 있어서, The method of claim 1, 상기 도핑된 금속질화막은 La 계열의 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. The doped metal nitride film includes a TaN film doped with a La-based first element and at least one second element selected from O and N. 반도체 기판에 형성된 제1 도전형 채널 영역과, 상기 제1 도전형 채널 영역 위에 형성된 제1 고유전막을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성되고 서로 다른 종류인 제1 금속 및 제2 금속을 포함하는 제1 금속질화막과 제1 도전성 폴리실리콘층을 포함하는 제1 게이트를 가지는 제1 MOS 트랜지스터와, A first gate insulating film including a first conductive channel region formed on the semiconductor substrate, a first high dielectric film formed on the first conductive channel region, a first metal formed on the first gate insulating film and different from each other; A first MOS transistor having a first metal nitride film including a second metal and a first gate including a first conductive polysilicon layer; 상기 반도체 기판에 형성된 제2 도전형 채널 영역과, 상기 제2 도전형 채널 영역 위에 형성된 제2 고유전막을 포함하는 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성되고 상기 제1 금속질화막과는 다른 조성을 가지는 제2 금속질화막 및 제2 도전성 폴리실리콘층을 포함하는 제2 게이트를 가지는 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자. A second gate insulating film including a second conductive channel region formed on the semiconductor substrate, a second high dielectric film formed on the second conductive channel region, and a first metal nitride layer formed on the second gate insulating film. And a second MOS transistor having a second gate including a second metal nitride film having a different composition and a second conductive polysilicon layer. 제12항에 있어서, The method of claim 12, 상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이고, The first MOS transistor is a PMOS transistor, the second MOS transistor is an NMOS transistor, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 상호 동일한 구조를 가지는 것을 특징으로 하는 반도체 소자. And the first gate insulating film and the second gate insulating film have the same structure. 제12항에 있어서, The method of claim 12, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 The first gate insulating film and the second gate insulating film are respectively 상기 제1 도전형 및 제2 도전형 채널 영역의 바로 위에 형성되고 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층과, An interface layer formed directly on the first conductivity type and second conductivity type channel regions and formed of a low dielectric film having a first dielectric constant; 상기 인터페이스층 위에 형성되고 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 상기 제1 및 제2 고유전막을 포함하는 것을 특징으로 하는 반도체 소자. And said first and second high dielectric films formed over said interface layer and having a second dielectric constant greater than said first dielectric constant. 제14항에 있어서, The method of claim 14, 상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 및 실리케이트막 중에서 선택되는 어느 하나로 이루어지고, The interface layer is made of any one selected from silicon oxide film, silicon oxynitride film, and silicate film, 상기 제1 및 제2 고유전막은 HfO2 및 Al2O3 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자. The first and second high dielectric film is a semiconductor device, characterized in that made of any one selected from HfO 2 and Al 2 O 3 . 제12항에 있어서, The method of claim 12, 상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이고, The first MOS transistor is a PMOS transistor, the second MOS transistor is an NMOS transistor, 상기 제1 금속질화막은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. And the first metal nitride film is formed of a TaN film doped with a first element made of Al and at least one second element selected from O and N. 제16항에 있어서, The method of claim 16, 상기 제1 게이트는 상기 제1 금속질화막과 상기 제1 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자. And the first gate further comprises a metal-containing capping layer interposed between the first metal nitride film and the first conductive polysilicon layer. 제17항에 있어서, The method of claim 17, 상기 금속함유 캡핑층은 금속, 금속산화물 또는 금속질화물로 이루어지는 것을 특징으로 하는 반도체 소자. The metal-containing capping layer is a semiconductor device, characterized in that made of a metal, metal oxide or metal nitride. 제17항에 있어서, The method of claim 17, 상기 금속함유 캡핑층은 산화알루미늄 또는 질화알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자. The metal-containing capping layer is a semiconductor device, characterized in that made of aluminum oxide or aluminum nitride. 제16항에 있어서, The method of claim 16, 상기 제2 금속질화막은 도핑되지 않은 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. And the second metal nitride film is formed of an undoped TaN film. 제16항에 있어서, The method of claim 16, 상기 제2 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. The second metal nitride film is a semiconductor device comprising a TaN film doped with a La-based element. 제12항에 있어서, The method of claim 12, 상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터이고, The first MOS transistor is a PMOS transistor, the second MOS transistor is an NMOS transistor, 상기 제2 금속질화막은 La 계열의 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. The second metal nitride film is a semiconductor device comprising a TaN film doped with a La-based element. 제22항에 있어서, The method of claim 22, 상기 제1 금속질화막은 Al로 이루어지는 제1 원소와, O 및 N 중에서 선택되는 적어도 하나의 제2 원소로 도핑된 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자. And the first metal nitride film is formed of a TaN film doped with a first element made of Al and at least one second element selected from O and N. 삭제delete 제23항에 있어서, The method of claim 23, wherein 상기 제1 게이트는 상기 제1 금속질화막과 상기 도전성 폴리실리콘층과의 사이에 개재되어 있는 금속함유 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자. And the first gate further comprises a metal-containing capping layer interposed between the first metal nitride film and the conductive polysilicon layer. 제25항에 있어서, The method of claim 25, 상기 금속함유 캡핑층은 금속층, 금속산화물 또는 금속질화물로 이루어지는 것을 특징으로 하는 반도체 소자. The metal-containing capping layer is a semiconductor device, characterized in that consisting of a metal layer, metal oxide or metal nitride. 제25항에 있어서, The method of claim 25, 상기 금속함유 캡핑층은 산화알루미늄 또는 질화알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자. The metal-containing capping layer is a semiconductor device, characterized in that made of aluminum oxide or aluminum nitride. 반도체 기판상에 게이트 절연막을 형성하는 단계와, Forming a gate insulating film on the semiconductor substrate; 상기 게이트 절연막 위에 제1 금속을 포함하는 금속질화막을 형성하는 단계와, Forming a metal nitride film including a first metal on the gate insulating film; 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 금속질화막위에 형성하는 단계와, Forming a capping layer on the metal nitride layer, the capping layer including a second metal having a different component from the first metal; 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 금속질화막을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성하는 단계와, Heat-treating the resultant material including the stacked structure of the metal nitride layer and the capping layer to form a doped metal nitride layer by doping the metal nitride layer with the second metal; 상기 도핑된 금속질화막 위에 도전성 폴리실리콘층을 형성하여 상기 도핑된 금속질화막 및 상기 도전성 폴리실리콘층을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And forming a conductive polysilicon layer on the doped metal nitride layer to form a gate including the doped metal nitride layer and the conductive polysilicon layer. 제28항에 있어서, The method of claim 28, 상기 금속 질화막은 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법. The metal nitride film is a manufacturing method of a semiconductor device, characterized in that made of TaN. 제28항에 있어서, The method of claim 28, 상기 제2 금속은 Al 또는 La 계열의 금속인 것을 특징으로 하는 반도체 소자의 제조 방법. The second metal is a manufacturing method of a semiconductor device, characterized in that the Al or La-based metal. 제28항에 있어서, The method of claim 28, 상기 캡핑층은 Al2O3막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법. The capping layer is a manufacturing method of a semiconductor device, characterized in that the Al 2 O 3 film. 제28항에 있어서, The method of claim 28, 상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 750 ∼ 950 ℃의 온도하에서 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법. And a resultant heat treatment at a temperature of 750 ° C. to 950 ° C. in order to form the doped metal nitride film, including a laminate structure of the metal nitride film and the capping layer. 제32항에 있어서, 33. The method of claim 32, 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The heat treatment is performed in at least one gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 . 제28항에 있어서, The method of claim 28, 상기 도핑된 금속질화막을 형성한 후 상기 도전성 폴리실리콘층을 형성하기 전에 상기 도핑된 금속질화막 위에 남아 있는 상기 캡핑층을 제거하여 상기 도핑된 금속질화막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And removing the capping layer remaining on the doped metal nitride layer after forming the doped metal nitride layer to form the conductive polysilicon layer to expose the doped metal nitride layer. Method of manufacturing the device. 제28항에 있어서, The method of claim 28, 상기 게이트 절연막을 형성하는 단계는 Forming the gate insulating film 상기 반도체 기판상에 제1 유전상수를 가지는 저유전막으로 이루어지는 인터페이스층을 형성하는 단계와, Forming an interface layer formed of a low dielectric film having a first dielectric constant on the semiconductor substrate; 상기 인터페이스층 위에 상기 제1 유전상수보다 더 큰 제2 유전상수를 가지는 고유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming a high dielectric film having a second dielectric constant greater than the first dielectric constant on the interface layer. 제35항에 있어서, 36. The method of claim 35 wherein 상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 및 실리케이트막 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법. The interface layer is a semiconductor device manufacturing method, characterized in that made of any one selected from silicon oxide film, silicon oxynitride film, and silicate film. 제35항에 있어서, 36. The method of claim 35 wherein 상기 고유전막은 HfO2막인 것을 특징으로 하는 반도체 소자의 제조 방법. The high dielectric film is a method of manufacturing a semiconductor device, characterized in that the HfO 2 film. 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비하는 단계와, Preparing a semiconductor substrate having a first MOS region having a first conductivity type channel and a second MOS region having a second conductivity type channel opposite to the first conductivity type; 상기 제1 MOS 영역 및 제2 MOS 영역에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성하는 단계와, Forming a first gate insulating film and a second gate insulating film in the first MOS region and the second MOS region, respectively; 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 금속을 포함하는 금속질화막을 형성하는 단계와, Forming a metal nitride film including a first metal on the first gate insulating film and the second gate insulating film, respectively; 상기 제1 MOS 영역 및 제2 MOS 영역중 상기 제1 MOS 영역에만 선택적으로 상기 제1 금속과는 다른 성분의 제2 금속을 포함하는 캡핑층을 상기 제1 게이트 절연막 위에 형성하는 단계와, Forming a capping layer on the first gate insulating layer, the capping layer including a second metal having a component different from that of the first metal, selectively in only the first MOS region of the first and second MOS regions; 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하여 상기 제1 MOS 영역에서만 상기 금속질화막을 상기 제2 금속으로 도핑하여 도핑된 금속질화막을 형성하는 단계와, Heat-treating the resulting product including the stacked structure of the metal nitride film and the capping layer to form a doped metal nitride film by doping the metal nitride film with the second metal only in the first MOS region; 상기 제1 MOS 영역에 있는 상기 도핑된 금속질화막 위와 상기 제2 MOS 영역에 있는 상기 금속질화막 위에 각각 도전성 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming a conductive polysilicon layer on the doped metal nitride film in the first MOS region and on the metal nitride film in the second MOS region, respectively. 제38항에 있어서, The method of claim 38, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 동일한 구조를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법. And the first gate insulating film and the second gate insulating film each have the same structure. 제38항에 있어서, The method of claim 38, 상기 제1 MOS 영역에만 선택적으로 상기 캡핑층을 형성하는 단계는 Selectively forming the capping layer only in the first MOS region; 상기 제1 MOS 영역 및 제2 MOS 영역에서 각각 상기 금속질화막 위에 상기 캡핑층을 형성하는 단계와, Forming the capping layer on the metal nitride layer in the first MOS region and the second MOS region, respectively; 상기 캡핑층을 어닐링하는 단계와,Annealing the capping layer; 상기 제1 MOS 영역에만 상기 어닐링된 캡핑층이 남도록 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Removing the annealed capping layer from the second MOS region such that the annealed capping layer remains only in the first MOS region. 제40항에 있어서, The method of claim 40, 상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계에서의 상기 열처리는 상기 캡핑층을 어닐링하는 단계에서의 어닐링 온도 및 어닐링 시간 보다 더 높은 온도에서 더 긴 시간 동안 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The heat treatment in the heat treatment of the resultant comprising the laminated structure of the metal nitride film and the capping layer to form the doped metal nitride film is higher than the annealing temperature and annealing time in the annealing the capping layer A method of manufacturing a semiconductor device, characterized in that it is carried out for a longer time at. 제41항에 있어서, The method of claim 41, wherein 상기 도핑된 금속질화막을 형성하기 위하여 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계에서, 상기 열처리는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 750 ∼ 950 ℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. In the step of heat-treating the resulting product including the laminated structure of the metal nitride film and the capping layer to form the doped metal nitride film, the heat treatment in the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 A method of manufacturing a semiconductor device, characterized in that carried out at a temperature of 750 ~ 950 ℃ under at least one selected gas atmosphere. 제41항에 있어서, The method of claim 41, wherein 상기 캡핑층을 어닐링하는 단계에서, 상기 어닐링은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 550 ∼ 750 ℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. In the annealing of the capping layer, the annealing is carried out at a temperature of 550 ~ 750 ℃ at least one gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 . The manufacturing method of the semiconductor element. 제40항에 있어서, The method of claim 40, 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와, The annealed capping layer exposed in the second MOS region while covering the annealed capping layer in the first MOS region with a photoresist pattern to remove the annealed capping layer in the second MOS region. Removing by wet etching method, 상기 제1 MOS 영역에 남아 있는 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And removing the photoresist pattern remaining in the first MOS region. 제44항에 있어서, The method of claim 44, 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 HF를 함유하는 세정액을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법. And a cleaning liquid containing HF is used to remove the annealed capping layer in the second MOS region. 제40항에 있어서, The method of claim 40, 상기 제2 MOS 영역에서 상기 어닐링된 캡핑층을 제거하기 위하여 상기 제1 MOS 영역에 있는 상기 어닐링된 캡핑층을 하드마스크층 및 포토레지스트 패턴으로 덮은 상태에서 상기 제2 MOS 영역에서 노출되어 있는 상기 어닐링된 캡핑층을 습식 식각 방법에 의하여 제거하는 단계와, The annealing exposed in the second MOS region while covering the annealed capping layer in the first MOS region with a hard mask layer and a photoresist pattern to remove the annealed capping layer in the second MOS region. Removing the capping layer by a wet etching method; 상기 제1 MOS 영역에 남아 있는 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And removing the photoresist pattern remaining in the first MOS region. 제46항에 있어서, 47. The method of claim 46 wherein 상기 하드마스크층은 ALD (atomic layer deposition) 공정에 의해 형성된 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법. The hard mask layer comprises a silicon oxide film formed by an ALD (atomic layer deposition) process. 제46항에 있어서, 47. The method of claim 46 wherein 상기 금속질화막 및 상기 캡핑층의 적층 구조를 포함하는 결과물을 열처리하는 단계는 상기 제1 MOS 영역에 상기 하드마스크층이 남아 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. And heat-treating the resultant material including the stacked structure of the metal nitride film and the capping layer, while the hard mask layer remains in the first MOS region. 제48항에 있어서, The method of claim 48, 상기 도핑된 금속질화막이 형성된 후, 상기 도핑된 금속질화막 위에 잔류하는 캡핑층과 상기 하드 마스크층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And after the doped metal nitride film is formed, removing the capping layer and the hard mask layer remaining on the doped metal nitride film. 제49항에 있어서, The method of claim 49, 상기 도핑된 금속질화막 위에 잔류하는 캡핑층과 상기 하드 마스크층을 제거하기 위하여 HF를 함유하는 세정액을 사용하는 습식 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. And a wet etching method using a cleaning solution containing HF to remove the capping layer remaining on the doped metal nitride layer and the hard mask layer.
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