KR100841370B1 - Manufacturing method of thin film transistor - Google Patents

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Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것으로 기판을 제공하고; 상기 기판상에 비정질 실리콘을 형성하고; 상기 비정질 실리콘을 열처리하여 다결정 실리콘을 형성하고; 상기 다결정 실리콘을 표면처리하고; 상기 다결정 실리콘을 패터닝하여 반도체층을 형성하고; 상기 반도체층과 절연되면서 중첩되는 게이트 전극을 형성하고; 상기 반도체층에 불순물을 주입하여 소스/드레인 영역을 형성하고; 상기 게이트 전극과 절연되면서, 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 것을 포함하는 박막 트랜지스터 제조방법을 제공한다. The present invention relates to a method for manufacturing a thin film transistor, and provides a substrate; Forming amorphous silicon on the substrate; Heat treating the amorphous silicon to form polycrystalline silicon; Surface treating the polycrystalline silicon; Patterning the polycrystalline silicon to form a semiconductor layer; Forming a gate electrode overlapping the semiconductor layer while being insulated from the semiconductor layer; Implanting impurities into the semiconductor layer to form source / drain regions; A method of manufacturing a thin film transistor comprising forming a source / drain electrode connected to the source / drain region while being insulated from the gate electrode.

상기 비정질 실리콘을 다결정 실리콘으로 고압 열처리하여 결정화할 경우 발생하는 산화막을 표면처리공정을 수행하여 제거함으로써, 게이트 전극과 반도체층의 채널영역 사이의 절연두께가 증가하는 것을 방지하고, 나아가서, 박막 트랜지스터의 구동전압 특성을 개선하는 효과를 얻을 수 있다.The oxide film generated when the amorphous silicon is crystallized by high pressure heat treatment with polycrystalline silicon is removed by performing a surface treatment process, thereby preventing an increase in insulation thickness between the gate electrode and the channel region of the semiconductor layer. The effect of improving the driving voltage characteristics can be obtained.

다결정 실리콘, 산화막 Polycrystalline silicon, oxide film

Description

박막 트랜지스터 제조방법{Manufacturing method of thin film transistor}Manufacturing method of thin film transistor

도 1a 내지 1e는 본 발명에 의한 박막 트랜지스터 제조방법을 나타내는 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present invention.

<도면의 주요부분에 대한 부호의 설명> <Description of the symbols for the main parts of the drawings>

100: 기판 110: 비정질 실리콘100: substrate 110: amorphous silicon

111: 다결정 실리콘, 반도체층 120: 산화막111: polycrystalline silicon, semiconductor layer 120: oxide film

111a, 111b: 소스/드레인 영역 111c: 채널영역 111a, 111b: source / drain regions 111c: channel region

115: 게이트 절연막 120: 층간 절연막 115: gate insulating film 120: interlayer insulating film

130: 게이트 전극 150: 소스/드레인 전극130: gate electrode 150: source / drain electrode

200: 열처리 210: 표면처리200: heat treatment 210: surface treatment

본 발명은 박막 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는 다결 정 실리콘상의 산화막을 제거하기 위한 표면처리에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a surface treatment for removing an oxide film on polycrystalline silicon.

일반적으로 평판 표시 장치는 구동방법에 따라 수동(Passive Matrix; PM) 구동 방식과 능동(Active Matrix; AM) 구동 방식으로 나누어지는데, 상기 수동 구동방식은 양극과 음극을 매트릭스 방식으로 교차 배열한 후 전압을 가하여 양극과 음극이 교차되는 부분인 화소에서 빛이 발생하는데 비하여, 능동 구동 방식은 화소마다 위치하는 박막 트랜지스터(Thin Film Transistor; TFT)를 이용하여 발광을 제어하는 특징이 있다. 이러한 상기 박막 트랜지스터는 액정표시장치(Liquid Crystal Display; LCD), 유기 전계 발광 표시장치(Organic Light Emitting Diode display; OLED) 등에 적용되고 있으며, 상기 박막 트랜지스터는 기판상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드레인과 소스영역의 사이에 형성되는 채널 영역을 갖는 반도체층을 포함하여 구성되고, 이 때, 상기 반도체층은 비정질 실리콘 또는 다결정 실리콘으로 형성할 수 있다.In general, a flat panel display device is divided into a passive matrix (PM) driving method and an active matrix (AM) driving method according to a driving method. While light is emitted from a pixel where an anode and a cathode cross each other by adding a light, an active driving method has a feature of controlling light emission using a thin film transistor (TFT) positioned for each pixel. The thin film transistor is applied to a liquid crystal display (LCD), an organic light emitting diode display (OLED), and the like, and the thin film transistor is a drain region doped with a high concentration of impurities on a substrate. And a semiconductor layer having a source region and a channel region formed between the drain and the source region, wherein the semiconductor layer may be formed of amorphous silicon or polycrystalline silicon.

상기 비정질 실리콘을 이용한 박막 트랜지스터는 저온 증착이 가능하다는 장점이 있으나, 전기적 특성과 신뢰성이 저하되고, 표시 소자의 대면적화가 어려워서 최근에는 다결정 실리콘을 많이 사용하고 있다. 이러한 상기 다결정 실리콘은 높은 전류 이동도와 고주파 동작 특성 및 낮은 누설 전류의 특성을 갖으며 비정질 실리콘을 결정화 과정을 통해 다결정 실리콘으로 형성할 수 있다. The thin film transistor using amorphous silicon has an advantage that low temperature deposition is possible, but since the electrical characteristics and reliability are deteriorated and the large area of the display element is difficult, polycrystalline silicon has been used in recent years. The polycrystalline silicon has high current mobility, high frequency operating characteristics, and low leakage current, and may form amorphous silicon as polycrystalline silicon through a crystallization process.

상기 결정화 방법에는 고온 결정화법에 의한 고상 열처리법(Solid Phase Crystallization), 급속 열처리법(Rapid Thermal Annealing)등이 있으며, 상기 고온 결정화법은 저비용 열처리 방법으로 널리 사용되고 있다. The crystallization method includes a solid phase thermal crystallization method and a rapid thermal annealing method by a high temperature crystallization method, and the high temperature crystallization method is widely used as a low cost heat treatment method.

상기 고온 결정화 방법은 열처리 공정을 H2O 분위기에서 고압으로 진행하여 열처리 시간을 단축시키고, 동일 시간 내 열처리 온도를 감소시키는 반면, 열처리 공정 시 비정질 실리콘이 다결정 실리콘으로 결정화되면서 산화막을 형성하여 게이트 전극과 반도체층의 채널영역 사이의 절연두께를 증가시키게 되고, 결국, 박막 트랜지스터의 구동전압 특성을 저하시키게 된다.In the high temperature crystallization method, the heat treatment process is performed at high pressure in an H 2 O atmosphere to shorten the heat treatment time and decrease the heat treatment temperature within the same time, while in the heat treatment process, amorphous silicon is crystallized into polycrystalline silicon to form an oxide film to form a gate electrode. The thickness of the insulating layer between the semiconductor layer and the channel region of the semiconductor layer is increased, thereby lowering the driving voltage characteristics of the thin film transistor.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로, 다결정 실리콘에 형성되는 산화막을 제거하여 박막 트랜지스터의 구동 특성을 개선하는데 그 목적이 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems of the prior art, and to improve driving characteristics of a thin film transistor by removing an oxide film formed on polycrystalline silicon.

본 발명의 상기 목적은 기판을 제공하고; 상기 기판상에 비정질 실리콘을 형성하고; 상기 비정질 실리콘을 열처리하여 다결정 실리콘을 형성하고; 상기 다결정 실리콘을 표면처리하고; 상기 다결정 실리콘을 패터닝하여 반도체층을 형성하고; 상기 반도체층과 절연되면서 중첩되는 게이트 전극을 형성하고; 상기 반도체층에 불순물을 주입하여 소스/드레인 영역을 형성하고; 상기 게이트 전극과 절연되면서, 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 것을 포함하는 박막 트랜지스터 제조방법에 의해 달성된다.It is an object of the present invention to provide a substrate; Forming amorphous silicon on the substrate; Heat treating the amorphous silicon to form polycrystalline silicon; Surface treating the polycrystalline silicon; Patterning the polycrystalline silicon to form a semiconductor layer; Forming a gate electrode overlapping the semiconductor layer while being insulated from the semiconductor layer; Implanting impurities into the semiconductor layer to form source / drain regions; It is achieved by a thin film transistor manufacturing method comprising forming a source / drain electrode connected to the source / drain region, while being insulated from the gate electrode.

< 실시 예 ><Example>

도 1a 내지 도 1e는 본 발명에 의한 박막 트랜지스터 제조방법을 나타내는 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present invention.

먼저, 도 1a를 참조하면, 유리 또는 플라스틱 재질의 절연 기판(100) 상에 비정질 실리콘(110)을 증착한다. First, referring to FIG. 1A, amorphous silicon 110 is deposited on an insulating substrate 100 made of glass or plastic.

상기 비정질 실리콘(110)의 증착 방법으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 등의 통상의 증착 방법을 사용한다. PECVD 법은 330 ℃ 내지 430 ℃에서 1 내지 1.5 Torr의 압력으로 SiH4 + Ar 또는 H2를 사용하여 수행하고, LPCVD는 400 내지 500 ℃ 내외의 온도에서 0.2~0.4Torr으로 Si2H6 + Ar를 사용하여 수행할 수 있다.As the deposition method of the amorphous silicon 110, a conventional deposition method such as plasma enhanced chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD) is used. PECVD method is carried out using SiH 4 + Ar or H 2 at a pressure of 1 to 1.5 Torr at 330 ℃ to 430 ℃, LPCVD is Si 2 H 6 + Ar at 0.2 ~ 0.4 Torr at a temperature of 400 to 500 ℃ Can be done using

상기 비정질 실리콘(110)을 증착하기 전에 기판(100)으로부터 발생하는 오염물 등이 비정질 실리콘(110)으로 확산되는 것을 막거나 비정질 실리콘(110)과 기판(100) 사이의 계면 특성을 개선하기 위하여 SiNx 또는 SiO2 등의 버퍼층(미도시)을 더 형성할 수도 있다.In order to prevent contaminants or the like generated from the substrate 100 from being diffused into the amorphous silicon 110 before the deposition of the amorphous silicon 110 or to improve the interfacial property between the amorphous silicon 110 and the substrate 100. Alternatively, a buffer layer (not shown) such as SiO 2 may be further formed.

다음으로 도 1b를 참조하면, 상기 비정질 실리콘(110)을 열처리(200) 하는데비정질 실리콘(110)에 열이 가하지는 경우 비정질 실리콘(110)이 녹음과 동시에 냉각되면서, 다결정 실리콘(111)으로 결정화되고, 이 때, 상기 다결정 실리콘(111) 표면에는 상기 결정화 시 발생하는 열에 의한 산화막(120)이 형성된다.Next, referring to FIG. 1B, when heat is applied to the amorphous silicon 110, when the heat is applied to the amorphous silicon 110, the amorphous silicon 110 is cooled at the same time as the recording, and crystallized into the polycrystalline silicon 111. At this time, the oxide film 120 is formed on the surface of the polycrystalline silicon 111 by the heat generated during the crystallization.

보다 상세하게, 열처리 공정(200)은 고상 열처리법(Solid Phase Crystallization), 급속 열처리법(Rapid Thermal Annealing)등과 같은 통상의 고온 열처리 공정을 통해 H2O 분위기에서 550 내지 750 ℃의 열처리 온도를 사용하는데, 바람직하게는 600 내지 710 ℃로 진행한다. 만약, 550 ℃ 이하인 경우에는 결정화 진행이 되지 않고, 750 ℃ 이상인 경우에는 기판(100)이 휘어질 가능성이 있다. More specifically, the heat treatment process 200 uses a heat treatment temperature of 550 to 750 ° C. in a H 2 O atmosphere through conventional high temperature heat treatment processes such as solid phase crystallization, rapid thermal annealing, and the like. But preferably proceeds to 600 to 710 ℃. If the temperature is 550 ° C. or less, the crystallization progresses. If the temperature is 750 ° C. or more, the substrate 100 may be bent.

그리고, H2O의 압력은 10,000 내지 2 MPa인 것이 바람직한데, 결정화 속도가 압력에 비례하기 때문에 너무 압력이 낮은 경우에는 결정화 속도가 늦어 열처리 시간이 길어지며 이에 따라 기판(100)에 영향을 줄 수도 있어 바람직하지 않고, 너무 고압인 경우에는 폭발의 위험이 있으므로 10,000 내지 2 MPa의 압력에서 열처리하는 것이 바람직하다.In addition, the pressure of H 2 O is preferably 10,000 to 2 MPa. Since the crystallization rate is proportional to the pressure, when the pressure is too low, the crystallization rate is slow and the heat treatment time is long, thereby affecting the substrate 100. It may be undesirable, and if it is too high, there is a risk of explosion, so heat treatment at a pressure of 10,000 to 2 MPa is preferable.

이 때, H2O 분위기에서 고온, 고압의 결정화를 진행함으로써, 다결정 실리콘(111) 표면에 산소결합에 의한 SiO2 산화막(120)이 형성된다.At this time, by performing crystallization at high temperature and high pressure in an H 2 O atmosphere, the SiO 2 oxide film 120 formed by oxygen bonding is formed on the surface of the polycrystalline silicon 111.

다음으로 도 1c를 참조하면, 다결정 실리콘층(111)에 표면처리(210) 과정을 수행하여 상기 산화막(120)을 제거할 수 있는데, 이 때, 상기 표면처리(210)는 농도가 NH4F 17%, HF 0.7% 인 BOE(Buffered Oxide Etchant)를 이용하여 상기 산화막(120)을 습식식각 하는 방법으로 100초 동안 수행할 수 있다.Next, referring to FIG. 1C, the oxide film 120 may be removed by performing a surface treatment 210 process on the polycrystalline silicon layer 111, wherein the surface treatment 210 has a concentration of NH 4 F. The oxide film 120 may be wet-etched using BOE (Buffered Oxide Etchant) having 17% and HF 0.7% for 100 seconds.

다음으로, 도 1d를 참조하면, 상기 다결정 실리콘층(111)을 식각하여 일정패턴의 반도체층(111)을 형성하고, 상기 반도체층(111)상에 SiO2 또는 SiNx로 게이트 절연막(115)을 형성한다.Next, referring to FIG. 1D, the semiconductor layer 111 having a predetermined pattern is formed by etching the polycrystalline silicon layer 111, and the gate insulating layer 115 is formed of SiO 2 or SiN x on the semiconductor layer 111. Form.

상기 게이트 절연막(115) 상에 MoW, Al/Cu 등으로 일정패턴의 게이트 전극(130)을 반도체층(111)에 대응되도록 형성한다.  The gate electrode 130 having a predetermined pattern is formed on the gate insulating layer 115 to correspond to the semiconductor layer 111 by MoW, Al / Cu, or the like.

이 때, 상기 게이트 전극(130)을 마스크로 고농도 불순문 이온(220)을 주입하여 소스/드레인 영역(111a, 111b)을 형성하고, 상기 소스/드레인 영역(111a, 111b)사이에 채널영역(111c)을 형성한다.In this case, the high concentration non-order ions 220 are implanted using the gate electrode 130 as a mask to form source / drain regions 111a and 111b, and a channel region between the source / drain regions 111a and 111b. 111c).

다음으로, 도 1e를 참조하면, 상기 게이트 전극(130) 상부에 기판 전면에 걸쳐 SiO2 또는 SiNx으로 층간 절연막(120)을 형성하고, 상기 층간 절연막(120)을 관통하는 콘택 홀(151)을 통하여 상기 반도체층(130)의 소스/드레인 영역(111a, 111b)과 연결되는 소스/드레인 전극(150)을 형성하여 박막 트랜지스터를 구현할 수 있다.Next, referring to FIG. 1E, an interlayer insulating layer 120 is formed of SiO 2 or SiNx over the entire surface of the substrate on the gate electrode 130, and the contact hole 151 penetrating the interlayer insulating layer 120 is formed. The thin film transistor may be implemented by forming a source / drain electrode 150 connected to the source / drain regions 111a and 111b of the semiconductor layer 130.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 박막 트랜지스터 제조방법은 비정질 실리콘을 다결정 실리콘으로 고압 열처리하여 결정화할 경우 발생하는 산화막을 표면처리공정을 수행 하여 제거함으로써, 게이트 전극과 반도체층의 채널영역 사이의 절연두께가 증가하는 것을 방지하고, 나아가서, 박막 트랜지스터의 구동전압 특성을 개선하는 효과를 얻을 수 있다.Accordingly, the method of manufacturing the thin film transistor of the present invention increases the insulation thickness between the gate electrode and the channel region of the semiconductor layer by performing a surface treatment process to remove the oxide film generated when the amorphous silicon is crystallized by high pressure heat treatment with polycrystalline silicon. Can be prevented, and furthermore, the effect of improving the driving voltage characteristics of the thin film transistor can be obtained.

Claims (5)

기판을 제공하고;Providing a substrate; 상기 기판상에 비정질 실리콘을 형성하고;Forming amorphous silicon on the substrate; 상기 비정질 실리콘을 열처리하여 다결정 실리콘을 형성하고;Heat treating the amorphous silicon to form polycrystalline silicon; 상기 다결정 실리콘을 표면처리하고;Surface treating the polycrystalline silicon; 상기 다결정 실리콘을 패터닝하여 반도체층을 형성하고;Patterning the polycrystalline silicon to form a semiconductor layer; 상기 반도체층과 절연되면서 중첩되는 게이트 전극을 형성하고;Forming a gate electrode overlapping the semiconductor layer while being insulated from the semiconductor layer; 상기 반도체층에 불순물을 주입하여 소스/드레인 영역을 형성하고;Implanting impurities into the semiconductor layer to form source / drain regions; 상기 게이트 전극과 절연되면서, 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 것을 포함하며,Forming a source / drain electrode connected to the source / drain region while being insulated from the gate electrode, 상기 열처리는 H2O 분위기에서 진행하는 것을 특징으로 하는 박막 트랜지스터 제조방법.The heat treatment is a thin film transistor manufacturing method characterized in that the progress in the H 2 O atmosphere. 삭제delete 제1항에 있어서, The method of claim 1, 상기 열처리는 550 내지 750 ℃의 온도 및 10,000 내지 2 MPa 압력으로 진행하는 것을 특징으로 하는 박막 트랜지스터 제조방법.The heat treatment is a thin film transistor manufacturing method characterized in that at a temperature of 550 to 750 ℃ and 10,000 to 2 MPa pressure. 제1항에 있어서, The method of claim 1, 상기 표면처리는 습식식각인 것을 특징으로 하는 박막 트랜지스터 제조방법.The surface treatment is a thin film transistor manufacturing method characterized in that the wet etching. 제4항에 있어서, The method of claim 4, wherein 상기 습식식각은 NH4F 17%, HF 0.7%로 구성되는 BOE를 사용하는 것을 특징으로 하는 박막 트랜지스터 제조방법.The wet etching is a thin film transistor manufacturing method using a BOE consisting of NH 4 F 17%, HF 0.7%.
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KR20050110346A (en) * 2004-05-18 2005-11-23 삼성에스디아이 주식회사 Method for fabricating semiconductor device

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