KR100837223B1

KR100837223B1 - Flash memory device having a multi level cell and method of reading thereof

Info

Publication number: KR100837223B1
Application number: KR1020060125973A
Authority: KR
Inventors: 김경섭
Original assignee: 김경섭
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-06-11

Abstract

A flash memory device having a multi level cell and a reading method thereof are provided to perform normal read operation even though at least more than two data have a threshold voltage below 0V, by performing read operation as applying a bulk bias during the read operation of data with a threshold voltage below 0V. According to a flash memory device having memory cells arranged in a plurality of bit lines and a plurality of word lines, a row decoder(440) generates a block selection signal according to a row address signal. A high voltage generator(430) applies a bulk bias to a bulk in order to increase a threshold voltage of the memory cell while lower bits of data stored in a memory cell selected according to the block selection signal is detected. Page buffers are connected to the bit lines.

Description

멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출 방법{Flash memory device having a multi level cell and method of reading thereof}Flash memory device having a multi level cell and method of reading

도 1은 본 발명의 실시예에 따른 멀티 레벨 셀의 문턱전압 분포를 설명하기 위한 그래프이다. 1 is a graph illustrating a threshold voltage distribution of a multi-level cell according to an embodiment of the present invention.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 멀티 레벨 셀의 리드 동작을 설명하기 위한 그래프이다. 2A to 2C are graphs for describing a read operation of a multi-level cell according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 멀티 레벨 셀의 리드 동작 시 벌크 바이어스에 따라 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a method of adjusting a threshold voltage according to a bulk bias during a read operation of a multi-level cell according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 리드 동작을 위한 플래시 메모리 장치를 설명하기 위한 회로도이다. 4 is a circuit diagram illustrating a flash memory device for a read operation according to an embodiment of the present invention.

도 5는 도 4에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.FIG. 5 is a circuit diagram illustrating the page buffer illustrated in FIG. 4.

도 6은 본 발명의 실시예에 따른 플래시 메모리 장치의 MSB 리드 동작을 설명하기 위한 데이터 흐름도이다.6 is a data flowchart illustrating an MSB read operation of a flash memory device according to an embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 플래시 메모리 장치의 LSB 리드 동작을 설명하기 위한 데이터 흐름도이다.7 is a data flowchart illustrating an LSB read operation of a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

300 : 반도체 기판 302 : N웰300: semiconductor substrate 302: N well

304 : P웰 306 : 터널 절연막304: P well 306: Tunnel insulating film

308 : 전하 저장막 310 : 유전체막308: charge storage film 310: dielectric film

312 : 콘트롤 게이트 314 : 소오스/드레인312 control gate 314 source / drain

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 하나의 메모리 셀에 저장된 2비트의 데이터를 독출하기 플래시 메모리 장치와 그것의 독출 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a flash memory device for reading two bits of data stored in one memory cell and a method of reading the same.

플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.Flash memory is generally divided into NAND flash memory and NOR flash memory. NOR flash memory has a good random access time characteristic because memory cells are independently connected to bit lines and word lines, whereas NAND flash memory has a plurality of memory cells connected in series so that one contact per cell string is provided. Since only requires, it has excellent characteristics in terms of integration degree. Therefore, a NAND structure is mainly used for highly integrated flash memory.

최근에는, 동일한 집적도 내에서 플래시 메모리의 정보 저장 능력을 더욱 향 상시키기 위해 한 개의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell ; MLC)이라고 한다. 멀티 레벨 셀(MLC)은 통상적으로 2비트 이상의 데이터, 즉 4가지 이상의 데이터를 각각 서로 다른 문턱전압으로 표현한다. 이때, 소거된 메모리 셀의 문턱전압만 0V보다 낮고, 나머지 3가지 데이터(예를 들어, "10", "01", "11")가 저장된 메모리 셀의 문턱전압은 모두 0V보다 높다. Recently, in order to further improve the information storage capability of the flash memory within the same degree of integration, research has been actively conducted on multi-bit cells capable of storing two or more bits of data in one memory cell. This type of memory cell is commonly referred to as a multi-level cell (MLC). A multi-level cell (MLC) typically represents two or more bits of data, that is, four or more pieces of data, with different threshold voltages. At this time, only the threshold voltage of the erased memory cell is lower than 0V, and the threshold voltages of the memory cells in which the remaining three data (eg, “10”, “01”, and “11”) are stored are higher than 0V.

이에 대하여, 본 발명은 문터전압이 0V보다 낮은 데이터의 리드 동작 시 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 리드 동작을 실시함으로써, 2비트 이상의 데이터로 표현할 수 있는 여러 가지의 데이터 중 문턱전압이 0V보다 낮은 데이터가 적어도 2가지 이상 존재하더라도 정상적인 리드 동작이 가능하다. In contrast, the present invention performs a read operation in a state in which a bulk bias is applied so that the threshold voltage becomes higher than 0 V during a read operation of data having a lower gate voltage of 0 V, and thus, among the various data that can be represented by data of 2 bits or more. Normal read operation is possible even if there are at least two types of data having a threshold voltage lower than 0V.

본 발명의 실시예에 따르면 복수의 비트라인들 및 복수의 워드라인들로 배열된 메모리 셀들을 갖는 플래시 메모리 장치가 제공된다. 플래시 메모리 장치는 로우 어드레스 신호에 따라 블록 선택 신호를 생성하는 로우 디코더와, 블록 선택 신호에 따라 선택된 블록의 메모리 셀에 저장된 데이터의 하위 비트를 검출하는 동안 메모리 셀의 문턱전압이 높아지도록 벌크에 벌크 바이어스를 인가하기 위한 고전압 발생기, 및 비트라인들에 각각 접속되는 페이지 버퍼들을 포함한다.According to an embodiment of the present invention, a flash memory device having memory cells arranged in a plurality of bit lines and a plurality of word lines is provided. The flash memory device is bulk in bulk so as to increase a threshold voltage of a memory cell while detecting a low bit of data stored in a memory cell of a block selected according to the block selection signal and a row decoder generating a block selection signal according to the row address signal. A high voltage generator for applying bias, and page buffers connected to the bit lines, respectively.

예시적인 실시예에 있어서, 데이터는 다르지만 문턱전압이 0V보다 낮은 메모리 셀들 중 문턱전압이 가장 낮은 메모리 셀을 제외한 나머지 메모리 셀들의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한다. In an exemplary embodiment, the bulk bias is applied such that the threshold voltages of the remaining memory cells except the memory cells having the lowest threshold voltage among the memory cells having different data but lower than 0V are higher than 0V.

예시적인 실시예에 있어서, 고전압 발생기는 리드 동작에 필요한 동작 전압들을 더 생성한다. In an exemplary embodiment, the high voltage generator further generates operating voltages required for read operation.

예시적인 실시예에 있어서, 블록 선택 신호에 따라 동작 전압들을 워드라인들로 각각 전달하기 위한 스위칭부를 더 포함한다. The exemplary embodiment may further include a switching unit configured to transfer operating voltages to word lines, respectively, according to the block selection signal.

예시적인 실시예에 있어서, 메모리 셀들을 포함하는 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 벌크에 형성될 수 있다. In an exemplary embodiment, blocks including memory cells may be divided into at least two groups to be formed in different bulks.

예시적인 실시예에 있어서, 벌크가 N웰이다. In an exemplary embodiment, the bulk is N well.

예시적인 실시예에 있어서, 벌크 바이어스가 해당 벌크로만 인가되도록 벌크 선택 신호에 따라 벌크 바이어스를 전달하는 벌크 선택부를 더 포함할 수 있다. In an exemplary embodiment, the apparatus may further include a bulk selector configured to transfer the bulk bias according to the bulk select signal such that the bulk bias is applied only to the corresponding bulk.

예시적인 실시예에 있어서, 로우 디코더가 벌크 선택 신호를 출력한다.In an exemplary embodiment, the row decoder outputs a bulk select signal.

본 발명의 실시예에 따른 멀티 레벨 셀의 리드 방법은 제1 내지 제4 데이터 중 하나의 데이터가 각각 저장되며 제1 및 제2 데이터가 각각 저장된 메모리 셀들의 문턱전압이 0V보다 낮도록 프로그램된 메모리 셀들이 제공되는 단계와, 메모리 셀에 저장된 데이터의 상위 비트를 검출하기 위한 제1 리드 동작을 실시하는 단계와, 제1 데이터와 나머지 데이터를 구분하기 위하여 제2 데이터가 저장된 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 메모리 셀에 저장된 데이터의 하위 비트를 검출하기 위한 제2 리드 동작을 실시하는 단계, 및 제4 데이터와 나머지 데이터를 구분하기 위하여 메모리 셀에 저장된 데이터의 하위 비트를 검출하기 위한 제3 리드 동작을 실시하는 단계를 포함한다.In a multi-level cell read method according to an embodiment of the present invention, a memory is programmed such that one of the first to fourth data is stored and the threshold voltages of the memory cells in which the first and second data are stored are lower than 0V, respectively. Providing cells, performing a first read operation to detect higher bits of data stored in the memory cell, and threshold voltages of the memory cell in which the second data is stored to distinguish the first data from the remaining data. Performing a second read operation for detecting a lower bit of data stored in the memory cell while applying a bulk bias to be higher than 0 V; and lowering the data stored in the memory cell to distinguish the fourth data from the remaining data. Performing a third read operation to detect the bit.

예시적인 실시예에 있어서, 제1 데이터가 '11'이고, 제2 데이터가 '10'이고, 제3 데이터가 '00'이고, 제4 데이터가 '01'이다.In an exemplary embodiment, the first data is '11', the second data is '10', the third data is '00', and the fourth data is '01'.

예시적인 실시예에 있어서, 제1 리드 동작 시 선택된 워드라인에 0V의 리드 전압이 인가된다.In an exemplary embodiment, a read voltage of 0 V is applied to the selected word line during the first read operation.

예시적인 실시예에 있어서, 제2 리드 동작 시 선택된 워드라인에 0V의 리드 전압이 인가된다.In an exemplary embodiment, a read voltage of 0 V is applied to the selected word line during the second read operation.

본 발명의 다른 실시예에 따른 멀티 레벨 셀의 리드 방법은 선택된 워드라인에 제1 리드 전압을 인가하여 메모리 셀의 문턱전압을 검출하는 제1 리드 동작을 실시하는 단계, 및 문턱전압이 소거된 메모리 셀의 문턱전압보다는 높지만 0V보다 낮게 프로그램된 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서, 선택된 워드라인에 제2 리드 전압을 인가하여 메모리 셀의 문턱전압을 검출하는 제2 리드 동작을 실시하는 단계를 포함한다. According to another exemplary embodiment of the present inventive concept, a method of reading a multi-level cell may include performing a first read operation of detecting a threshold voltage of a memory cell by applying a first read voltage to a selected word line, and removing the threshold voltage. A second voltage that detects the threshold voltage of the memory cell by applying a second read voltage to the selected word line while applying a bulk bias such that the threshold voltage of the memory cell programmed to be higher than the threshold voltage of the cell but lower than 0 V is higher than 0 V Performing a read operation.

예시적인 실시예에 있어서, 제1 리드 동작은 메모리 셀의 문턱전압이 0V보다 높은지 또는 낮은지를 검출한다. In an exemplary embodiment, the first read operation detects whether the threshold voltage of the memory cell is higher or lower than 0V.

예시적인 실시예에 있어서, 제1 리드 동작 시 선택된 워드라인에 제1 리드 전압으로 0V가 인가된다.In an exemplary embodiment, 0 V is applied as the first read voltage to the selected word line during the first read operation.

예시적인 실시예에 있어서, 제1 리드 동작은 문턱전압이 0V보다 높은 메모리 셀들의 문턱전압의 레벨을 검출한다. In an exemplary embodiment, the first read operation detects a level of threshold voltages of memory cells whose threshold voltage is greater than 0V.

예시적인 실시예에 있어서, 제2 리드 동작 시 선택된 워드라인에 제2 리드 전압으로 0V가 인가된다. In an exemplary embodiment, 0 V is applied as the second read voltage to the selected word line during the second read operation.

예시적인 실시예에 있어서, 벌크 바이어스가 메모리 셀의 N웰로 인가된다. In an exemplary embodiment, a bulk bias is applied to the N wells of the memory cell.

예시적인 실시예에 있어서, 메모리 셀들을 포함하는 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 벌크에 형성되며, 벌크 바이어스가 리드 동작이 실시되는 블록의 벌크로만 인가된다. In an exemplary embodiment, blocks including memory cells are divided into at least two groups to be formed in different bulks, and a bulk bias is applied only to the bulk of the block in which the read operation is performed.

본 발명의 또 다른 실시예에 따른 멀티 레벨 셀의 리드 방법에 있어서, 선택된 워드라인에 제1 리드 전압을 인가하여 메모리 셀의 문턱전압을 검출하는 제1 리드 동작을 실시하는 단계, 및 문턱전압이 소거된 메모리 셀의 문턱전압보다는 높지만 0V보다 낮게 프로그램된 메모리 셀의 워드라인에 음전위의 제2 리드 전압을 인가하여 메모리 셀의 문턱전압을 검출하는 제2 리드 동작을 실시하는 단계를 포함한다.In the multi-level cell read method according to another embodiment of the present invention, the step of performing a first read operation for detecting the threshold voltage of the memory cell by applying a first read voltage to the selected word line, and the threshold voltage And performing a second read operation of detecting a threshold voltage of the memory cell by applying a second read voltage of a negative potential to a word line of the memory cell programmed higher than the threshold voltage of the erased memory cell but lower than 0V.

예시적인 실시예에 있어서, 제1 리드 동작은 메모리 셀의 문턱전압이 0V보다 높은지 또는 낮은지를 검출한다.In an exemplary embodiment, the first read operation detects whether the threshold voltage of the memory cell is higher or lower than 0V.

예시적인 실시예에 있어서, 제2 리드 동작 시 독출하려는 데이터가 저장된 메모리 셀은 턴오프되고 데이터가 저장된 메모리 셀의 문턱전압보다는 낮은 문턱전압을 갖는 메모리 셀이 모두 턴온되도록 제2 리드 전압이 인가된다.In an exemplary embodiment, the memory cell in which data to be read is stored is turned off during the second read operation, and the second read voltage is applied such that all memory cells having a threshold voltage lower than the threshold voltage of the memory cell in which the data is stored are turned on. .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 멀티 레벨 셀의 문턱전압 분포를 설명하기 위한 그래프이다. 본 발명은 2비트로 표현할 수 있는 네 가지의 데이터(예를 들어, "11", "10", "01" 및 "00") 중에 문턱전압이 0V보다 낮은 데이터가 2가지 이상 존재하더라도, 문터전압이 0V보다 낮은 데이터의 리드 동작 시 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 리드 동작을 실시함으로써, 음전압을 사용하지 않더라도 정상적인 리드 동작이 가능하다. 1 is a graph illustrating a threshold voltage distribution of a multi-level cell according to an embodiment of the present invention. According to the present invention, even if two or more pieces of data having a threshold voltage lower than 0V exist among four types of data that can be represented by two bits (for example, "11", "10", "01", and "00"), In the read operation of the data lower than 0V, the read operation is performed with the bulk bias applied so that the threshold voltage becomes higher than 0V, so that normal read operation is possible without using the negative voltage.

상기와 같이, 2비트로 표현될 수 있는 4가지 데이터 중 적어도 2가지 이상의 데이터의 문턱전압이 0V보다 낮도록 프로그램 하는 방법을 간략하게 설명하면 다음과 같다. 소거 동작에 의해 모든 메모리 셀의 문턱전압이 0V보다 낮아지며, 구체적으로 -2.7V이하까지 낮아진다. 이 상태에서, 소거된 메모리 셀들 중에서 일부 메모리 셀의 문턱전압이 높아지도록 제1 프로그램 동작을 실시한다. 이때, 제1 프로그램 동작 시간을 짧게 조절하거나 프로그램 동작을 위해 워드라인으로 인가되는 프로그램 전압의 레벨을 낮추면, 메모리 셀의 문턱전압이 소거된 메모리 셀의 문턱전압보다는 높아지지만 0V보다는 낮도록 메모리 셀을 프로그램 할 수 있다. 이후, 소거된 셀과 프로그램된 메모리 셀의 문턱전압이 보다 더 높아지도록 제2 프로그램 동작을 실시하면, 도 1에 도시된 바와 같이, 2가지의 데이터(예를 들어, "00", "10")의 문턱전압이 0V보다 낮아지도록 프로그램 동작을 실시할 수 있다. As described above, a method of programming a threshold voltage of at least two or more data among four data that can be represented by two bits to be lower than 0V will be briefly described as follows. By the erase operation, the threshold voltages of all the memory cells are lower than 0V, specifically, lower than -2.7V. In this state, the first program operation may be performed to increase the threshold voltage of some memory cells among the erased memory cells. In this case, when the first program operation time is shortened or the level of the program voltage applied to the word line for the program operation is lowered, the memory cell is increased so that the threshold voltage of the memory cell is higher than the threshold voltage of the erased memory cell but lower than 0V. You can program it. Subsequently, when the second program operation is performed such that the threshold voltages of the erased cell and the programmed memory cell become higher, two types of data (for example, “00” and “10”) are illustrated in FIG. 1. The program operation may be performed such that the threshold voltage of?) Is lower than 0V.

이하, 2개 이상의 데이터의 문턱전압이 0V보다 낮도록 프로그램된 경우의 리드 동작을 설명하기로 한다. Hereinafter, a read operation when a threshold voltage of two or more data is programmed to be lower than 0V will be described.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 멀티 레벨 셀의 리드 동작을 설명하기 위한 그래프이다. 구체적으로, 도 2a는 본 발명의 실시예에 따른 플래시 메모리 장치의 MSB 리드 동작 시 워드 라인에 인가되는 리드 전압을 보여주는 도면이다. 도 2b 및 도 2c는 본 발명의 실시예에 따른 플래시 메모리 장치의 LSB 리드 동작 시 워드 라인에 인가되는 리드 전압을 보여주는 도면이다. 2A to 2C are graphs for describing a read operation of a multi-level cell according to an embodiment of the present invention. In detail, FIG. 2A illustrates a read voltage applied to a word line during an MSB read operation of a flash memory device according to an exemplary embodiment of the present invention. 2B and 2C illustrate a read voltage applied to a word line during an LSB read operation of a flash memory device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 도 1에서 서술한 프로그램 방법에 따라 2비트로 표현될 수 있는 4가지 데이터 중 적어도 2가지 이상의 데이터의 문턱전압이 0V보다 낮도록 프로그램 한 상태에서, 제1 리드 동작을 실시한다. 여기서, 제1 리드 동작은 2비트의 데이터 중 상위 비트(MSB)를 독출하기 위한 것으로 MSB 리드 동작이라고도 한다. Referring to FIG. 2A, a first read operation is performed in a state in which a threshold voltage of at least two or more data among four data that can be represented by two bits is programmed to be lower than 0V according to the program method described with reference to FIG. 1. . Here, the first read operation is to read the upper bit MSB of the 2-bit data and is also called the MSB read operation.

메모리 셀들의 문턱전압을 살펴보면, 상위 비트(MSB)가 "0"인 메모리 셀들의 문턱 전압은 모두 0V보다 높고, 상위 비트(MSB)가 "1"인 메모리 셀들의 문턱 전압은 모두 0V보다 낮다. 따라서, 상위 비트(MSB)를 검출하기 위한 제1 리드 동작 시 워드라인으로 인가되는 제1 리드 전압(Vread1)을 0V로 인가하여 제1 리드 동작을 실시하면, 상위 비트(MSB)가 "0"인 메모리 셀들은 턴오프되고 상위 비트(MSB)가 "1"인 메모리 셀들은 턴오프된다. 이렇게, 제1 리드 전압(Vread1)을 0V로 인가한 상태에서 메모리 셀이 턴온되는지 턴오프되는지를 검출하면, 상위 비트(MSB)가 "0"인지 "1"인지를 독출할 수 있다. 이렇듯, 상위 비트(MSB)를 독출하는 제1 리드 동작 시 제1 리드 전압(Vread1)으로 0V가 인가된다. Referring to the threshold voltages of the memory cells, the threshold voltages of the memory cells having the upper bit MSB of "0" are all higher than 0 V, and the threshold voltages of the memory cells having the upper bit MSB of "1" are all lower than 0V. Therefore, when the first read operation is performed by applying the first read voltage Vread1 applied to the word line to 0V during the first read operation for detecting the upper bit MSB, the upper bit MSB is “0”. In-memory cells are turned off and memory cells whose upper bit MSB is "1" are turned off. In this manner, when the memory cell is turned on or turned off while the first read voltage Vread1 is applied to 0V, the upper bit MSB may be read as “0” or “1”. As described above, 0 V is applied to the first read voltage Vread1 during the first read operation of reading the upper bit MSB.

도 2b 및 도 2c를 참조하면, 상위 비트(MSB)를 독출한 후에는 하위 비트(LSB)를 독출하기 위하여 제2 리드 동작을 실시하는데, 제2 리드 동작은 두 번에 걸쳐 실시된다. 구체적으로, 하위 비트(LSB)가 "1"인 메모리 셀은 문턱전압이 가장 높거나 가장 낮다. 따라서, 문턱전압이 가장 낮은 메모리 셀을 구분하기 위한 리드 동작(이하, '제1 LSB 리드 동작'이라 함)과, 문턱전압이 가장 높은 메모리 셀을 구분하기 위한 리드 동작(이하, '제2 LSB 리드 동작'이라 함)이 실시되어야 한다. 2B and 2C, after reading the upper bit MSB, a second read operation is performed to read the lower bit LSB, and the second read operation is performed twice. In detail, the memory cell having the low bit LSB of “1” has the highest or lowest threshold voltage. Therefore, a read operation for identifying memory cells having the lowest threshold voltage (hereinafter referred to as 'first LSB read operation') and a read operation for identifying memory cells having the highest threshold voltage (hereinafter referred to as 'second LSB') Lead operation ').

상기에서, 제2 LSB 리드 동작은 문턱전압이 0V보다 높으면서 다른 데이트들보다도 가장 높은 데이터(예를 들어, "01")를 독출하는 동작이다. 따라서, "00" 상태의 메모리 셀의 문턱전압보다는 높고 "01" 상태의 메모리 셀의 문턱전압보다는 낮은 제3 리드 전압(Vread3)을 인가하여 제2 LSB 리드 동작을 실시할 수 있다. 예를 들어, 제3 리드 전압(Vread3)을 인가한 상태에서 제2 LSB 리드 동작을 실시하여, 턴오프되는 메모리 셀이 존재하면 턴오프된 메모리 셀의 하위 비트(LSB)는 "1"이다. In the above description, the second LSB read operation is an operation of reading data having the highest threshold voltage (eg, "01") while the threshold voltage is higher than 0V. Accordingly, the second LSB read operation may be performed by applying a third read voltage Vread3 that is higher than the threshold voltage of the memory cell in the "00" state and lower than the threshold voltage of the memory cell in the "01" state. For example, when the second LSB read operation is performed while the third read voltage Vread3 is applied, and there is a memory cell to be turned off, the lower bit LSB of the turned off memory cell is "1".

하지만, 제1 LSB 리드 동작은 문턱전압이 0V보다 낮으면서 다른 데이트들보다도 가장 낮은 데이터(예를 들어, "11")를 독출하는 동작이다. 따라서, 제1 LSB 리드 동작 시 "11" 상태의 메모리 셀의 문턱전압보다는 높고 "10" 상태의 메모리 셀의 문턱전압보다는 낮은 제2 리드 전압(Vread2)이 워드라인에 인가되어야 한다. 이때, "11"상태의 메모리 셀과 "10" 상태의 메모리 셀은 하위 비트(LSB)가 서로 다르지만 문턱전압은 모두 0V보다 낮다. 따라서, 제1 LSB 리드 동작 시 음전위의 제2 리드 전압(Vread2)이 인가되어야 하는데, 음전위를 사용하지 않는 경우 "10" 상태의 메모리 셀의 문턱전압을 0V보다 높게 상승시킨 상태에서 0V의 제2 리드 전압(Vread2)을 인가하여 제1 LSB 리드 동작을 실시할 수 있다. 메모리 셀의 문턱전압을 상승시키는 방법을 설명하면 다음과 같다. However, the first LSB read operation is an operation of reading data having the lowest threshold voltage (eg, "11") while the threshold voltage is lower than 0V. Therefore, during the first LSB read operation, the second read voltage Vread2 that is higher than the threshold voltage of the memory cell in the "11" state and lower than the threshold voltage of the memory cell in the "10" state should be applied to the word line. At this time, the memory cell in the "11" state and the memory cell in the "10" state are different from each other, but the threshold voltage is lower than 0V. Accordingly, the second negative read voltage Vread2 of the negative potential should be applied during the first LSB read operation. When the negative potential is not used, the second voltage of 0V is increased when the threshold voltage of the memory cell in the "10" state is increased above 0V. The first LSB read operation may be performed by applying the read voltage Vread2. A method of increasing the threshold voltage of a memory cell is described below.

도 3을 참조하면, 기본적으로 단위 플래시 메모리 셀은 터널 절연막(306), 전하 저장막(308), 유전체막(310), 콘트롤 게이트(312) 및 소오스/드레인(314)을 포함한다. 여기서, 터널 절연막(306), 전하 저장막(308), 유전체막(310) 및 콘트롤 게이트(312)는 워드라인(WL)이 되며, NAND 플래시 메모리 소자의 스트링 선택 트랜지스터나 접지 선택 트랜지스터에서는 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)이 된다. 한편, 반도체 기판(300)에는 N웰(302)이 형성되며, N웰(302)에는 P웰(304)이 형성된다. 플래시 메모리 소자나 선택 트랜지스터는 P웰(304)에 형성된다. Referring to FIG. 3, a unit flash memory cell basically includes a tunnel insulating layer 306, a charge storage layer 308, a dielectric layer 310, a control gate 312, and a source / drain 314. Here, the tunnel insulating film 306, the charge storage film 308, the dielectric film 310, and the control gate 312 become a word line WL, and the string selection transistor or the ground selection transistor of the NAND flash memory device. It becomes a line SSL or a ground select line GSL. Meanwhile, an N well 302 is formed in the semiconductor substrate 300, and a P well 304 is formed in the N well 302. Flash memory devices or select transistors are formed in the P well 304.

상기의 구조로 이루어진 메모리 셀은 전하 저장막(308)을 포함하고 있을 뿐, 기본적인 동작은 일반 트랜지스터의 동작과 거의 유사하다. 즉, 콘트롤 게이트(312)로 인가되는 전압이 문턱 전압보다 높을 경우, 메모리 셀은 턴온되어 드레 인으로부터 소오스로 전류가 흐르게 된다. 일반 트랜지스터와의 차이점은 전하 저장막(308)에 트랩된 전하의 양에 따라 문턱전압이 달라진다는 것이다. 예를 들어, 전하 저장막(308)에 많은 양의 전자가 트랩되면 문턱전압이 높아지고, 트랩된 전자가 전하 저장막(308)으로부터 방출되면 문턱 전압이 낮아진다. 전하 저장막(308)에 많은 양의 전자가 트랩되어 문턱 전압이 높아지는 동작을 프로그램 동작이라고 한다. NAND 플래시 메모리 소자에서는 프로그램 동작 시 워드라인에 높은 포지티브 바이어스를 인가한다. 예를 들어, 워드라인에 15V 내지 20V의 높은 바이어스를 인가하면 기판(300)으로부터 FN 터널링에 의해 전자들이 터널 절연막(306)을 통과하여 전하 저장막(308)에 트랩된다. The memory cell having the above structure includes only the charge storage layer 308, and the basic operation is almost similar to that of the general transistor. That is, when the voltage applied to the control gate 312 is higher than the threshold voltage, the memory cell is turned on so that current flows from the drain to the source. The difference from the general transistor is that the threshold voltage depends on the amount of charge trapped in the charge storage layer 308. For example, when a large amount of electrons are trapped in the charge storage layer 308, the threshold voltage increases, and when the trapped electrons are emitted from the charge storage layer 308, the threshold voltage decreases. The operation in which a large amount of electrons are trapped in the charge storage layer 308 to increase the threshold voltage is called a program operation. In a NAND flash memory device, a high positive bias is applied to a word line during a program operation. For example, when a high bias of 15V to 20V is applied to the word line, electrons pass through the tunnel insulating layer 306 by FN tunneling from the substrate 300 and are trapped in the charge storage layer 308.

한편, 메모리 셀은 트랜지스터와 구조 및 동작이 유사하므로, 벌크로 인가되는 바이어스에 따라 문턱전압이 달라진다. 예를 들어, N웰(302)에 양전위의 N웰 바이어스를 인가하면 메모리 셀의 문턱 전압이 높아진다. 이때, 메모리 셀의 문턱 전압은 N웰 바이어스에 의해 전하 저장막(308)에 트랩된 전자들이 방출되어 낮아지는 것이 아니라, P웰(304)에 포함된 전자들이 N웰(302) 쪽으로 모이면서 문턱전압이 높아지게 된다. 상기에서는 N웰 바이어스를 조절하는 경우를 예로써 설명하였으나, 메모리 소자의 종류, 구조 또는 동작 조건의 차이에 따라 P웰 바이어스를 이용하여 문턱 전압을 조절할 수 있다. 이하, 문턱 전압을 조절하기 위하여 P웰(304) 또는 N웰(302)에 인가되는 바이어스를 벌크 바이어스라 하기로 한다. 이렇게 벌크 바이어스를 이용하여 문턱 전압을 상승시키는 것은 벌크 바이어스의 공급이 중단되면 문턱 전압이 벌크 바이어스 인가 전으로 다시 낮아지므로 FN 터널링을 이용하는 프로그램 동작과 다르다. 보다 구체적으로 설명하면 다음과 같다.
소거 상태의 경우 메모리 셀의 문턱전압은 0V보다 낮으며 전하 저장막에 트랩된 전자의 양이 프로그램 상태보다 적은 것을 의미한다. 이로 인해, P웰에 포함되어 있는 전자들이 전기장에 의해 반도체 기판의 표면으로 모이면서 채널을 형성한다. 그리고, 반도체 기판의 표면에 형성된 채널에 의해 콘트롤 게이트에 전압을 인가하지 않아도 드레인으로부터 소오스로 전류가 흐르게 된다.
한편, 도 3에 도시된 바와 같이, N웰이 양전압을 인가하면 N웰로부터 P웰로 전기장이 형성되고, 반도체 기판의 표면에서 채널을 형성하고 있는 전자들이 전기장에 의해 P웰 내부로 이동하면서 채널이 사라지게 된다. 즉, P웰에 포함된 전자들이 N웰쪽으로(더 정확하게는, P웰과 N웰의 계면으로) 이동한다.
보다 더 구체적으로 설명하면, 정상적인 소거 상태에서는 전하 저장막 내의 전자량이 적어 전하 저장막이 포지티브 특성을 갖게 되며, 포지티브 특성에 의해 전하 저장막으로부터 발생된 전기장에 의해 P웰 내부의 전자들이 기판 표면으로 이동하여 채널을 형성한다. 이때, N웰에 양전압을 인가하면 양전압에 의한 전기장이 전하 저장막으로부터 발생된 전기장을 상쇄시켜 전자들에 기판의 표면에 모여 있지 못하게 되며, 이로 인해 채널이 사라지게 된다. 만일, 양전압의 레벨에 따라 전기장이 전하 저장막의 전기장보다 훨씬 크게 되면, P웰에 포함된 전자들이 N웰쪽으로(즉, P웰과 N웰의 계면으로) 모이게 된다.
이때, N웰로 인가된 양전압은 N웰과 P웰 사이의 역바이어스로 작용하기 때문에, N웰에서 P웰로 또는 P웰에서 N웰로 전류가 거의 흐르지 않는다. 여기서, 역바이어스에 의한 브레이크 다운이 발생하지 않을 정도의 레벨로 N웰 바이어스를 인가하는 것이 바람직하다.
이렇게 N웰에 인가된 양전압에 의해 채널이 없어짐에 따라 소거 상태라도 전류가 흐르지 않게 된다. 따라서, 소거 상태의 메모리 셀에 전류를 흐르게 하려면 콘트롤 게이트에 또 다른 양전압을 인가해야 한다. 그러면 전자들은 다시 기판 표면으로 모여 채널이 형성된다. 이러한 현상을 이용하면 메모리 셀의 문턱전압이 0V보다 높아지는 효과를 얻을 수 있다. 이때, N웰로 인가되는 양전압의 레벨을 조절하면 도 2b에서와 같이 문턱전압이 0V보다 낮은 11 상태와 10 상태 중 10 상태의 메모리 셀의 문턱전압만 0V보다 높아지는 효과를 얻을 수 있다. 이러한 원리를 이용하여 음전압을 사용하지 않고도 문턱전압이 0V보다 낮은 11 상태와 10 상태를 구분할 수 있다.
앞서 설명한 바와 같이, N웰에 인가되는 양전압에 의해 메모리 셀의 문턱전압이 상승하는 효과를 얻을 수 있다. 또한, N웰에 인가되는 양전압의 레벨에 따라 문턱전압이 상승하는 정도도 달라지는 것은 당연한 사실이다. 이때, 양전압의 레벨에 따른 문턱전압의 상승 정도는 공정 조건(예를 들어, N웰과 P웰의 깊이, N웰 또는 P웰에 포함된 불순물의 농도)에 따라 달라질 수 있으며, 소자의 집적도에 따라 달라질 수도 있다. 이렇게 공정 조건이나 집적도에 따라 문턱전압의 상승 정도가 달라지므로 N웰에 인가되는 양전압의 적절한 레벨은 실험을 통해 얻어지는 것이 바람직하다. 실험을 통해 얻어진 결과에 따라, 문턱전압이 0V보다 낮은 11 상태와 10 상태 중 10 상태의 메모리 셀의 문턱전압만 0V보다 높아지도록 N웰에 양전압을 인가하면 된다.On the other hand, since the memory cell is similar in structure and operation to a transistor, the threshold voltage varies according to a bias applied in bulk. For example, applying a positive potential N well bias to the N well 302 increases the threshold voltage of the memory cell. At this time, the threshold voltage of the memory cell is not lowered because electrons trapped in the charge storage layer 308 are discharged by the N well bias, but the electrons included in the P well 304 are collected toward the N well 302. The voltage will be high. In the above, the case of adjusting the N well bias is described as an example, but the threshold voltage may be adjusted using the P well bias according to the type, structure, or operating condition of the memory device. Hereinafter, a bias applied to the P well 304 or the N well 302 in order to adjust the threshold voltage will be referred to as bulk bias. This increase of the threshold voltage using the bulk bias is different from the program operation using FN tunneling because the threshold voltage is lowered again before the bulk bias is applied when the supply of the bulk bias is stopped. More specifically described as follows.
In the erased state, the threshold voltage of the memory cell is lower than 0V and the amount of electrons trapped in the charge storage layer is smaller than that of the program state. As a result, electrons included in the P-well gather at the surface of the semiconductor substrate by the electric field to form a channel. The channel formed on the surface of the semiconductor substrate allows current to flow from the drain to the source even when no voltage is applied to the control gate.
Meanwhile, as shown in FIG. 3, when the N well applies a positive voltage, an electric field is formed from the N well to the P well, and electrons forming a channel on the surface of the semiconductor substrate move into the P well by the electric field. Will disappear. That is, electrons contained in the P well move toward the N well (more precisely, to the interface between the P well and the N well).
More specifically, in the normal erasing state, the amount of electrons in the charge storage film is small, so that the charge storage film has a positive characteristic, and the electrons in the P well move to the substrate surface by the electric field generated from the charge storage film by the positive characteristic. To form a channel. In this case, when a positive voltage is applied to the N well, the electric field due to the positive voltage cancels the electric field generated from the charge storage layer, and thus electrons do not collect on the surface of the substrate, and thus the channel disappears. If the electric field becomes much larger than the electric field of the charge storage layer according to the level of the positive voltage, electrons included in the P well are collected toward the N well (that is, at the interface between the P well and the N well).
At this time, since the positive voltage applied to the N well acts as a reverse bias between the N well and the P well, almost no current flows from the N well to the P well or from the P well to the N well. Here, it is preferable to apply the N well bias at a level such that breakdown due to reverse bias does not occur.
As the channel disappears due to the positive voltage applied to the N well, no current flows even in the erased state. Therefore, in order to allow current to flow in the erased memory cell, another positive voltage must be applied to the control gate. The electrons then gather back to the substrate surface to form a channel. Using this phenomenon, the threshold voltage of the memory cell may be higher than 0V. In this case, by adjusting the level of the positive voltage applied to the N well, as shown in FIG. 2B, only the threshold voltage of the memory cell in the 10 state among the 11 states and the 10 states in which the threshold voltage is lower than 0 V may be higher than 0 V. Using this principle, it is possible to distinguish between 11 states and 10 states where the threshold voltage is less than 0V without using a negative voltage.
As described above, the threshold voltage of the memory cell is increased by the positive voltage applied to the N well. In addition, it is a matter of course that the degree of increase of the threshold voltage also varies depending on the level of the positive voltage applied to the N well. In this case, the degree of increase of the threshold voltage according to the level of the positive voltage may vary depending on the process conditions (for example, the depth of the N well and P well, the concentration of impurities contained in the N well or P well), the degree of integration of the device It may vary. Since the degree of rise of the threshold voltage varies according to the process conditions and the degree of integration, an appropriate level of the positive voltage applied to the N well is preferably obtained through experiments. According to the results obtained through the experiment, the positive voltage may be applied to the N well such that only the threshold voltage of the memory cell in the 11 states and the 10 states of which the threshold voltage is lower than 0V is higher than 0V.

한편, 전하 저장막(308)에 트랩된 전자들이 N웰 바이어스에 의해 기판으로 방출될 가능성이 전혀 없는 것은 아니므로, 동작에 영향을 주지 않을 정도로 전자들의 방출을 최소화하면서 메모리 셀의 문턱전압을 높일 수 있도록 N웰 바이어스를 조절하는 것이 중요하다. 또한, 벌크 바이어스가 일부 메모리 셀들의 문턱전압에만 영향을 주도록, 메모리 셀 어레이에 포함된 블록들을 최소한 2개 그룹 이상으로 나누고, 나눠진 그룹들을 각기 다른 웰에 형성할 수도 있다. 이 경우, 벌크 바이어스는 리드 동작이 실시되는 메모리 셀이 형성된 웰에만 선택적으로 인가된다. On the other hand, since the electrons trapped in the charge storage layer 308 are not at all unlikely to be released to the substrate by the N well bias, the threshold voltage of the memory cell is increased while minimizing the emission of the electrons so as not to affect the operation. It is important to adjust the N well bias to ensure that In addition, the blocks included in the memory cell array may be divided into at least two groups, and the divided groups may be formed in different wells so that the bulk bias affects only the threshold voltages of some memory cells. In this case, the bulk bias is selectively applied only to the wells in which the memory cells in which the read operation is performed are formed.

다시, 도 2b를 참조하면, 도 3에서 설명한 원리를 이용하여, 본 발명은 "10" 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 제1 LSB 리드 동작을 실시한다. 상기에서 "10" 상태의 메모리 셀의 문턱전압을 0V보다 높게 상승시키기 위하여 벌크 바이어스를 인가하면 나머지 메모리 셀들의 문턱전압도 함께 상승한다. 따라서, "10" 상태의 메모리 셀의 문턱전압은 0V보다 높아지고 "11" 상태의 메모리 셀의 문턱전압은 0V보다 높아지지 않도록 벌크 바이어스의 레벨을 조절하는 것이 바람직하다. 이렇게 벌크 바이어스를 인가하면 "11" 상태의 메모리 셀의 문턱전압만 0V보다 낮은 상태가 된다. 따라서, 제1 LSB 리드 동작 시 0V의 제2 리드 전압(Vread2)을 워드라인에 인가하면, 문턱전압이 가장 낮은 메모리 셀만 턴온되고 나머지 메모리 셀들은 턴오프된다. 이렇게, 제2 리드 전압(Vread2)을 인가한 상태에서 제1 LSB 리드 동작을 실시하여, 턴온되는 메모리 셀이 존재하면 턴온된 메모리 셀의 하위 비트(LSB)는 "1"이다. Referring again to FIG. 2B, using the principle described in FIG. 3, the present invention performs the first LSB read operation with a bulk bias applied such that the threshold voltage of the memory cell in the " 10 " state is higher than 0V. . When the bulk bias is applied to increase the threshold voltage of the memory cell in the " 10 " state above 0V, the threshold voltages of the remaining memory cells also increase. Therefore, it is desirable to adjust the level of the bulk bias so that the threshold voltage of the memory cell in the "10" state is higher than 0V and the threshold voltage of the memory cell in the "11" state is not higher than 0V. When the bulk bias is applied in this way, only the threshold voltage of the memory cell in the " 11 " state is lower than 0V. Therefore, when the second read voltage Vread2 of 0V is applied to the word line during the first LSB read operation, only the memory cell having the lowest threshold voltage is turned on and the remaining memory cells are turned off. As such, when the first LSB read operation is performed while the second read voltage Vread2 is applied, and there is a turned-on memory cell, the lower bit LSB of the turned-on memory cell is "1".

상기에서 서술한 제1 및 제2 LSB 리드 동작을 실시하면, 하위 비트(LSB)가 "1"인 메모리 셀과 "0"인 메모리 셀을 구분할 수 있다. 이렇게, 상위 비트(MSB)와 하위 비트(LSB)가 구분됨에 따라, 2비트로 표현할 수 있는 네 가지의 데이터 중 문턱전압이 0V보다 낮은 데이터가 적어도 2가지 이상 존재하더라도 리드 동작이 정상적으로 완료될 수 있다. When the above-described first and second LSB read operations are performed, memory cells having a lower bit LSB of "1" and memory cells of "0" can be distinguished. As the upper bit MSB and the lower bit LSB are distinguished from each other, the read operation may be normally completed even if there are at least two pieces of data having a threshold voltage lower than 0 V among four pieces of data that can be represented by two bits. .

도 4는 본 발명의 실시예에 따른 리드 동작을 위한 플래시 메모리 장치를 설명하기 위한 회로도이다. 본 발명의 플래시 메모리 장치는 메모리 셀 어레이(410), 페이지 버퍼부(420), 고전압 발생기(430), 로우 디코더(440) 및 스위칭부(450)를 포함한다. 또한, 메모리 셀 어레이(410)에 포함된 블록들이 여러 그룹으로 나누어져 각기 다른 벌크(예를 들어, 각기 다른 N웰)에 형성되는 경우, 벌크 선택부(460)를 더 포함할 수 있다. 4 is a circuit diagram illustrating a flash memory device for a read operation according to an embodiment of the present invention. The flash memory device of the present invention includes a memory cell array 410, a page buffer unit 420, a high voltage generator 430, a row decoder 440, and a switching unit 450. In addition, when the blocks included in the memory cell array 410 are divided into groups and formed in different bulks (eg, different N wells), the bulk selector 460 may be further included.

메모리 셀 어레이(410)는 메모리 셀들이 포함된 다수의 블록(도면에서는 하나의 블록만 도시됨)으로 나누어지며, 다수의 셀렉트 라인(SSL 및 GSL), 워드라인(WL0 내지 WLm) 및 비트라인(BL0 내지 BLm)을 포함한다. 구체적으로, 각각의 블록들은 다수의 스트링을 포함한다. 스트링은 스트링 선택 트랜지스터(SST), 메모리 셀들(C0 내지 Cn) 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인은 비트라인(BL0)에 연결된다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스(CS)에 연결된다. 메모리 셀들(C0 내지 Cn)은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 직렬로 접속된다. 하나의 블록에는 1024개, 2048 또는 그 이상의 스트링이 포함된다. 하나의 블록 내에서 스트링 선택 트랜지스터(SST)의 게이트들이 서로 연결되어 스트링 선택 라인(SSL)이 되고, 접지 선택 트랜지스터(GST)의 게이트들이 서로 연결되어 접지 선택 라인(GSL)이 된다. 또한, 메모리 셀들(C0 내지 Cn)의 게이트들이 서로 연결되어 각각 워드라인(WL0 내지 WLn)이 된다. 하나의 블록에 포함된 스트링들은 모두 동일한 P웰 내에 형성된다. 또한, 모든 블록들이 모두 동일한 P웰에 형성될 수 있으며, 블록들을 여러 그룹으로 나누어 서로 다른 P웰에 형성할 수도 있다. 기본적으로, 하나의 블록에 포함된 스트링들은 모두 동일한 P웰 내에 형성되는 것이 바람직하다. 이 경우, P웰 바이어스나 N웰 바이어스는 모든 메모리 셀들(C0 내지 Cn)에 영향을 준다.The memory cell array 410 is divided into a plurality of blocks including memory cells (only one block is shown in the drawing), and the plurality of select lines SSL and GSL, word lines WL0 to WLm, and bit lines ( BL0 to BLm). Specifically, each block includes a plurality of strings. The string includes a string select transistor SST, memory cells C0 to Cn, and a ground select transistor GST. The drain of the string select transistor SST is connected to the bit line BL0. The source of the ground select transistor GST is connected to the common source CS. The memory cells C0 to Cn are connected in series between the string select transistor SST and the ground select transistor GST. One block contains 1024, 2048 or more strings. In one block, gates of the string select transistor SST are connected to each other to form a string select line SSL, and gates of the ground select transistor GST are connected to each other to form a ground select line GSL. In addition, gates of the memory cells C0 to Cn are connected to each other to become word lines WL0 to WLn, respectively. Strings included in one block are all formed in the same P well. In addition, all blocks may be formed in the same P well, and the blocks may be divided into several groups to be formed in different P wells. Basically, it is preferable that the strings included in one block are all formed in the same P well. In this case, P well bias or N well bias affects all the memory cells C0 to Cn.

페이지 버퍼부(420)는 비트라인들(BL0 내지 BLm)에 연결되는 페이지 버퍼들을 포함하며, 메모리 셀들로 프로그램 데이터를 전달하거나 메모리 셀들에 저장된 데이터를 검출한다. 도면에는 도시되지 않았으나, 각각의 페이지 버퍼는 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인과 연결되며, 이들 비트라인과 페이지 버퍼 사이에는 비트라인 선택부가 설치된다. 비트라인 선택부는 이븐 비트라인과 오드 비트라인 중 하나의 비트라인을 선택하여 페이지 버퍼와 전기적으로 연결시킨다. The page buffer unit 420 includes page buffers connected to the bit lines BL0 to BLm and transfers program data to memory cells or detects data stored in the memory cells. Although not shown in the drawings, each page buffer is connected to a pair of bit lines including an even bit line and an odd bit line, and a bit line selection unit is provided between the bit lines and the page buffer. The bit line selector selects one bit line among the even bit line and the odd bit line and electrically connects the page buffer.

고전압 발생기(430)는 문턱전압이 0V보다 낮은 메모리 셀에 저장된 데이터를 독출하는 동작에서 메모리 셀들의 문턱전압이 0V보다 높아지도록 메모리 셀의 벌크(예를 들어, N웰)에 인가할 벌크 전압(Vbulk)을 출력한다. 구체적으로 예를 들어 설명하면, 리드 동작 중 문턱전압이 가장 낮은 메모리 셀의 하위 비트(LSB)를 검출하기 위한 LSB 리드 동작을 실시하는 동안에, 문턱전압이 가장 낮은 메모리 셀을 제외한 나머지 메모리 셀들의 문턱전압이 0V보다 높아지도록 벌크 바이어스(Vbulk)를 출력한다. 벌크 바이어스(Vbulk)는 리드 동작이 실시되는 메모리 셀이 형성된 벌크에 인가된다. 뿐만 아니라, 고전압 발생기(430)는 리드 동작, 소거 동작 또는 프로그램 동작 시 셀렉트 라인(SSL 및 GSL) 및 워드라인(WL0 내지WLm)에 인가하기 위한 동작 전압들(VSSL, VWL0 내지 VWLn 및 VGSL)을 출력한다. The high voltage generator 430 may apply a bulk voltage to the bulk (eg, N well) of the memory cell such that the threshold voltage of the memory cells becomes higher than 0V in an operation of reading data stored in the memory cell having a threshold voltage lower than 0V. Outputs (Vbulk) Specifically, for example, during the LSB read operation for detecting the lower bit LSB of the memory cell having the lowest threshold voltage during the read operation, the thresholds of the remaining memory cells except the memory cell having the lowest threshold voltage are performed. The bulk bias (Vbulk) is output so that the voltage is higher than 0V. The bulk bias Vbulk is applied to the bulk in which the memory cell in which the read operation is performed is formed. In addition, the high voltage generator 430 applies operating voltages VSSL, VWL0 to VWLn, and VGSL for applying to the select lines SSL and GSL and the word lines WL0 to WLm during a read operation, an erase operation, or a program operation. Output

로우 디코더(440)는 로우 어드레스 신호를 디코딩하여 해당 블록을 선택하기 위한 블록 선택 신호(BSELj)를 출력한다. 스위칭부(450)는 블록마다 구비되며, 블록 선택 신호(BSELj)에 따라 고전압 발생기(430)로부터 출력된 동작 전압들(VSSL, VWL0 내지 VWLn 및 VGSL)을 선택된 블록의 셀렉트 라인(SSL 및 GSL) 및 워드라인(WL0 내지 WLm)으로 전달한다. The row decoder 440 decodes the row address signal and outputs a block select signal BSELj for selecting a corresponding block. The switching unit 450 is provided for each block, and selects the operating lines VSSL, VWL0 to VWLn, and VGSL output from the high voltage generator 430 according to the block selection signal BSELj, and select lines SSL and GSL of the selected block. And transfer to word lines WL0 to WLm.

한편, 본 발명에서는 LSB 리드 동작을 실시하는 과정에서 벌크에 양전위의 벌크 바이어스(Vbulk)가 인가되므로, 리드 동작이 실시되지 않는 다른 블록에 포함된 메모리 셀들의 문턱전압에 영향을 줄 수 있다. 이를 최소화하기 위하여, 메모리 셀 어레이(410)에 포함된 블록들을 여러 그룹으로 나누어 각기 다른 벌크(예를 들어, 각기 다른 N웰)에 형성할 수 있다. 이 경우, 벌크 바이어스(Vbulk)가 리드 동작이 실시되는 블록의 벌크에만 인가되도록 벌크 선택부(460)를 더 포함할 수 있다. 벌크 선택부(460)는 각각의 벌크에 대응하며 트랜지스터와 같은 스위칭 소자를 포함하고, 제1 LSB 리드 동작 시 활성화되는 벌크 선택 신호(BULKi)에 따라 벌크 바이어스(Vbulk)를 해당 벌크로 전달한다. 이때, 벌크 선택 신호(BULKi)는 벌크의 수만큼 생성되며, 제1 LSB 리드 동작이 실시되는 블록을 포함하는 벌크에 해당하는 벌크 선택 신호만 활성화된다. 만일, 모든 블록이 서로 다른 벌크에 형성된다면, 블록 선택 신호(BSELj)를 벌크 선택 신호(BULKi)로 사용할 수 있다. 이러한 벌크 선택 신호(BULKi)는 로우어드레스 신호에 따라 생성되므로, 로우 디코더(440)에서 생성될 수 있다. On the other hand, in the present invention, since the positive bias of the bulk bias (Vbulk) is applied to the bulk in the process of performing the LSB read operation, it can affect the threshold voltage of the memory cells included in the other block in which the read operation is not performed. In order to minimize this, blocks included in the memory cell array 410 may be divided into groups to be formed in different bulks (eg, different N wells). In this case, the bulk selector 460 may be further included such that the bulk bias Vbulk is applied only to the bulk of the block in which the read operation is performed. The bulk selector 460 corresponds to each bulk and includes a switching element such as a transistor, and transfers a bulk bias Vbulk to the corresponding bulk according to the bulk select signal BULKi activated during the first LSB read operation. In this case, the bulk select signal BULKi is generated by the number of bulks, and only the bulk select signal corresponding to the bulk including the block in which the first LSB read operation is performed is activated. If all blocks are formed in different bulks, the block select signal BSELj may be used as the bulk select signal BULKI. Since the bulk select signal BULKi is generated according to the low address signal, it may be generated by the row decoder 440.

도 5는 도 4에 도시된 페이지 버퍼를 설명하기 위한 회로도이다. 페이지 버퍼는 2개의 레지스터들(510, 520), 로드 회로(530), 2개의 감지 회로들(540, 550), 스위치(560), 그리고 데이터 출력 회로(570)로 구성된다. 이하에서 설명되는 제어 신호(C1 내지 C12)는 제어 로직 회로(미도시)로부터 출력되는 신호로써, 제어 로직 회로는 모든 플래시 메모리 소자에 포함되는 회로이므로 구체적인 설명은 생략하기한다. FIG. 5 is a circuit diagram illustrating the page buffer illustrated in FIG. 4. The page buffer consists of two registers 510 and 520, a load circuit 530, two sense circuits 540 and 550, a switch 560, and a data output circuit 570. The control signals C1 to C12 described below are signals output from a control logic circuit (not shown). Since the control logic circuit is a circuit included in all flash memory devices, detailed description thereof will be omitted.

레지스터(510)는 3개의 NMOS 트랜지스터들(511, 512, 513)과 2개의 인터버들(514, 515)을 포함한다. 인버터들(514, 515)은 래치(516)를 구성하도록 연결된다. MOS 트랜지스터(511)는 제 1 래치 노드(N1)에 연결된 드레인, 소오스, 그리고 제어 신호(C1)를 입력받도록 연결된 게이트를 갖는다. 게이트가 제어 신호(C3)를 입력받도록 연결된 NMOS 트랜지스터(513)는 NMOS 트랜지스터(511)의 소오스와 접지 사이에 연결되어 있다. NMOS 트랜지스터(512)는 제어 신호(C2)를 입력받도록 연결된 게이트, 제 2 래치 노드(N2)에 연결된 드레인, 그리고 NMOS 트랜지스터(513)의 드레인에 연결된 소오스를 갖는다.The register 510 includes three NMOS transistors 511, 512, 513 and two interleaves 514, 515. Inverters 514 and 515 are connected to form a latch 516. The MOS transistor 511 has a drain connected to the first latch node N1, a source, and a gate connected to receive the control signal C1. The NMOS transistor 513, whose gate is connected to receive the control signal C3, is connected between the source and the ground of the NMOS transistor 511. The NMOS transistor 512 has a gate connected to receive the control signal C2, a drain connected to the second latch node N2, and a source connected to the drain of the NMOS transistor 513.

이 실시예에 있어서, 래치(516)를 초기화시키고자 할 때, 제어 신호들(C1, C2)은 제어 신호(C3)가 로직 하이 레벨로 설정된 상태에서 로직 하이 레벨과 로직 로우 레벨로 각각 설정된다. In this embodiment, when the latch 516 is to be initialized, the control signals C1 and C2 are set to a logic high level and a logic low level, respectively, with the control signal C3 set to a logic high level. .

계속해서 도 5를 참조하면, 레지스터(520)는 4개의 NMOS 트랜지스터들(521, 522, 523, 526)과 2개의 인버터들(524, 525)로 구성된다. 인버터들(524, 525)은 래치(527)를 구성하도록 연결되어 있다. NMOS 트랜지스터(521)는 제어 신호(C4)를 입력받도록 연결된 게이트, 제 3 래치 노드(N3)에 연결된 드레인, 그리고 N6 노드에 연결된 소오스를 갖는다. NMOS 트랜지스터(522)는 제어 신호(C5)를 입력받도록 연결된 게이트, 제 4 래치 노드(N4)에 연결된 드레인, 그리고 N6 노드에 연결된 소오스를 갖는다. NMOS 트랜지스터(523)는 제어 신호(C6)를 입력받도록 연결된 게이트, N6 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는다. 게이트가 제어 신호(C7)를 입력받도록 연결된 NMOS 트랜지스터(526)는 감지 노드(SO)와 제 4 래치 노드(N4) 사이에 연결되어 있다.5, the resistor 520 is composed of four NMOS transistors 521, 522, 523, 526 and two inverters 524, 525. Inverters 524 and 525 are connected to make up latch 527. The NMOS transistor 521 has a gate connected to receive the control signal C4, a drain connected to the third latch node N3, and a source connected to the N6 node. The NMOS transistor 522 has a gate connected to receive the control signal C5, a drain connected to the fourth latch node N4, and a source connected to the N6 node. The NMOS transistor 523 has a gate connected to receive the control signal C6, a drain connected to the N6 node, and a grounded source. The NMOS transistor 526, whose gate is connected to receive the control signal C7, is connected between the sense node SO and the fourth latch node N4.

이 실시예에 있어서, 제어 신호(C5)는 레지스터(510)의 데이터가 스위치(560)를 통해 전달될 때 활성화된다. 제어 신호(C4)는 래치(527)를 초기화할 때 및 리드 동작들의 감지 구간에서 활성화된다. 제어 신호(C6)는 래치(527)를 초기화할 때 그리고 데이터 출력 구간에서 활성화된다. 제어 신호(C7)는 프로그램 구간에서 래치(527) 내의 데이터를 비트 라인으로 전달할 때 활성화된다. In this embodiment, control signal C5 is activated when data in register 510 is passed through switch 560. The control signal C4 is activated when the latch 527 is initialized and in the sensing period of read operations. The control signal C6 is activated when the latch 527 is initialized and in the data output period. The control signal C7 is activated when transferring data in the latch 527 to the bit line in the program section.

감지 회로(540)는 2개의 NMOS 트랜지스터들(541, 542)로 구성된다. NMOS 트랜지스터(541)는 N6 노드에 연결된 드레인, NMOS 트랜지스터(542)를 통해 접지된 소오스, 그리고 감지 노드(SO)에 연결된 게이트를 갖는다. NMOS 트랜지스터(542)는 래치 신호로서 제어 신호(C10)에 의해서 제어된다. 감지 회로(550)는 2개의 NMOS 트랜지스터들(551, 552)로 구성된다. NMOS 트랜지스터(551)는 N5 노드에 연결된 드레인, NMOS 트랜지스터(552)를 통해 접지된 소오스, 그리고 감지 노드(SO)에 연결된 게이트를 갖는다. NMOS 트랜지스터(552)는 래치 신호로서 제어 신호(C11)에 의해서 제어된다. 제어 신호(C10)는 메인 레지스터(520)를 통해 감지 동작이 수행될 때 활성화되고, 제어 신호(C11)는 캐쉬 레지스터(510)를 통해 감지 동작이 수행될 때 활성화된다.The sense circuit 540 consists of two NMOS transistors 541, 542. The NMOS transistor 541 has a drain connected to the N6 node, a source grounded through the NMOS transistor 542, and a gate connected to the sensing node SO. The NMOS transistor 542 is controlled by the control signal C10 as a latch signal. The sense circuit 550 is composed of two NMOS transistors 551 and 552. The NMOS transistor 551 has a drain connected to the N5 node, a source grounded through the NMOS transistor 552, and a gate connected to the sensing node SO. The NMOS transistor 552 is controlled by the control signal C11 as a latch signal. The control signal C10 is activated when the sensing operation is performed through the main register 520, and the control signal C11 is activated when the sensing operation is performed through the cache register 510.

로드 회로(530)는 3개의 PMOS 트랜지스터들(531, 532, 533)과 2개의 NMOS 트랜지스터들(534, 535)을 포함한다. PMOS 트랜지스터들(531, 532)은 전원 전압과 감지 노드(SO) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(532)는 제어 신호(C8)에 의해서 제어된다. PMOS 트랜지스터(531)는 N7 노드의 전압에 의해서 제어된다. NMOS 트랜지스터(534)는 N7 노드와 레지스터(510)의 제 1 래치 노드(N1) 사이에 연결되며, 프로그램 동작 중 "00" 검증 동작 구간을 나타내는 제어 신호(C9)에 의해서 제어된다. NMOS 트랜지스터(535)는 N7 노드와 접지 사이에 연결되며, 반전된 제어 신호(nC9)에 의해서 제어된다. PMOS 트랜지스터(533)는 N7 노드와 레지스터(510)의 제 1 래치 노드(N1) 사이에 연결되며, 반전된 제어 신호(nC9)에 의해서 제어된다. 제어 신호(C9)는 프로그램 동작의 "00" 검증 동작 구간에만 로직 하이 레벨로 활성화되고, 나머지 구간들 동안 로직 로우 레벨로 비활성화된다. 이는 PMOS 트랜지스터(531)가 "00" 검증 동작 구간에서 N7 노드 즉, 레지스터(510)에 저장된 데이터에 따라 선택적으로 턴 온됨을 의미한다. "00" 검증 동작 구간을 제외한 나머지 구간들에서 PMOS 트랜지스터(531)의 게이트는 NMOS 트랜지스터(535)를 통해 접지된다.The load circuit 530 includes three PMOS transistors 531, 532, 533 and two NMOS transistors 534, 535. The PMOS transistors 531 and 532 are connected in series between the power supply voltage and the sensing node SO. The PMOS transistor 532 is controlled by the control signal C8. The PMOS transistor 531 is controlled by the voltage at the N7 node. The NMOS transistor 534 is connected between the N7 node and the first latch node N1 of the register 510 and is controlled by the control signal C9 indicating a verify operation interval "00" during the program operation. The NMOS transistor 535 is connected between the N7 node and ground and controlled by the inverted control signal nC9. The PMOS transistor 533 is connected between the N7 node and the first latch node N1 of the register 510 and is controlled by the inverted control signal nC9. The control signal C9 is activated to the logic high level only in the "00" verify operation section of the program operation, and deactivated to the logic low level for the remaining sections. This means that the PMOS transistor 531 is selectively turned on according to the data stored in the N7 node, that is, the register 510 in the “00” verify operation period. In the remaining periods except the "00" verify operation period, the gate of the PMOS transistor 531 is grounded through the NMOS transistor 535.

스위치(560)는 2개의 NMOS 트랜지스터들(561, 562)을 포함한다. NMOS 트랜지스터들(561, 562)은 N6 노드 및 접지 사이에 직렬 연결된다. NMOS 트랜지스터(561)는 덤프 신호로서 제어 신호(C12)에 의해서 제어되고, NMOS 트랜지스터(562)는 레지스터(510)의 제 1 래치 노드(N1)의 데이터에 의해서 제어된다. 제어 신호(C12)는 데이터 덤프 구간 동안 활성화된다. 데이터 출력 회로(570)는 신호 라인(DOL)과 접지 사이에 직렬 연결된 NMOS 트랜지스터들(571, 572)로 구성된다. NMOS 트랜지스터(571)는 레지스터(520)의 래치 노드(N3)의 데이터에 의해서 제어되고, NMOS 트랜지스터(572)는 제어 신호(C6)에 의해서 제어된다.Switch 560 includes two NMOS transistors 561, 562. NMOS transistors 561 and 562 are connected in series between the N6 node and ground. The NMOS transistor 561 is controlled by the control signal C12 as a dump signal, and the NMOS transistor 562 is controlled by the data of the first latch node N1 of the register 510. The control signal C12 is activated during the data dump period. The data output circuit 570 is composed of NMOS transistors 571 and 572 connected in series between the signal line DOL and ground. The NMOS transistor 571 is controlled by the data of the latch node N3 of the register 520, and the NMOS transistor 572 is controlled by the control signal C6.

이 실시예에 있어서, 레지스터(510) 및 감지 회로(550)는 감지 노드(SO)의 데이터를 감지 및 래치하는 감지 및 레지스터 회로로서 동작하고, 레지스터(520) 및 감지 회로(540)는 감지 노드(SO)의 데이터를 감지 및 래치하는 감지 및 레지스터 회로로서 동작한다.In this embodiment, register 510 and sense circuit 550 act as sense and register circuitry to sense and latch data of sense node SO, while register 520 and sense circuit 540 operate as sense nodes. It acts as a sense and register circuit that senses and latches data of SO.

이하, 도 4 및 도 5에서 설명한 플래시 메모리 장치를 이용하는 리드 동작을 보다 상세하게 설명하기로 한다. Hereinafter, a read operation using the flash memory device described with reference to FIGS. 4 and 5 will be described in more detail.

도 2a 및 도 6을 참조하면, 하나의 메모리 셀은 4개의 상태들 "11", "10", "00" 및 "01" 중 어느 하나를 갖는다. 4개의 상태들 "11", "10", "00" 및 "01"은 이 순서로 할당된다. 따라서, MSB 데이터가 "11" 및 "10" 상태들에 속하는 "1" 또 는 "00" 및 "01" 상태들에 속하는 "0"인 지의 여부를 판별함으로써 메모리 셀의 MSB 데이터를 읽는 것이 가능하다. 또한, "11" 상태의 메모리 셀과 "10" 상태의 메모리 셀의 문턱전압은 0V보다 낮고, "00" 상태의 메모리 셀과 "01" 상태의 메모리 셀의 문턱전압은 0V보다 높다. 따라서, 본 발명에서는 MSB 리드 동작 시 0V의 제1 리드 전압(Vread1)이 인가된다. 0V의 제1 리드 전압(Vread1)에 따라 "11" 상태의 메모리 셀과 "10" 상태의 메모리 셀은 턴온되고, "00" 상태의 메모리 셀과 "01" 상태의 메모리 셀은 턴오프된다. 2A and 6, one memory cell has one of four states “11”, “10”, “00” and “01”. Four states "11", "10", "00" and "01" are assigned in this order. Thus, it is possible to read the MSB data of a memory cell by determining whether the MSB data is "1" belonging to "11" and "10" states or "0" belonging to "00" and "01" states. Do. In addition, the threshold voltages of the memory cell in the "11" state and the memory cell in the "10" state are lower than 0V, and the threshold voltages of the memory cell in the "00" state and the memory cell in the "01" state are higher than 0V. Therefore, in the present invention, the first read voltage Vread1 of 0V is applied during the MSB read operation. According to the first read voltage Vread1 of 0V, the memory cell in the "11" state and the memory cell in the "10" state are turned on, and the memory cell in the "00" state and the memory cell in the "01" state are turned off.

이러한 MSB 리드 동작에 따르면, 0V의 제1 리드 전압(Vread1)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 신호 경로(①)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 제1 리드 전압(Vread1)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 제1 리드 전압(Vread1) 또는 그 보다 높은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 온되게 한다. MSB 리드 동작시 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터들(421, 442)이 턴 온된다. 이러한 조건에서, 감지 노드(SO)의 전압이 접지 전압을 향해 낮아지면, 신호 경로(②)는 형성되지 않는다. 이에 반해서, 감지 노드(SO)의 전압이 전원 전압을 향해 높아지면, 신호 경로(②)는 형성된다. 이후, 메인 레지스터(420)에 저장된 데이터는 제어 신호(C6)를 활성화시킴으로써 데이터 출력 회로(470)를 통해 페이지 버퍼 디코더 회로로 전달된다(③). 페이지 버퍼 디코더 회 로로 전달된 MSB 데이터는 데이터 라인 버스를 통해 외부로 출력될 것이다.According to the MSB read operation, in the state where the first read voltage Vread1 of 0V is applied to the word line, the voltage change of the bit line is reflected to the sensing node SO through the signal path ①. For example, when the memory cell has a threshold voltage lower than the first read voltage Vread1, the voltage of the sensing node SO is lowered toward the ground voltage. This causes the NMOS transistor 441 of the sense circuit 440 to be turned off. In contrast, when the memory cell has the threshold voltage of the first read voltage Vread1 or higher, the voltage of the sensing node SO is increased toward the power supply voltage. This causes the NMOS transistor 441 of the sense circuit 440 to be turned on. The NMOS transistors 421 and 442 are turned on in response to the activation of the control signals C4 and C10 during the MSB read operation. In this condition, if the voltage of the sensing node SO is lowered toward the ground voltage, the signal path ② is not formed. On the contrary, when the voltage of the sensing node SO becomes high toward the power supply voltage, the signal path ② is formed. Thereafter, the data stored in the main register 420 is transferred to the page buffer decoder circuit through the data output circuit 470 by activating the control signal C6 (③). The MSB data delivered to the page buffer decoder circuit will be output to the outside via the data line bus.

도 7은 본 발명의 실시예에 따른 플래시 메모리 장치의 LSB 리드 동작을 설명하기 위한 데이터 흐름도이다. LSB 리드 동작은 2번의 감지 동작들을 포함하며, 이는 이하 상세히 설명될 것이다.7 is a data flowchart illustrating an LSB read operation of a flash memory device according to an embodiment of the present invention. The LSB read operation includes two sensing operations, which will be described in detail below.

도 2b 및 도 7을 참조하면, 제1 LSB 리드 동작 동안 0V보다 낮게 프로그램된 "10" 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 메모리 셀의 벌크(예를 들어, N웰)에 벌크 바이어스를 인가한다. 벌크 바이어스에 의해, "11" 상태의 메모리 셀의 문턱전압만 0V보다 낮고, "10" 상태, "00" 상태 및 "01" 상태의 메모리 셀의 문턱전압은 모두 0V보다 높아진다. 이 상태에서, 0V의 제2 리드 전압(Vread2)을 선택된 워드라인에 인가한다. 0V의 제2 리드 전압(Vread2)을 인가하면, "11" 상태의 메모리 셀만 턴온되고, 나머지 메모리 셀들은 턴오프된다. 한편, 나머지 워드라인에는 메모리 셀이 턴온될 수 있을 정도로 높은 바이어스가 인가된다. 2B and 7, the bulk bias on the bulk (eg, N well) of the memory cell such that the threshold voltage of the memory cell in the " 10 " state programmed below 0V becomes higher than 0V during the first LSB read operation. Apply. By the bulk bias, only the threshold voltages of the memory cells in the " 11 " state are lower than 0V, and the threshold voltages of the memory cells in the " 10 ", " 00 " and " 01 " states are all higher than 0V. In this state, the second read voltage Vread2 of 0V is applied to the selected word line. When the second read voltage Vread2 of 0V is applied, only the memory cells in the "11" state are turned on, and the remaining memory cells are turned off. On the other hand, a high bias is applied to the remaining word lines so that the memory cells can be turned on.

이렇게 0V의 제2 리드 전압(Vread2)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 신호 경로(①)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 제2 리드 전압(Vread2)인 0V보다 낮은 문턱전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴오프되게 한다. 이에 반해서, 메모리 셀이 제2 리드 전압(Vread2)인 0V 또는 그 보다 높은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 온되게 한다. 제1 LSB 리드 동작시 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터 들(421, 442)이 턴온된다. 이러한 조건에서, 감지 노드(SO)의 전압이 접지 전압을 향해 낮아지면, 신호 경로(②)는 형성되지 않는다. 이에 반해서, 감지 노드(SO)의 전압이 전원 전압을 향해 높아지면, 신호 경로(②)는 형성된다.In this state in which the second read voltage Vread2 of 0V is applied to the word line, the voltage change of the bit line is reflected to the sensing node SO through the signal path ①. For example, when the memory cell has a threshold voltage lower than 0 V, which is the second read voltage Vread2, the voltage of the sensing node SO is lowered toward the ground voltage. This causes the NMOS transistor 441 of the sense circuit 440 to be turned off. In contrast, when the memory cell has a threshold voltage of 0 V or higher, which is the second read voltage Vread2, the voltage of the sensing node SO is increased toward the power supply voltage. This causes the NMOS transistor 441 of the sense circuit 440 to be turned on. The NMOS transistors 421 and 442 are turned on in response to the activation of the control signals C4 and C10 during the first LSB read operation. In this condition, if the voltage of the sensing node SO is lowered toward the ground voltage, the signal path ② is not formed. On the contrary, when the voltage of the sensing node SO becomes high toward the power supply voltage, the signal path ② is formed.

제1 LSB 리드 동작이 완료되면 벌크 바이어스의 공급을 중단한다. 벌크 바이어스의 공급이 중단되면, 벌크 바이어스에 의해 높아졌던 메모리 셀들의 문턱전압은 벌크 바이어스 인가전 상태로 낮아진다. When the first LSB read operation is completed, the supply of the bulk bias is stopped. When the supply of the bulk bias is stopped, the threshold voltages of the memory cells that are increased by the bulk bias are lowered to the state before applying the bulk bias.

도 2c 및 도 7을 참조하면, 제2 LSB 리드 동작 시에는 벌크 바이어스를 인가할 필요가 없다. 따라서, 제1 LSB 리드 동작 시 벌크 바이어스에 의해 높아졌던 메모리 셀들의 문턱전압은 벌크 바이어스 인가 전으로 낮아진다. 이렇게, 벌크 바이어스의 공급을 중단한 상태에서, 제2 LSB 리드 동작을 위하여 제3 리드 전압(Vread3)이 워드 라인에 인가된다. 이때, "00" 상태의 메모리 셀의 문턱전압보다는 높고 "01" 상태의 메모리 셀의 문턱전압보다는 낮은 전압이 제3 리드 전압(Vread3)으로 인가된다. 2C and 7, it is not necessary to apply a bulk bias during the second LSB read operation. Therefore, the threshold voltages of the memory cells, which are increased by the bulk bias during the first LSB read operation, are lowered before the bulk bias is applied. In this way, while the supply of the bulk bias is stopped, the third read voltage Vread3 is applied to the word line for the second LSB read operation. In this case, a voltage higher than the threshold voltage of the memory cell in the "00" state and lower than the threshold voltage of the memory cell in the "01" state is applied to the third read voltage Vread3.

이러한 제3 리드 전압(Vread3)이 선택된 워드 라인에 인가되면 비트 라인(BL0)의 전압 변화가 신호 경로(①)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 리드 전압(Vread3)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴오프되게 한다. 이에 반해서, 메모리 셀이 리드 전압(Vread3) 또는 그 보다 높은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴온되게 한다. LSB 리드 동작 시 제어 신호들(C5, C10)의 활성화에 따라 NMOS 트랜지스터들(422, 442)이 턴온된다. 이러한 조건에서, 감지 노드(SO)의 전압이 접지 전압을 향해 낮아지면, 신호 경로(③)는 형성되지 않는다. 이에 반해서, 감지 노드(SO)의 전압이 전원 전압을 향해 높아지면, 신호 경로(③)는 형성된다.When the third read voltage Vread3 is applied to the selected word line, the voltage change of the bit line BL0 is reflected to the sensing node SO through the signal path ①. For example, when the memory cell has a threshold voltage lower than the read voltage Vread3, the voltage of the sensing node SO is lowered toward the ground voltage. This causes the NMOS transistor 441 of the sense circuit 440 to be turned off. In contrast, when the memory cell has a read voltage Vread3 or a higher threshold voltage, the voltage of the sensing node SO is increased toward the power supply voltage. This causes the NMOS transistor 441 of the sense circuit 440 to be turned on. The NMOS transistors 422 and 442 are turned on in response to the activation of the control signals C5 and C10 during the LSB read operation. In this condition, if the voltage of the sensing node SO is lowered toward the ground voltage, the signal path ③ is not formed. On the contrary, when the voltage of the sensing node SO becomes high toward the power supply voltage, the signal path ③ is formed.

이후, 메인 레지스터(420)에 저장된 데이터는 제어 신호(C6)를 활성화시킴으로써 데이터 출력 회로(470)를 통해 페이지 버퍼 디코더 회로로 전달된다(④). 페이지 버퍼 디코더 회로로 전달된 LSB 데이터는 데이터 라인 버스를 통해 외부로 출력될 것이다. 이로써, 멀티 레벨 셀의 리드 동작이 완료된다. Thereafter, the data stored in the main register 420 is transferred to the page buffer decoder circuit through the data output circuit 470 by activating the control signal C6 (④). The LSB data delivered to the page buffer decoder circuit will be output to the outside via the data line bus. Thus, the read operation of the multi-level cell is completed.

한편, 상기에서는 MSB 리드 동작을 먼저 실시하고, LSB 리드 동작을 순차적으로 실시하는 것으로 설명하였으나, LSB 리드 동작을 먼저 실시한 후 MSB 리드 동작을 실시할 수도 있다. 뿐만 아니라, LSB 리드 동작 내에서도 제2 LSB 리드 동작을 제1 LSB 리드 동작보다 먼저 실시할 수 있다. In the above description, the MSB read operation is performed first and the LSB read operation is sequentially performed. However, the MSB read operation may be performed first and then the MSB read operation may be performed. In addition, even within the LSB read operation, the second LSB read operation may be performed before the first LSB read operation.

또한, 상기에서는, 문턱전압이 가장 낮은 메모리 셀의 하위 비트(LSB)를 검출하는 제1 LSB 리드 동작 시 문턱전압이 일시적으로 상승하도록 벌크에 벌크 바이어스를 인가한다. 하지만, 고전압 발생기에서 음전압이 생성된다면, 제1 LSB 리드 동작 시 벌크 바이어스 대신에, "11" 상태의 메모리 셀만 턴온되고 나머지 메모리 셀은 턴온되지 않을 정도의 음전압을 워드라인에 제2 리드 전압으로 인가하여 제1 LSB 리드 동작을 실시할 수도 있다. 이때, 벌크 바이어스 대신에 음전압이 워드라인에 인가되는 것을 제외하고는 모든 동작이 동일하게 이루어진다. 이렇게 벌크 바이어스 대신에 음전위의 검증 전압을 워드라인으로 인가하는 경우, 도 4의 벌크 선 택부(460)는 생략할 수 있다.In addition, in the above, the bulk bias is applied to the bulk so that the threshold voltage temporarily increases during the first LSB read operation for detecting the lower bit LSB of the memory cell having the lowest threshold voltage. However, if a negative voltage is generated in the high voltage generator, instead of the bulk bias during the first LSB read operation, only a negative voltage of the memory cell in the "11" state is turned on and the remaining memory cells are not turned on. May be applied to perform the first LSB read operation. At this time, all operations are the same except that a negative voltage is applied to the word line instead of the bulk bias. When the verification voltage of the negative potential is applied to the word line instead of the bulk bias, the bulk selector 460 of FIG. 4 may be omitted.

상기에서는 서술한 멀티 레벨 셀의 리드 동작은 2비트의 데이터가 저장된 경우를 예로써 설명하였으나, 3비트 이상(즉, 8가지 이상)의 데이터가 저장되며, 3가지 이상의 데이터가 문턱전압이 0V보다 낮도록 프로그램 되더라도 상기에서 서술한 리드 동작으로 메모리 셀에 저장된 데이터를 독출할 수 있다. In the above-described read operation of the multi-level cell, an example in which two bits of data are stored is described as an example. However, three or more bits of data (that is, eight or more types) are stored, and three or more pieces of data have a threshold voltage greater than 0V. Even if it is programmed to be low, the data stored in the memory cell can be read by the read operation described above.

예를 들어, 문턱전압이 0V보다 높은 메모리 셀의 문턱전압을 검출하는 리드 동작은 통상적인 방법으로 실시한다. 그리고, 문턱전압이 소거된 메모리 셀의 문턱전압보다는 높지만 0V보다 낮게 프로그램된 메모리 셀의 문턱전압을 검출할 때에는 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 리드 동작을 실시한다. 후자의 경우에는 선택된 워드라인으로 인가되는 리드 전압을 0V로 인가할 수 있다. 단지, 메모리 셀의 문턱전압의 레벨에 따라, 리드 대상 셀의 문턱전압이 0V보다 높아질 정도로 벌크 바이어스의 레벨을 변경해줘야 한다. For example, a read operation for detecting a threshold voltage of a memory cell whose threshold voltage is higher than 0V is performed in a conventional manner. When the threshold voltage of the memory cell programmed to be higher than the threshold voltage of the erased memory cell but lower than 0V is detected, the read operation is performed with the bulk bias applied so that the threshold voltage of the memory cell becomes higher than 0V. . In the latter case, the read voltage applied to the selected word line may be applied as 0V. However, according to the level of the threshold voltage of the memory cell, it is necessary to change the level of the bulk bias so that the threshold voltage of the read target cell becomes higher than 0V.

상기에서 사용된 수치나 전압 범위는 본 발명을 한정하고자 하는 것이 아니라 이해를 돕기 위해 사용된 것이며, 전원전압의 레벨, 소자의 집적도 또는 동작 속도에 따라 달라질 수 있음은 이 기술이 속하는 분야의 당업자에게는 당연한 사실이다. 즉, 본 발명의 권리범위는 특허청구범위를 근거로 해석되어야 하며, 특허청구범위에 기재된 기술적 사상 내에서 회로의 구조 및 리드 방법이 변경될 수 있음은 당연하다. 또한, 상기에서 서술한 회로 및 프로그램 방법은 SONOS, MANOS 또는 TANOS 구조의 플래시 메모리 소자를 포함한 비휘발성 메모리 소자에도 적용 가능하다.The numerical values or voltage ranges used above are not intended to limit the present invention, but are used to aid understanding, and may vary depending on the level of power supply voltage, the degree of integration of the device, or the operating speed. It is a matter of course. That is, the scope of the present invention should be interpreted based on the claims, and it is natural that the structure and the read method of the circuit may be changed within the technical idea described in the claims. In addition, the circuits and program methods described above can be applied to nonvolatile memory devices including flash memory devices having a SONOS, MANOS or TANOS structure.

상술한 바와 같이, 본 발명은 문터전압이 0V보다 낮은 데이터의 리드 동작 시 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 리드 동작을 실시함으로써, 2비트 이상의 데이터로 표현할 수 있는 여러 가지의 데이터 중 문턱전압이 0V보다 낮은 데이터가 적어도 2가지 이상 존재하더라도 정상적인 리드 동작이 가능하다. As described above, according to the present invention, the read operation is performed in a state in which the bulk bias is applied so that the threshold voltage becomes higher than 0 V during the read operation of the data having the lower gate voltage lower than 0 V. Even if there are at least two types of data having a threshold voltage lower than 0V, normal read operation is possible.

Claims

복수의 비트라인들 및 복수의 워드라인들로 배열된 메모리 셀들을 갖는 플래시 메모리 장치에 있어서;A flash memory device having memory cells arranged in a plurality of bit lines and a plurality of word lines;

로우 어드레스 신호에 따라 블록 선택 신호를 생성하는 로우 디코더;A row decoder for generating a block selection signal according to the row address signal;

상기 블록 선택 신호에 따라 선택된 블록의 메모리 셀에 저장된 데이터의 하위 비트를 검출하는 동안 상기 메모리 셀의 문턱전압이 높아지도록 벌크에 벌크 바이어스를 인가하기 위한 고전압 발생기; 및A high voltage generator for applying a bulk bias to the bulk to increase the threshold voltage of the memory cell while detecting the lower bit of the data stored in the memory cell of the selected block according to the block selection signal; And

상기 비트라인들에 각각 접속되는 페이지 버퍼들을 포함하는 플래시 메모리 장치.A flash memory device comprising page buffers respectively connected to the bit lines.

제 1 항에 있어서,The method of claim 1,

상기 데이터는 다르지만 문턱전압이 0V보다 낮은 메모리 셀들 중 상기 문턱전압이 가장 낮은 메모리 셀을 제외한 나머지 메모리 셀들의 문턱전압이 0V보다 높아지도록 상기 벌크 바이어스를 인가하는 플래시 메모리 장치.And applying the bulk bias so that the threshold voltages of the remaining memory cells except the memory cells having the lowest threshold voltage are higher than 0V among the memory cells whose data is different but the threshold voltage is lower than 0V.

제 1 항에 있어서,The method of claim 1,

상기 고전압 발생기는 리드 동작에 필요한 동작 전압들을 더 생성하는 플래 시 메모리 장치.And the high voltage generator further generates operating voltages required for a read operation.

제 3 항에 있어서,The method of claim 3, wherein

상기 블록 선택 신호에 따라 상기 동작 전압들을 상기 워드라인들로 각각 전달하기 위한 스위칭부를 더 포함하는 플래시 메모리 장치.And a switching unit configured to transfer the operating voltages to the word lines, respectively, according to the block selection signal.

제 1 항에 있어서,The method of claim 1,

상기 메모리 셀들을 포함하는 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 벌크에 형성되는 플래시 메모리 장치.And a block including the memory cells is formed in different bulks divided into at least two groups.

제 1 항 또는 제 5 항에 있어서,The method according to claim 1 or 5,

상기 벌크가 N웰인 플래시 메모리 장치.And the bulk is N well.

제 5 항에 있어서,The method of claim 5, wherein

상기 벌크 바이어스가 해당 벌크로만 인가되도록 벌크 선택 신호에 따라 상기 벌크 바이어스를 전달하는 벌크 선택부를 더 포함하는 플래시 메모리 장치.And a bulk selector configured to transfer the bulk bias according to a bulk select signal such that the bulk bias is applied only to the corresponding bulk.

제 7 항에 있어서,The method of claim 7, wherein

상기 로우 디코더가 상기 벌크 선택 신호를 출력하는 플래시 메모리 장치.And the row decoder outputs the bulk select signal.

제1 내지 제4 데이터 중 하나의 데이터가 각각 저장되며 상기 제1 및 제2 데이터가 각각 저장된 메모리 셀들의 문턱전압이 0V보다 낮도록 프로그램된 메모리 셀들이 제공되는 단계;Providing memory cells programmed to store data of one of the first to fourth data, respectively, and have a threshold voltage of the memory cells storing the first and second data respectively lower than 0V;

상기 메모리 셀에 저장된 데이터의 상위 비트를 검출하기 위한 제1 리드 동작을 실시하는 단계;Performing a first read operation to detect an upper bit of data stored in the memory cell;

상기 제1 데이터와 나머지 데이터를 구분하기 위하여 상기 제2 데이터가 저장된 메모리 셀의 문턱전압이 상기 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 메모리 셀에 저장된 데이터의 하위 비트를 검출하기 위한 제2 리드 동작을 실시하는 단계; 및 A second read for detecting a lower bit of data stored in the memory cell while applying a bulk bias so that a threshold voltage of the memory cell in which the second data is stored is higher than 0V to distinguish the first data from the remaining data Performing an operation; And

상기 제4 데이터와 나머지 데이터를 구분하기 위하여 상기 메모리 셀에 저장된 상기 데이터의 하위 비트를 검출하기 위한 제3 리드 동작을 실시하는 단계를 포함하는 멀티 레벨 셀의 리드 방법.And performing a third read operation for detecting a lower bit of the data stored in the memory cell to distinguish the fourth data from the remaining data.

제 9 항에 있어서, The method of claim 9,

상기 제1 데이터가 '11'이고, 상기 제2 데이터가 '10'이고, 상기 제3 데이터가 '00'이고, 상기 제4 데이터가 '01'인 멀티 레벨 셀의 리드 방법.And wherein the first data is '11', the second data is '10', the third data is '00', and the fourth data is '01'.

제 9 항에 있어서, The method of claim 9,

상기 제1 리드 동작 시 상기 선택된 워드라인에 0V의 리드 전압이 인가되는 멀티 레벨 셀의 리드 방법.And a read voltage of 0 V is applied to the selected word line during the first read operation.

제 9 항에 있어서,The method of claim 9,

상기 제2 리드 동작 시 상기 선택된 워드라인에 0V의 리드 전압이 인가되는 멀티 레벨 셀의 리드 방법.And a read voltage of 0 V is applied to the selected word line during the second read operation.

멀티 레벨 셀의 리드 동작에 있어서,In the read operation of the multi-level cell,

선택된 워드라인에 제1 리드 전압을 인가하여 메모리 셀의 문턱전압을 검출하는 제1 리드 동작을 실시하는 단계; 및Performing a first read operation of detecting a threshold voltage of a memory cell by applying a first read voltage to a selected word line; And

문턱전압이 소거된 메모리 셀의 문턱전압보다는 높지만 0V보다 낮게 프로그램된 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에 서, 상기 선택된 워드라인에 제2 리드 전압을 인가하여 상기 메모리 셀의 상기 문턱전압을 검출하는 제2 리드 동작을 실시하는 단계를 포함하는 멀티 레벨 셀의 리드 방법.The second read voltage is applied to the selected word line while the bulk bias is applied such that the threshold voltage of the memory cell programmed to be higher than 0V but lower than 0V is higher than the threshold voltage of the erased memory cell. And performing a second read operation to detect the threshold voltage of the cell.

제 13 항에 있어서,The method of claim 13,

상기 제1 리드 동작은 상기 메모리 셀의 상기 문턱전압이 0V보다 높은지 또는 낮은지를 검출하는 멀티 레벨 셀의 리드 방법.And the first read operation detects whether the threshold voltage of the memory cell is higher or lower than 0V.

제 14 항에 있어서,The method of claim 14,

상기 제1 리드 동작 시 상기 선택된 워드라인에 상기 제1 리드 전압으로 0V가 인가되는 멀티 레벨 셀의 리드 방법.The method of reading a multi-level cell, wherein 0 V is applied to the selected word line as the first read voltage during the first read operation.

제 13 항에 있어서,The method of claim 13,

상기 제1 리드 동작은 문턱전압이 0V보다 높은 메모리 셀들의 문턱전압의 레벨을 검출하는 멀티 레벨 셀의 리드 방법.And the first read operation detects a level of threshold voltages of memory cells having a threshold voltage higher than 0V.

제 13 항에 있어서,The method of claim 13,

상기 제2 리드 동작 시 상기 선택된 워드라인에 상기 제2 리드 전압으로 0V가 인가되는 멀티 레벨 셀의 리드 방법.The method of reading a multi-level cell, wherein 0 V is applied to the selected word line as the second read voltage during the second read operation.

제 9 항 또는 제 13 항에 있어서,The method according to claim 9 or 13,

상기 벌크 바이어스가 상기 메모리 셀의 N웰로 인가되는 멀티 레벨 셀의 리드 방법.And the bulk bias is applied to the N well of the memory cell.

제 9 항 또는 제 13 항에 있어서,The method according to claim 9 or 13,

상기 메모리 셀들을 포함하는 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 벌크에 형성되며, 상기 벌크 바이어스가 리드 동작이 실시되는 블록의 벌크로만 인가되는 멀티 레벨 셀의 리드 방법.The block including the memory cells are divided into at least two groups and formed in different bulks, and the bulk bias is applied only to the bulk of the block in which the read operation is performed.

제 19 항에 있어서,The method of claim 19,

상기 벌크가 N웰인 멀티 레벨 셀의 리드 방법.And the bulk is N well.

문턱전압이 소거된 메모리 셀의 문턱전압보다는 높지만 0V보다 낮게 프로그램된 메모리 셀의 워드라인에 음전위의 제2 리드 전압을 인가하여 상기 메모리 셀의 상기 문턱전압을 검출하는 제2 리드 동작을 실시하는 단계를 포함하는 멀티 레벨 셀의 리드 방법.Performing a second read operation of detecting the threshold voltage of the memory cell by applying a second negative voltage of a negative potential to a word line of the memory cell programmed to have a threshold voltage higher than the threshold voltage of the erased memory cell but lower than 0V Read method of a multi-level cell comprising a.

제 21 항에 있어서,The method of claim 21,

제 22 항에 있어서,The method of claim 22,

제 21 항에 있어서,The method of claim 21,

상기 제2 리드 동작 시 독출하려는 데이터가 저장된 메모리 셀은 턴오프되고 상기 데이터가 저장된 상기 메모리 셀의 문턱전압보다는 낮은 문턱전압을 갖는 메모리 셀이 모두 턴온되도록 상기 제2 리드 전압이 인가되는 멀티 레벨 셀의 리드 방법. The multi-level cell to which the second read voltage is applied such that the memory cell storing the data to be read during the second read operation is turned off and all memory cells having a threshold voltage lower than the threshold voltage of the memory cell storing the data are turned on. Of lead way.