KR100835761B1 - The controller of high voltage generator - Google Patents

Abstract

An apparatus for controlling a high voltage generator is provided to change the number of pump cells operating according to the level of an outputted high voltage. A pump cell part(200) generates a high voltage through a number of pump cells. A double comparison part(210) compares an output voltage of the pump cell part with a first reference voltage and a second reference voltage. A voltage level classification part(220) determines and outputs the range of an output voltage according to the output result of the double comparison part. A voltage variation judgment part(250) outputs the range of an output voltage at a first reference time and a second reference time by receiving three clock signals having a rising edge at different times and an output signal of the voltage level classification part. A pump cell operation signal output part(260) outputs an enable signal operating a specific pump cell according to the output value of the voltage variation judgment part.

Description

고전압 발생기 제어 장치{The controller of high voltage generator}High voltage generator control device {The controller of high voltage generator}

도 1은 시간에 따른 고전압 발생기의 출력 전압의 변화상태를 도시한 그래프이다.1 is a graph illustrating a change state of an output voltage of a high voltage generator over time.

도 2는 본원 발명에 따른 고전압 발생기 제어장치의 구성을 도시한 블록도이다.2 is a block diagram showing the configuration of a high voltage generator control device according to the present invention.

도 3은 본원 발명에 따른 이중 비교부의 구성을 상세히 도시한 회로도이다.3 is a circuit diagram showing in detail the configuration of the double comparison unit according to the present invention.

도 4는 본원 발명에 따른 전압레벨 분류부의 구성을 상세히 도시한 회로도이다.4 is a circuit diagram showing in detail the configuration of the voltage level classification unit according to the present invention.

도 5는 본원 발명에 따른 클록 변환부의 구성을 상세히 도시한 회로도이다.5 is a circuit diagram showing in detail the configuration of the clock converter according to the present invention.

도 6은 기분 클록 신호 및 제1 내지 제3 클록 신호의 파형을 도시한 파형도이다.6 is a waveform diagram showing waveforms of the mood clock signal and the first to third clock signals.

도 7은 본원 발명에 따른 전압변화 판단부의 구성을 상세히 도시한 회로도이다.7 is a circuit diagram showing in detail the configuration of the voltage change determination unit according to the present invention.

도 8은 전압변화 판단부에 포함된 패스회로의 상세 구성을 나타낸 회로도이다.8 is a circuit diagram illustrating a detailed configuration of a pass circuit included in a voltage change determiner.

도 9는 본원 발명에 따른 펌프 셀 동작신호 출력부의 구성을 상세히 도시한 회로도이다.9 is a circuit diagram showing in detail the configuration of the pump cell operation signal output unit according to the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

200: 펌프 셀부 210: 이중 비교부200: pump cell portion 210: double comparison unit

220: 전압레벨 분류부 230: 기본클록 발생부220: voltage level classification unit 230: basic clock generator

240: 클록 변환부 250: 전압변화 판단부240: clock converting unit 250: voltage change determining unit

260: 펌프 셀 동작신호 출력부 260: pump cell operation signal output unit

본원 발명은 불휘발성 메모리 장치에 고전압을 공급하는 고전압 발생기의 제어장치에 관한 것으로, 더욱 상세하게는 출력된 고전압의 레벨에 따라 고전압을 발생하는 펌프 셀의 동작 여부를 제어하여 동작전류를 감소시키기 위한 고전압 발생기 제어장치에 관한 것이다.The present invention relates to a control device of a high voltage generator for supplying a high voltage to a nonvolatile memory device, and more particularly, to reduce the operation current by controlling the operation of a pump cell generating a high voltage according to the output high voltage level. A high voltage generator control apparatus.

일반적으로 불휘발성 메모리 장치는 전기적인 프로그램 동작 및 소거 동작을 수행하며 이를 위해 각 동작에 필요한 고전압을 발생하는 고전압 발생회로를 포함하고 있다. 각 동작 별로 필요로 하는 고전압의 레벨이 다르므로, 서로 다른 고전압을 출력하는 다수의 고전압 발생회로가 필요하다. 한편 각 고전압 발생회로는 다수 개의 커패시터와 다수 개의 트랜지스터로 구성된 펌프 셀(pump cell)을 다수 개 포함하며, 이 펌프 셀들의 동작에 의해 각각의 고전압이 발생하게 된다.In general, the nonvolatile memory device includes a high voltage generation circuit that performs an electrical program operation and an erase operation, and generates a high voltage required for each operation. Since the level of the high voltage required for each operation is different, a plurality of high voltage generating circuits outputting different high voltages are required. Meanwhile, each high voltage generation circuit includes a plurality of pump cells including a plurality of capacitors and a plurality of transistors, and each high voltage is generated by the operation of the pump cells.

그런데, 출력전압인 고전압의 레벨의 변화에도 불구하고 동작되는 펌프 셀의 개수에는 변화가 없어 불필요한 전류 소모를 일으킬 수 있다.However, despite the change in the level of the high voltage, which is the output voltage, the number of pump cells operated is unchanged, which may cause unnecessary current consumption.

상술한 문제점을 해결하기 위하여 출력되는 고전압의 레벨에 따라 동작되는 펌프 셀의 개수를 변화시킬 수 있는 고전압 발생기 제어장치를 제공하는 것을 목적으로 한다.In order to solve the above problems, an object of the present invention is to provide a high voltage generator control device capable of changing the number of pump cells operated according to the level of the high voltage output.

상술한 목적을 달성하기 위한 본원 발명의 고전압 발생기 제어 장치는 다수 개의 펌프 셀을 통해 고전압을 발생하는 펌프 셀 부와, 상기 펌프 셀 부의 출력 전압과 제1 기준 전압 및 제2 기준 전압과의 크기를 비교하는 이중 비교부와, 상기 이중 비교부의 출력 결과에 따라 출력 전압의 범위를 결정하여 특정 코드 형태로 출력하는 전압레벨 분류부와, 서로 다른 시점에서 상승 에지를 갖는 세 가지 클록신호와 상기 전압레벨 분류부의 출력신호를 입력받아 제1 기준시점에서의 출력 전압과 제2 기준시점에서의 출력 전압의 범위를 출력하는 전압변화 판단부와, 상기 전압변화 판단부의 출력값에 따라 상기 다수 개의 펌프 셀 중 특정 펌프셀을 동작시키는 인에이블 신호를 출력하는 펌프셀 동작 신호 출력부를 포함하는 것을 특징으로 한다. The high voltage generator control device of the present invention for achieving the above object is a pump cell unit for generating a high voltage through a plurality of pump cells, and the magnitude of the output voltage and the first reference voltage and the second reference voltage of the pump cell unit A dual comparator for comparison, a voltage level classifier for determining a range of output voltages according to an output result of the double comparator, and outputting a specific code form, three clock signals having rising edges at different points in time, and the voltage levels A voltage change determiner configured to receive an output signal of a classification unit and output a range of an output voltage at a first reference time point and an output voltage at a second reference time point, and specify one of the plurality of pump cells according to an output value of the voltage change determiner And a pump cell operation signal output unit configured to output an enable signal for operating the pump cell.

이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 시간에 따른 고전압 발생기의 출력 전압의 변화상태를 도시한 그래프 이다.1 is a graph illustrating a change state of an output voltage of a high voltage generator with time.

X 축은 시간축이 되며, Y 축은 출력 전압(HV_out)을 나타낸다. 소정 시간 동안(Ts)에는 출력 전압(HV_out)이 천이되는 구간이며, 그 이후의 구간(Tn) 동안에는 출력 전압(HV_out)이 안정화되는 구간으로서, 그 전압 레벨이 일정부분 변화하게 된다. The X axis is the time axis, and the Y axis represents the output voltage HV_out. It is a section in which the output voltage HV_out transitions during the predetermined time Ts, and is a section in which the output voltage HV_out is stabilized during the subsequent section Tn, and the voltage level is changed to some extent.

이때, 본 발명에서는 서로 다른 두 개의 전압 레벨을 정하여 출력 전압(HV_out)이 제1 기준 전압(Va) 이상인 경우, 제1 기준 전압(Va) 보다 작고 제2 기준 전압(Vb) 보다 큰 경우, 제2 기준 전압(Vb) 보다 작은 경우로 구분하여 출력 전압(HV_out)이 상기 제1 기준 전압(Va) 이상의 레벨을 갖도록 제어하려고 한다.In this case, according to the present invention, two output voltage levels different from each other are determined when the output voltage HV_out is greater than or equal to the first reference voltage Va, and less than the first reference voltage Va and greater than the second reference voltage Vb. The output voltage HV_out is classified into a case smaller than two reference voltages Vb so as to control the output voltage HV_out to have a level equal to or greater than the first reference voltage Va.

예를 들면, 현재 출력 전압(HV_out)의 레벨이 제2 기준 전압(Vb)보다 작은 경우(X 구간)에 제1 기준 전압(Va)보다 커지도록(Z 구간) 펌프 셀을 동작시키거나, 제1 기준 전압(Va) 보다 작고 제2 기준 전압(Vb) 보다 큰 경우(Y 구간)에 역시 제1 기준 전압(Va)보다 커지도록(Z 구간) 펌프 셀을 동작시키며, 이때 동작시키는 펌프 셀의 개수는 서로 다르게 구성하여 다수의 펌프 셀을 모두 동작시키지 않고서도 원하는 전압 레벨에 도달할 수 있게 한다.For example, when the level of the current output voltage HV_out is less than the second reference voltage Vb (X section), the pump cell is operated to be larger than the first reference voltage Va (Z section), or When the pump cell is smaller than one reference voltage Va and larger than the second reference voltage Vb (Y section), the pump cell is also operated to be larger than the first reference voltage Va (Z section). The numbers can be configured differently so that the desired voltage level can be reached without operating all of the multiple pump cells.

도 2는 본원 발명에 따른 고전압 발생기 제어장치의 구성을 도시한 블록도이다.2 is a block diagram showing the configuration of a high voltage generator control device according to the present invention.

고전압 발생기 제어 장치는 다수의 펌프 셀을 포함하는 펌프 셀 부(200), 상기 펌프 셀로부터의 출력 전압(HV_out)과 기준 전압(Vref)의 크기를 비교하되 기준 전압(Vref)보다 더 작은 전압을 또 다른 기준 전압으로 두어 두 개의 기준 전압과 크기를 비교하는 이중 비교부(210), 이중 비교부(210)의 출력에 따라 현재 출력되는 전압레벨의 범위를 분석하여 출력하는 전압레벨 분류부(220)를 포함한다. 한편, 기본 주기 클록을 발생시키는 기본 클록 발생부(230), 상기 기본 클록으로부터 서로 다른 상승에지를 갖는 다수의 클록을 발생시키는 클록 변환부(240)를 포함하며, 상기 전압레벨 분류부(220)의 출력과 클록 변화부(240)의 출력을 입력으로 하여 서로 다른 시점에서 출력 전압(HV_out)의 변화 상태를 판단하는 전압변화 판단부(250), 상기 전압변화 판단부(250)의 출력신호에 따라 특정 펌프셀에 대한 동작 제어 신호를 출력하는 펌프셀 동작신호 출력부(260)를 포함한다.The high voltage generator control device compares the magnitude of the output voltage HV_out and the reference voltage Vref from the pump cell unit 200 including a plurality of pump cells, and outputs a voltage smaller than the reference voltage Vref. The voltage level classifying unit 220 analyzes and outputs the range of the voltage level currently output according to the output of the dual comparator 210 and the dual comparator 210 for comparing two reference voltages and magnitudes with another reference voltage. ). On the other hand, it includes a basic clock generator 230 for generating a basic period clock, a clock converter 240 for generating a plurality of clocks having different rising edges from the basic clock, the voltage level classification unit 220 The voltage change determination unit 250 and the output signal of the voltage change determination unit 250 which determine the change state of the output voltage HV_out at different times by using the output of the output and the clock change unit 240 as inputs. Accordingly, the pump cell operation signal output unit 260 for outputting an operation control signal for a specific pump cell.

상기 펌프 셀부(200)는 다수 개의 펌프 셀을 포함하며, 특정 펌프셀은 특정 펌프 셀 인에이블 신호(CKEN<n>)에 의하여 그 동작이 제어된다. 펌프 셀의 동작에 의하여 출력 전압(HV_out)이 생성되며, 본원 발명에서는 이 출력 전압(HV_out)의 변화 상태에 따라 펌프 셀 인에이블 신호(CKEN<n>)의 출력을 조절하여 펌프 셀의 동작 개수를 제어하고자 한다.The pump cell unit 200 includes a plurality of pump cells, the operation of which is controlled by a specific pump cell enable signal CKEN <n>. The output voltage HV_out is generated by the operation of the pump cell. In the present invention, the number of operation of the pump cell is controlled by adjusting the output of the pump cell enable signal CKEN <n> according to the change state of the output voltage HV_out. To control.

이제 각 구성 요소의 상세 구성과 그 동작을 살펴보기로 한다. Now let's look at the detailed composition of each component and its operation.

도 3은 상기 이중 비교부(210)의 구성을 상세히 도시한 회로도이다.3 is a circuit diagram illustrating in detail the configuration of the dual comparator 210.

이중 비교부(210)는 상기 이중 비교부는 상기 펌프 셀부의 출력 전압의 레벨을 가변시키는 제1 전압분배부(212)와, 제1 기준 전압(Va)의 레벨을 가변시켜 제2 기준 전압(Vb)을 출력하는 제2 전압분배부(214)와, 상기 제1 기준 전압(Va)과 상기 제1 전압분배부(212)의 가변된 출력 전압의 크기를 비교하는 제1 비교부(216)와, 상기 제2 기준 전압(Vb)과 상기 제1 전압분배부(212)의 가변된 출력 전압의 크기를 비교하는 제2 비교부(218)를 포함한다.The double comparator 210 may be configured such that the double comparator includes a first voltage divider 212 for varying the level of the output voltage of the pump cell part and a second reference voltage Vb by varying the level of the first reference voltage Va. A second voltage divider 214 for outputting the second voltage divider 214, a first comparer 216 for comparing magnitudes of the first reference voltage Va and the variable output voltage of the first voltage divider 212, and And a second comparison unit 218 comparing the magnitudes of the output voltages of the second reference voltage Vb and the first voltage divider 212.

상기 제1 기준 전압 분배부(212)는 출력 전압(HV_out)이 공급되는 단자와 접지전압원 사이에 직렬 접속된 저항(R1, R2)를 포함하며, 상기 저항들의 접속단자에서 가변된 출력 전압이(HV_out) 출력된다. 상기 저항(R1, R2)의 구성을 변화시켜 출력 전압(HV_out)의 레벨을 가변시킬 수 있다.The first reference voltage divider 212 includes resistors R1 and R2 connected in series between a terminal to which the output voltage HV_out is supplied and a ground voltage source, and a variable output voltage at the connection terminal of the resistors ( HV_out). The level of the output voltage HV_out may be changed by changing the configurations of the resistors R1 and R2.

상기 제2 기준 전압 분배부(214)는 제1 기준 전압(Va)이 공급되는 단자와 접지전압원 사이에 직렬 접속된 저항(R3, R4)를 포함하며, 상기 저항들의 접속단자에서 제2 기준 전압(Vb)이 출력된다. 상기 저항(R3, R4)의 구성을 변화시켜 제2 기준 전압(Vb)의 레벨을 가변시킬 수 있다. 즉 제2 기준 전압(Vb)의 레벨과 제1 기준 전압(Va)의 레벨 차이를 더 작게 하면 좀 더 미세한 제어를 하게 될 수 있다.The second reference voltage divider 214 includes resistors R3 and R4 connected in series between a terminal supplied with the first reference voltage Va and a ground voltage source, and a second reference voltage at the connection terminal of the resistors. (Vb) is output. The level of the second reference voltage Vb may be varied by changing the configurations of the resistors R3 and R4. That is, when the level difference between the level of the second reference voltage Vb and the first reference voltage Va is smaller, finer control can be achieved.

상기 제1 비교부(216)는 제1 기준 전압(Va)을 비반전 단자(+)로 입력받고, 제1 전압분배부(212)로부터 레벨이 가변된 출력 전압(HV_out)을 반전 단자(-)로 입력받는 OP 앰프를 포함하며, 상기 OP 앰프는 가변된 출력 전압(HV_out)이 제1 기준 전압(Va) 보다 큰 경우에는 그 출력신호(Vaa)가 로우레벨이 되고, 제1 기준 전압(Va) 보다 작은 경우에는 그 출력신호(Vaa)가 하이레벨이 된다.The first comparator 216 receives the first reference voltage Va as the non-inverting terminal + and inverts the output voltage HV_out having a variable level from the first voltage divider 212. And an OP amplifier inputted to the OP amplifier. When the variable output voltage HV_out is greater than the first reference voltage Va, the output signal Vaa becomes low level, and the first reference voltage If it is smaller than Va), the output signal Vaa becomes a high level.

마찬가지로 상기 제2 비교부(218)는 제2 기준 전압(Vb)을 비반전 단자(+)로 입력받고, 제1 전압분배부(212)로부터 레벨이 가변된 출력 전압(HV_out)을 반전 단자(-)로 입력받는 OP 앰프를 포함하며, 상기 OP 앰프는 가변된 출력 전압(HV_out) 이 제2 기준 전압(Vb) 보다 큰 경우에는 그 출력신호(Vbb)가 로우레벨이 되고, 제2 기준 전압(Vb) 보다 작은 경우에는 그 출력신호(Vbb)가 하이레벨이 된다.Similarly, the second comparator 218 receives the second reference voltage Vb as the non-inverting terminal + and inverts the output voltage HV_out having a variable level from the first voltage divider 212. And an op amp inputted through-), wherein the output amplifier Vbb becomes low when the variable output voltage HV_out is greater than the second reference voltage Vb, and the second reference voltage. If it is smaller than Vb, the output signal Vbb is at a high level.

이때, 보다 안정적인 제1 기준 전압(Va)의 공급을 위해 1 기준 전압(Va)을 비반전단자로 입력받고 반전단자와 출력단자가 서로 접속되어 상기 제2 전압 분배부(214)에 인가될 제1 기준 전압을 출력하는 OP 앰프를 더 포함할 수 있다. 여기서 In this case, in order to supply a more stable first reference voltage Va, the first reference voltage Va is input to the non-inverting terminal, and the inverting terminal and the output terminal are connected to each other to be applied to the second voltage divider 214. It may further include an OP amplifier for outputting a reference voltage. here

상기와 같은 이중 비교부(210)의 출력결과는 다음과 같다.The output result of the double comparison unit 210 as described above is as follows.

가변된 출력 전압(HV_out)이 제1 기준 전압(Va)보다 큰 경우에는 제1 출력 신호(Vaa) 및 제2 출력 신호(Vbb)는 로우레벨값이 된다. (도 1의 Z 구간)When the variable output voltage HV_out is greater than the first reference voltage Va, the first output signal Va and the second output signal Vbb become low level values. (Z section in Fig. 1)

가변된 출력 전압(HV_out)이 제1 기준 전압(Va)보다 작고 제2 기준 전압(Vb) 보다 큰 경우에는 제1 출력 신호(Vaa)는 하이레벨값이 되고 제2 출력 신호(Vbb)는 로우레벨값이 된다. (도 1의 Y 구간)When the variable output voltage HV_out is less than the first reference voltage Va and greater than the second reference voltage Vb, the first output signal Vaa becomes a high level value and the second output signal Vbb is low. It is a level value. (Y section in Fig. 1)

가변된 출력 전압(HV_out)이 제2 기준 전압(Vb)보다 작은 경우에는 제1 출력 신호(Vaa) 및 제2 출력 신호(Vbb)는 하이레벨값이 된다. (도 1의 X 구간)When the variable output voltage HV_out is smaller than the second reference voltage Vb, the first output signal Vaa and the second output signal Vbb become high level values. (X section in Fig. 1)

도 4는 상기 전압레벨 분류부(220)의 구성을 상세히 도시한 회로도이다.4 is a circuit diagram showing the configuration of the voltage level classification unit 220 in detail.

상기 전압레벨 분류부(220)는 상기 펌프 셀의 출력전압이 제2 기준 전압보다 작은 경우를 나타내는 제1 코드(X)를 출력하는 제1 코드 출력부(222)와, 상기 펌프 셀의 출력전압이 제1 기준 전압보다 작고 제2 기준 전압보다 큰 경우를 나타내는 제2 코드(Y)를 출력하는 제2 코드 출력부(224)와, 상기 펌프 셀의 출력전압이 제1 기준 전압보다 큰 경우를 나타내는 제3 코드(Z)를 출력하는 제3 코드 출력부(226)를 포함한다.The voltage level classification unit 220 may include a first code output unit 222 outputting a first code X indicating a case in which the output voltage of the pump cell is smaller than a second reference voltage, and an output voltage of the pump cell. The second code output unit 224 for outputting a second code (Y) indicating the case of less than the first reference voltage and greater than the second reference voltage, and the case where the output voltage of the pump cell is greater than the first reference voltage And a third code output unit 226 for outputting a third code Z indicating.

상기 제1 코드 출력부(222)는 상기 이중 비교부(210)로부터 제1 출력 신호(Vaa) 및 제2 출력 신호(Vbb)를 입력으로 하는 제1 AND 게이트(A222)를 포함하고, 제2 코드 출력부(224)는 제1 출력 신호(Vaa) 및 반전된 제2 출력 신호(/Vbb)를 입력으로 하는 제2 AND 게이트(A224)를 포함하며, 제3 코드 출력부(226)는 반전된 제1 출력 신호(/Vaa) 및 반전된 제2 출력 신호(/Vbb)를 입력으로 하는 제3 AND 게이트(A226)를 포함한다. 이때, 상기 제2 코드 출력부(224)는 제2 출력 신호(Vbb)를 반전시키는 제1 인버터(IV222)를 더 포함할 수 있으며, 제3 코드 출력부(226)는 제1 출력 신호(Vaa)를 반전시키는 제2 인버터(IV224)를 포함할 수 있다.The first code output unit 222 includes a first AND gate A222 that receives a first output signal Vaa and a second output signal Vbb from the dual comparator 210, and a second The code output unit 224 includes a second AND gate A224 to which the first output signal Vaa and the inverted second output signal / Vbb are input, and the third code output unit 226 is inverted. And a third AND gate A226 for inputting the first output signal / Vaa and the inverted second output signal / Vbb. In this case, the second code output unit 224 may further include a first inverter IV222 for inverting the second output signal Vbb, and the third code output unit 226 may include the first output signal Vaa. May include a second inverter IV224.

따라서, 상기 가변된 출력 전압(HV_out)이 제1 기준 전압(Va) 및 제2 기준 전압(Vb)보다 작은 경우에는 제1 출력 신호(Vaa) 및 제2 출력 신호(Vbb)가 하이레벨값이므로 제1 AND 게이트(A222)의 출력 신호인 제1 코드(X)만이 하이레벨이 된다.Therefore, when the variable output voltage HV_out is smaller than the first reference voltage Va and the second reference voltage Vb, the first output signal Vaa and the second output signal Vbb are high level values. Only the first code X, which is an output signal of the first AND gate A222, becomes high level.

또한, 상기 가변된 출력 전압(HV_out)이 제1 기준 전압(Va)보다 작고 제2 기준 전압(Vb) 보다 큰 경우에는 제1 출력 신호(Vaa)는 하이레벨값이고 제2 출력 신호(Vbb)는 로우레벨값이므로 제2 AND 게이트(A224)의 출력 신호인 제2 코드(Y)만이 하이레벨이 된다.In addition, when the variable output voltage HV_out is less than the first reference voltage Va and greater than the second reference voltage Vb, the first output signal Vaa is a high level value and the second output signal Vbb. Since is a low level value, only the second code Y, which is an output signal of the second AND gate A224, becomes a high level.

또한, 상기 가변된 출력 전압(HV_out)이 제1 기준 전압(Va)보다 큰 경우에는 제1 출력 신호(Vaa) 및 제2 출력 신호(Vbb)가 로우레벨값이므로 제3 AND 게이 트(A226)의 출력 신호인 제3 코드(Z)만이 하이레벨이 된다.In addition, when the variable output voltage HV_out is greater than the first reference voltage Va, the third AND gate A226 because the first output signal Vaaa and the second output signal Vbb are low level values. Only the third code Z, which is an output signal of, becomes a high level.

정리하면, 상기 이중 비교부(210)과 전압레벨 분류부(220)를 통해 현재 출력 전압(HV_out)의 상태를 표시하는 코드(XYZ)가 생성이 된다. 즉 코드(XYZ)가 (100)이면, 가변된 출력 전압(HV_out)이 제2 기준 전압(Vb)보다 작은 경우이고, 코드(XYZ)가 (010)이면, 가변된 출력 전압(HV_out)이 제1 기준 전압(Va)보다 작고 제2 기준 전압(Vb) 보다 큰 경우이며, 코드(XYZ)가 (001)이면, 가변된 출력 전압(HV_out)이 제1 기준 전압(Vb)보다 큰 경우이다.In summary, the code XYZ indicating the state of the current output voltage HV_out is generated through the dual comparator 210 and the voltage level classifier 220. That is, if the code XYZ is (100), the variable output voltage HV_out is smaller than the second reference voltage Vb. If the code XYZ is 010, the variable output voltage HV_out is zero. If it is less than the first reference voltage Va and is greater than the second reference voltage Vb, and if the code XYZ is (001), the variable output voltage HV_out is greater than the first reference voltage Vb.

도 5는 상기 클록 변환부(240)의 구성을 상세히 도시한 회로도이다.5 is a circuit diagram illustrating in detail the configuration of the clock converter 240.

상기 클록 변환부(240)는 상기 기본 클록 발생기(230)으로부터 기본 클록을 공급받아 서로 다른 상승 에지를 갖는 세 가지 클록(Q1, Q2, Q3)를 생성한다. 즉, 기본 클록 신호를 입력받아 기본 클록 신호와 동일 시점에서 상승에지를 갖는 제1 클록 신호(Q1), 기본 클록 신호의 하강에지 시점에서 상승에지를 갖는 제2 클록 신호(Q2), 상기 제1 클록 신호 및 제2 클록 신호가 로우레벨이 되는 구간에서 하이레벨 값을 갖는 제3 클록 신호(Q3)를 발생시킨다.The clock converter 240 receives the base clock from the base clock generator 230 and generates three clocks Q1, Q2, and Q3 having different rising edges. That is, the first clock signal Q1 having the rising edge at the same time as the base clock signal by receiving the base clock signal, the second clock signal Q2 having the rising edge at the falling edge of the base clock signal, and the first clock signal The third clock signal Q3 having the high level value is generated in the period where the clock signal and the second clock signal become the low level.

상기 클록 변환부(240)는 기본 클록에 의해 동기되고 제1 클록(Q1)을 출력하는 제1 JK 플립플롭(242), 반전된 기본 클록에 의해 동기되고 제2 클록(Q2)을 출력하는 제2 JK 플립플롭(244), 상기 제1 및 제2 JK 플립플롭(242, 244)의 출력을 부정 논리합하여 제3 클록(Q3)을 출력하는 NOR 게이트(246)를 포함한다.The clock converter 240 may include a first JK flip-flop 242 synchronized with a base clock and outputting a first clock Q1, and a second clock Q2 synchronized with an inverted basic clock and outputting a second clock Q2. 2 JK flip-flop 244, and NOR gate 246 for outputting the third clock (Q3) by the negative logic sum of the output of the first and second JK flip-flops (242, 244).

상기 JK 플립플롭은 각 입력단에 모두 하이레벨 신호가 입력되면,( 즉 J=H, K=H) 이전의 저장내용을 보수 형태로 출력하며, 입력되는 클록의 상승에지 구간에서 그 동작이 활성화된다.When the JK flip-flop inputs a high level signal to each input terminal (ie, J = H, K = H), the previous storage contents are output in complementary form, and the operation is activated in the rising edge section of the input clock. .

도 6을 참조하여 제1 JK 플립플롭(242)의 출력 클록(Q1)의 파형을 살펴보기로 한다.A waveform of the output clock Q1 of the first JK flip-flop 242 will be described with reference to FIG. 6.

제1 JK 플립플롭(242)의 각 입력단은 모두 하이레벨 신호가 입력되고 있으며, 기본 클록 신호(CLK<0>)가 입력되고 있다.The high level signal is input to each input terminal of the first JK flip-flop 242, and the basic clock signal CLK <0> is input.

기본 클록 신호의 상승에지(t1)에서 플립플롭이 동작하며, 그 동작은 이전의 저장내용을 보수형태로 저장하는 것이므로, 초기값이 로우레벨이었다고 할 때, t1 시점에서 하이레벨로 천이된다.The flip-flop is operated at the rising edge t1 of the basic clock signal, and the operation is to store the previous storage contents in complementary form. Therefore, when the initial value is low level, the flip-flop is shifted to the high level at the time t1.

기본 클록 신호의 하강에지(t2)에서는 플립플롭이 동작하지 않으므로, 종전 의 하이레벨 상태를 그대로 유지한다. Since the flip-flop does not operate at the falling edge t2 of the basic clock signal, the previous high level state is maintained.

기본 클록 신호의 상승에지(t3)에서 플립플롭이 다시 동작하므로, 이전 상태와 보수형태인 로우레벨로 천이된다.Since the flip-flop operates again at the rising edge t3 of the basic clock signal, it transitions to the low level, which is a complementary state to the previous state.

이렇게 하여 기본 클록보다 주기가 두배가 된 제1 클록(Q1)이 출력된다.In this way, the first clock Q1 having a double cycle than the base clock is output.

다음으로 제2 JK 플립플롭(244)의 출력인 제2 클록(Q2)에 대해 살펴보기로 한다.Next, the second clock Q2 which is the output of the second JK flip-flop 244 will be described.

제2 JK 플립플롭(244)의 각 입력단은 모두 하이레벨 신호가 입력되고 있으며, 기본 클록 신호(CLK<0>)가 반전된 형태로 입력되고 있다.The high level signal is input to each input terminal of the second JK flip-flop 244, and the basic clock signal CLK <0> is input in an inverted form.

기본 클록 신호(CLK<0>)가 반전된 형태로 입력되므로, 기본 클록 신호의 상승에지(t1)에서도 플립플롭이 동작하지 않으며, 하강에지(t2)에서 동작하는데, 그 동작은 이전의 저장내용을 보수형태로 저장하는 것이므로, 초기값이 로우레벨이었다고 할 때, t2 시점에서 하이레벨로 천이된다.Since the basic clock signal CLK <0> is input in an inverted form, the flip-flop does not operate even on the rising edge t1 of the basic clock signal, but operates on the falling edge t2, which is stored in the previous storage. Is stored in complementary form, and when the initial value is low level, the transition to high level occurs at time t2.

기본 클록 신호의 상승에지(t3)에서는 플립플롭이 동작하지 않으므로, 종전 의 하이레벨 상태를 그대로 유지한다.Since the flip-flop does not operate at the rising edge t3 of the basic clock signal, the previous high level state is maintained.

기본 클록 신호의 하강에지(t4)에서 플립플롭이 다시 동작하므로, 이전 상태와 보수형태인 로우레벨로 천이된다.Since the flip-flop operates again at the falling edge t4 of the basic clock signal, it transitions to the low level, which is a complement form of the previous state.

이렇게 하여 제1 클록(Q1)과 비교할때 기본클록 신호가 하이레벨이 되는 구간(T) 만큼 시간적으로 늦으면서, 기본 클록보다 주기가 두 배가 된 제2 클록(Q2)이 출력된다.In this way, when compared to the first clock Q1, the second clock Q2 having a period twice as long as the basic clock is output while being delayed in time by the period T in which the basic clock signal becomes a high level.

다음으로 제3 클록(Q3)은 제1 클록(Q1)과 제2 클록(Q2)을 부정 논리합하는 것이므로, 도시된 바와 같이 제1 클록(Q1)과 제2 클록(Q2)이 모두 로우레벨일때 하이레벨의 펄스가 발생하는 클록신호가 발생된다. 따라서, 제1 클록(Q1)과 제2 클록(Q2)이 모두 하이레벨 펄스가 인가되고 난 후에 하이레벨 펄스가 인가된다.Next, since the third clock Q3 negates the first clock Q1 and the second clock Q2, when both the first clock Q1 and the second clock Q2 are at a low level, as shown in FIG. A clock signal is generated that generates a high level pulse. Therefore, after the high level pulse is applied to both the first clock Q1 and the second clock Q2, the high level pulse is applied.

도 7은 상기 전압변화 판단부(250)의 구성을 상세히 도시한 회로도이다.7 is a circuit diagram showing in detail the configuration of the voltage change determination unit 250.

본원 발명의 고전압 발생기 제어장치는 특정 시간을 기준으로 했을때의 전압상태와 그로부터 일정시간이 경과했을때의 전압상태를 비교하여 펌프 셀의 동작여부를 제어하는 것으로, 이와 같이 시간별로 전압상태를 비교하기 위하여, 서로 다른 시점에서 하이레벨 펄스를 갖는 클록 변환부(240)의 클록신호들을 기준으로 전압상태를 비교한다.The high voltage generator control device of the present invention controls the operation of the pump cell by comparing the voltage state when a specific time is compared with the voltage state when a certain time elapses therefrom, and thus compares the voltage state by time. To this end, voltage states are compared based on clock signals of the clock converter 240 having high level pulses at different points in time.

이를 위해 제1 클록 신호(Q1)에 동기되어 데이터를 통과시키는 제1 패스 회로, 제2 클록 신호(Q2)에 동기되어 데이터를 통과시키는 제3 패스 회로, 제3 클록 신호(Q3)에 동기되어 제1 패스 회로를 통과한 데이터를 통과시키는 제2 패스회로, 제3 클록 신호(Q3)에 동기되어 제3 패스 회로를 통과한 데이터를 통과시키는 제4 패스회로를 포함한다.To this end, a first pass circuit for passing data in synchronization with the first clock signal Q1, a third pass circuit for passing data in synchronization with the second clock signal Q2, and a third clock signal Q3 in synchronization with the first clock signal Q1 And a second pass circuit for passing data passed through the first pass circuit, and a fourth pass circuit for passing data passed through the third pass circuit in synchronization with the third clock signal Q3.

한편, 상기 패스회로의 구성은 도 8과 같다.On the other hand, the configuration of the pass circuit is shown in FIG.

패스회로는 클록신호에 의해 동작되는 NMOS 게이트와 클록신호를 반전시킨 신호에 의해 동작되는 PMOS 게이트로 구성된 전달게이트를 포함하며, 하이레벨의 클록신호에 의해 인에이블되어 입력신호를 출력단으로 전달한다.The pass circuit includes a transfer gate consisting of an NMOS gate operated by a clock signal and a PMOS gate operated by a signal inverted by a clock signal. The pass circuit is enabled by a high level clock signal and transfers an input signal to an output terminal.

각 패스회로는 상기 전압레벨 분류부(220)의 출력인 각 코드를 서로 분리해서 전달하게 되므로, 상기 출력코드 중 제1 코드(X)를 통과시키는 제1 내지 제4 패스회로, 제2 코드(Y)를 통과시키는 제5 내지 제8 패스회로, 제3 코드(Z)를 통과시키는 제9 내지 제12 패스회로를 포함한다.Since each pass circuit separates and transmits each code that is an output of the voltage level classification unit 220 from each other, the first through fourth pass circuits and the second code that pass the first code X of the output codes. A fifth to eighth pass circuit for passing Y) and a ninth to twelfth pass circuit for passing the third code (Z).

상기 제1 패스회로와 제3 패스회로는 서로 다른 구간에서 하이레벨 펄스를 갖게되며, 그 시간적 차이는 앞서 설명한 도 6의 구간(T) 만큼이다. 따라서, 그 시간차이만큼 각 코드의 변화상태를 체크할 수 있다. 즉, 최초에는 제1 코드(X)가 하이레벨이지만, 구간(T)만큼의 시간이 지난 후에는 제1 코드(X)가 로우레벨이 되고 제2 코드(Y) 또는 제3 코드(Z) 가 하이레벨이 될 수 있다는 것이다.The first pass circuit and the third pass circuit have high-level pulses in different sections, and the time difference is as long as the section T of FIG. Therefore, the change state of each code can be checked by the time difference. That is, although the first code X is initially at a high level, after a period of time T passes, the first code X is at a low level and the second code Y or the third code Z is at a high level. Can be a high level.

상기 제2 패스회로와 제4 패스회로는 제3 클록(Q3)에 의해 동기되므로 제1 패스회로와 제3 패스회로를 통과한 데이터를 동일한 시점에 통과시키게 된다.Since the second pass circuit and the fourth pass circuit are synchronized by the third clock Q3, the data passing through the first pass circuit and the third pass circuit passes at the same time.

한편,상기 전압변화 판단부(250)는 각 코드별로 변화상태를 파악하여 출력하는 논리회로부(252)를 포함한다. 상기 논리회로부(252)는 제1 기준 시점에서의 상기 펌프 셀 출력 전압의 상태를 나타내는 제2, 제6 및 제10 패스회로 중 어느 하나의 패스회로의 출력 데이터와, 상기 제2 기준 시점에서의 상기 펌프 셀 출력 전압의 상태를 나타내는 제4, 제8 및 제12 패스회로 중 어느 하나의 패스회로의 출력 데이터를 논리곱(AND)하여 제1 기준 시점에서의 출력 전압의 상태 및 제2 기준 시점에서의 출력 전압의 상태를 나타내는 다수의 상태 데이터를 출력한다.The voltage change determination unit 250 includes a logic circuit unit 252 for identifying and outputting a change state for each code. The logic circuit unit 252 outputs the output data of any one of the second, sixth and tenth pass circuits indicating the state of the pump cell output voltage at the first reference time point, and at the second reference time point. The output data of any one of the fourth, eighth and twelfth pass circuits representing the state of the pump cell output voltages is ANDed and the output data state at the first reference time point and the second reference time point are ANDed. Outputs a plurality of state data indicating the state of the output voltage at.

이를 위해, 상기 논리회로부(252)는 제1 및 제2 패스회로를 통과한 제1 코드(X)와 제3 및 제4 패스회로를 통과한 제1 코드(X)를 입력으로 하고 출력신호(A1)를 출력하는 제1 AND 게이트, 제1 및 제2 패스회로를 통과한 제1 코드(X)와 제7 및 제8 패스회로를 통과한 제2 코드(Y)를 입력으로 하고 출력신호(A2)를 출력하는 제2 AND 게이트, 제1 및 제3 패스회로를 통과한 제1 코드(X)와 제11 및 제12 패스회로를 통과한 제3 코드(Z)를 입력으로 하고 출력신호(A3)를 출력하는 제3 AND 게이트를 포함하고, 제5 및 제6 패스회로를 통과한 제2 코드(Y)와 제3 및 제4 패스회로를 통과한 제1 코드(X)를 입력으로 하고 출력신호(A4)를 출력하는 제4 AND 게이트, 제5 및 제6 패스회로를 통과한 제2 코드(Y)와 제7 및 제8 패스회로를 통과한 제2 코드(Y)를 입력으로 하고 출력신호(A5)를 출력하는 제5 AND 게이트, 제5 및 제6 패스회로를 통과한 제2 코드(Y)와 제11 및 제12 패스회로를 통과한 제3 코드(Z)를 입력으로 하고 출력신호(A6)를 출력하는 제6 AND 게이트를 포함하며, 제9 및 제10 패스회로를 통과한 제3 코드(Z)와 제3 및 제4 패스회로를 통과한 제1 코드(X)를 입력으로 하고 출력신호(A7)를 출력하는 제7 AND 게이트, 제9 및 제10 패스회로를 통과한 제3 코드(Z)와 제7 및 제8 패스회로를 통과한 제2 코드(Y)를 입력으로 하고 출력신호(A8)를 출력하는 제8 AND 게이트, 제9 및 제10 패스회로를 통과한 제3 코드(Z)와 제11 및 제12 패스회로를 통과한 제3 코드(Z)를 입력으로 하고 출력신호(A9)를 출력하는 제9 AND 게이트를 포함한다.To this end, the logic circuit unit 252 inputs the first code X which has passed through the first and second pass circuits and the first code X which has passed through the third and fourth pass circuits as an input, and outputs an output signal ( A first AND gate, which outputs A1), a first code X which has passed through the first and second pass circuits, and a second code Y which has passed through the seventh and eighth pass circuits as inputs, and output signal ( The second AND gate outputting A2), the first code X passed through the first and third pass circuits, and the third code Z passed through the eleventh and twelfth pass circuits are inputted, and the output signal ( A third AND gate for outputting A3), the second code Y passing through the fifth and sixth pass circuits and the first code X passing through the third and fourth pass circuits as inputs; The fourth AND gate for outputting the output signal A4, the second code Y passing through the fifth and sixth pass circuits, and the second code Y passing through the seventh and eighth pass circuits are input. Fifth AND for outputting output signal A5 Sixth AND for inputting the second code Y passing through the second, fifth and sixth pass circuits, and the third code Z passing through the eleventh and twelfth pass circuits, and outputting an output signal A6. A gate, the third code Z passing through the ninth and tenth pass circuits and the first code X passing through the third and fourth pass circuits as inputs, and outputting an output signal A7. A third code Z which has passed through the seventh AND gate, the ninth and tenth pass circuits, and a second code Y which has passed through the seventh and eighth pass circuits as inputs, and outputs an output signal A8. The third code Z, which has passed through the eighth AND gate, the ninth and tenth pass circuits, and the third code Z, which has passed through the eleventh and twelfth pass circuits, is input and outputs an output signal A9. And a ninth AND gate.

상기 논리회로부(252)의 출력결과는 표1 과 같다. The output result of the logic circuit unit 252 is shown in Table 1.

CjCj Cj+1Cj + 1 NODENODE 100100 100100 A1A1 100100 010010 A2A2 100100 001001 A3A3 010010 100100 A4A4 010010 010010 A5A5 010010 001001 A6A6 001001 100100 A7A7 001001 010010 A8A8 001001 001001 A9A9

예를 들어, 과거 시점(Cj)에서 코드(XYZ)가 '100' 인 경우, 즉 제1 코드(X)가 하이레벨인 경우 현재 시점(Cj+1)에서도 '100'이라면, 출력신호(A1)가 하이레벨이 되고, 과거 시점(Cj)에서 코드(XYZ)가 '001' 인 경우, 즉 제3 코드(Z)가 하이레벨인 경우 현재 시점(Cj+1)에서 '010'이라면, 출력신호(A8)가 하이레벨이 된다. 이때, 본원 발명에 따르면 출력신호(A1)가 하이레벨이면 앞선 도 2의 X 구간이 지속되고 있으므로, 펌프 셀의 동작개수를 높이는 제어동작이 필요하며, 출력신호(A8)가 하이레벨이면 Z 구간에서 Y 구간으로 전압이 떨어졌으므로, 펌프 셀의 동작개수를 높이는 제어동작이 필요하되, 앞선 출력신호(A1)가 하이레벨인 경우에 비해서는 그 동작개수가 적어도 될 것이다.For example, when the code XYZ is '100' at the past time point Cj, that is, when the first code X is at a high level, the output signal A1 is '100' even at the current time point Cj + 1. ) Is high level, and if the code XYZ is '001' at the past time point Cj, that is, if the third code Z is at the high level, output is '010' at the current time point Cj + 1. The signal A8 goes high. At this time, according to the present invention, if the output signal A1 is at a high level, since the X section of FIG. 2 is continued, a control operation to increase the number of operations of the pump cell is required, and if the output signal A8 is at a high level, the Z section is required. Since the voltage has dropped to the interval from to Y, a control operation for increasing the number of operations of the pump cell is required, but the number of operations will be at least as compared with the case where the previous output signal A1 is at a high level.

이에 출력신호(A1~A9)의 전압레벨에 따라 펌프 셀의 동작개수를 제어할 수 있게 되는바, 펌프 셀이 세 개인 경우의 예를 들어 그 동작개수를 제어하는 방법을 설명하기로 한다.Accordingly, the number of operation of the pump cell can be controlled according to the voltage level of the output signals A1 to A9. For example, in the case of three pump cells, a method of controlling the operation number will be described.

CjCj Cj+1Cj + 1 NODENODE 펌프셀 동작개수 Pump cell operation count 100100 100100 A1A1 33 100100 010010 A2A2 22 100100 001001 A3A3 00 010010 100100 A4A4 33 010010 010010 A5A5 33 010010 001001 A6A6 00 001001 100100 A7A7 33 001001 010010 A8A8 1One 001001 001001 A9A9 00

출력신호(A1)인 경우는 앞서 설명한 바와 같이 전압레벨이 낮아져 있는 상태이므로 세 개의 펌프 셀을 모두 동작시키도록 하며, 현재 상태가 Z 구간에 있는 경우에는 펌프 셀의 동작을 중지시킨다. 통상적으로 제일 빈번하게 나타나는 경우는 Z 구간에서 전압레벨이 일정부분 감소한 Y 구간으로 변화되는 경우로서(A8), 이 경우에는 하나의 펌프 셀 만을 동작시키도록 한다.In the case of the output signal A1, as described above, since the voltage level is low, all three pump cells are operated. When the current state is in the Z section, the operation of the pump cell is stopped. In general, the most frequent case is a case in which the voltage level in the Z section is changed to the Y section in which the voltage level is partially reduced (A8). In this case, only one pump cell is operated.

도 9는 상기 펌프 셀 동작신호 출력부(260)의 구성을 상세히 도시한 회로도이다.9 is a circuit diagram showing the configuration of the pump cell operation signal output unit 260 in detail.

상기 펌프 셀 동작신호 출력부(260)는 상기 전압변화 판단부(250)로부터 다수의 상태 데이터를 입력받아 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이하인 경우에는 적어도 세 개 이상의 펌프 셀을 동작시키는 제1 제어신호를 출력하고, 1 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압이하이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 경우에는 적어도 두 개의 펌프 셀을 동작시키는 제2 제어신호를 출력하고, 제1 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압이상이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압이상 제1 기준 전압 이하의 범위에 있는 경우에는 적어도 한 개의 펌프 셀을 동작시키는 제3 제어신호를 출력하며, 제2 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압 이상인 경우에는 펌프 셀의 동작을 중지하는 제4 제어신호를 출력하는 제1 논리회로부(262)를 포함한다.The pump cell operation signal output unit 260 receives a plurality of state data from the voltage change determination unit 250 and at least three or more pumps when the output voltage of the pump cell unit is less than or equal to the second reference voltage at a second reference time point. The first control signal for operating the cell is output, and the output voltage of the pump cell portion is less than or equal to the second reference voltage at a first reference point, and the output voltage of the pump cell portion is greater than or equal to the second reference voltage and less than or equal to the first reference voltage at the second reference point. In the case of the range of to output a second control signal for operating at least two pump cells, the output voltage of the pump cell portion at the first reference time is more than the first reference voltage, the output voltage of the pump cell portion at the second reference time When the second reference voltage is greater than or equal to the first reference voltage, a third control signal for operating at least one pump cell is output, and the pump cell part is provided at the second reference time point. When the output voltage of the first reference voltage or more includes a first logic circuit portion 262 for outputting a fourth control signal for stopping the operation of the pump cell.

상기 제1 논리회로부(262)는 상기 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이하인 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제1 제어 신호를 출력하는 제1 논리합(OR) 게이트와, 상기 제1 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압이하이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제2 제어 신호를 출력하는 제2 논리합 게이트와, 상기 제1 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압이상이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제3 제어 신호를 출력하는 제3 논리합 게이트와, 상기 제2 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압 이상인 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제4 제어 신호를 출력하는 제4 논리합 게이트를 포함한다.The first logic circuit unit 262 is configured to input state data indicating that the output voltage of the pump cell unit is less than or equal to the second reference voltage at the second reference time, and outputs the first control signal. And state data indicating that an output voltage of the pump cell unit is less than or equal to a second reference voltage at a first reference time, and an output voltage of the pump cell unit is in a range from a second reference voltage to a first reference voltage or less at a second reference time. A second logical sum gate configured to be an input and outputting the second control signal, and the output voltage of the pump cell portion is greater than or equal to the first reference voltage at the first reference point, and the output voltage of the pump cell portion is the second reference point at the second reference point; A third logical sum gate configured to input state data indicating that the voltage is in a range of more than a first reference voltage and outputting the third control signal; The condition data 2 output voltage pump cell unit at the reference point, which indicates that more than a first reference voltage input and a fourth OR gate for outputting the fourth control signal.

각 논리합 게이트는 각 입력신호가 하나인 경우에는 버퍼로서의 역할을 하게된다.Each OR gate serves as a buffer when each input signal is one.

따라서, 제1 논리회로부(262)는 펌프 셀을 적어도 세 개이상 구동시키는 경우를 나타내는 제1 제어신호(B1), 펌프 셀을 적어도 두 개 구동시키는 경우를 나타내는 제2 제어신호(B2), 펌프 셀을 적어도 하나 구동시키는 경우를 나타내는 제3 제어신호(B3), 펌프 셀을 구동시키지 않는 경우를 나타내는 제4 제어신호(B4)를 출력한다. Accordingly, the first logic circuit unit 262 may include a first control signal B1 indicating a case of driving at least three pump cells, a second control signal B2 indicating a case of driving at least two pump cells, and a pump. A third control signal B3 indicating a case in which at least one cell is driven and a fourth control signal B4 indicative of a case in which the pump cell is not driven are output.

또한, 펌프 셀 동작신호 출력부(260)는 상기 제1 논리회로부(262)의 제어신호(B1~B4)를 입력받아 어느 펌프 셀을 동작시킬 것인지를 결정하는 제2 논리회로부(264)를 포함 한다.In addition, the pump cell operation signal output unit 260 may include a second logic circuit unit 264 that receives the control signals B1 to B4 of the first logic circuit unit 262 to determine which pump cell to operate. do.

상기 제2 논리회로부(264)는 상기 제1 내지 제4 제어신호(B1~B4)를 입력받아 상기 펌프 셀부의 제1 펌프 셀을 동작시키는 제1 펌프 셀 제어 신호(C1), 제2 펌프 셀을 동작시키는 제2 펌프 셀 제어 신호(C2), 제3 펌프 셀을 동작시키는 제3 펌프 셀 제어 신호(C3), 펌프 셀의 동작을 중지시키는 제4 펌프 셀 제어 신호(C4)를 출력한다.The second logic circuit unit 264 receives the first to fourth control signals B1 to B4 to operate the first pump cell control signal C1 and the second pump cell to operate the first pump cell of the pump cell unit. Outputs a second pump cell control signal C2 for activating the second pump, a third pump cell control signal C3 for operating the third pump cell, and a fourth pump cell control signal C4 for stopping the operation of the pump cell.

이를 위해, 상기 제2 논리회로부(264)는 제1 내지 제3 제어 신호(B1~B3)를 입력으로 하고 상기 제1 펌프 셀 제어 신호(C1)를 출력하는 제1 논리합 게이트와, 상기 제1 및 제2 제어 신호(B1, B2)를 입력으로 하고 상기 제2 펌프 셀 제어 신호(C2)를 출력하는 제2 논리합 게이트와, 상기 제1 제어 신호(B1)를 입력으로 하고 상기 제3 펌프 셀 제어 신호(C3)를 출력하는 제1 버퍼와, 상기 제4 제어 신호를 입력으로 하고 상기 제4 펌프 셀 제어 신호를 출력하는 제2 버퍼를 포함한다.To this end, the second logic circuit unit 264 may include a first logic sum gate configured to input first to third control signals B1 to B3 and output the first pump cell control signal C1, and the first logic circuit gate 264. And a second AND gate for inputting second control signals B1 and B2 and outputting the second pump cell control signal C2, and inputting the first control signal B1 to the third pump cell. And a second buffer configured to output the control signal C3, and a second buffer configured to output the fourth pump cell control signal as the input of the fourth control signal.

따라서, 제1 내지 제3 제어 신호(B1~B3) 중 어느 하나가 하이레벨인 경우에는 적어도 하나의 펌프 셀을 동작시켜야 하므로 제1 펌프 셀 제어신호(C1)를 발생시킨다. 또한, 제1 및 제2 제어 신호(B1, B2) 중 어느 하나가 하이레벨인 경우에는 적어도 두 개의 펌프 셀을 동작시켜야 하므로 제1 펌프 셀 제어 신호(C1) 뿐만 아니라 제2 펌프 셀 제어 신호(C2)를 발생시킨다. 또한, 제1 제어 신호(B1)만 하이레벨인 경우에는 세 개의 펌프 셀을 모두 동작시켜야 하므로 제3 펌프 셀 제어신호(C3)를 발생시킨다. 이때, 제4 제어 신호(B4)가 하이레벨인 경우에는 모든 펌프 셀의 동작을 중지시키는 제4 펌프 셀 제어신호(C4)를 발생시킨다.Therefore, when any one of the first to third control signals B1 to B3 is at a high level, at least one pump cell must be operated, thereby generating the first pump cell control signal C1. In addition, when any one of the first and second control signals B1 and B2 is at a high level, at least two pump cells should be operated, so that not only the first pump cell control signal C1 but also the second pump cell control signal ( C2) is generated. In addition, when only the first control signal B1 is at a high level, all three pump cells must be operated to generate the third pump cell control signal C3. At this time, when the fourth control signal B4 is at the high level, the fourth pump cell control signal C4 for stopping the operation of all the pump cells is generated.

또한, 상기 펌프 셀 동작 신호 출력부(260)는 상기 제2 논리회로부(264)의 출력인 펌프 셀 제어신호(C1~C4)를 입력받아 특정 펌프 셀을 동작시키는 인에이블 신호(CKEN<2:0>)를 출력하는 제3 논리회로부(266)를 포함한다.In addition, the pump cell operation signal output unit 260 receives the pump cell control signals C1 to C4, which are outputs of the second logic circuit unit 264, to enable an enable signal CKEN <2: 0>), and includes a third logic circuit portion 266.

제3 논리회로부(266)는 상기 제1 내지 제4 펌프 셀 제어신호(C1~C4)를 입력받아 상기 펌프 셀부의 제1 펌프 셀에 인가되는 제1 펌프 셀 인에이블 신호(CKEN<0>), 제2 펌프 셀을 동작시키는 제2 펌프 셀 인에이블 신호(CKEN<1>), 제3 펌프 셀을 동작시키는 제3 펌프 셀 인에이블 신호(CKEN<2>)를 출력한다. The third logic circuit unit 266 receives the first to fourth pump cell control signals C1 to C4 and applies the first pump cell enable signal CKEN <0> applied to the first pump cell of the pump cell unit. The second pump cell enable signal CKEN <1> for operating the second pump cell and the third pump cell enable signal CKEN <2> for operating the third pump cell are output.

이를 위해 상기 제3 논리 조합부(266)는 상기 제4 펌프 셀 제어 신호(C4)를 반전시킨 신호와 상기 펌프 셀 동작 신호 출력부(260)를 동작시키는 인에이블 신호(EN)를 입력으로 하는 제1 논리곱 게이트와, 상기 제1 펌프 셀 제어 신호(C1)와 상기 제1 논리곱 게이트의 출력신호를 입력으로 하며 상기 제1 펌프 셀 인에이블 신호(CKEN<0>)를 출력하는 제2 논리곱 게이트와, 상기 제2 펌프 셀 제어 신호(C2)와 상기 제1 논리곱 게이트의 출력신호를 입력으로 하며 상기 제2 펌프 셀 인에이블 신호(CKEN<1>)를 출력하는 제3 논리곱 게이트와, 상기 제3 펌프 셀 제어 신호(C3)와 상기 제1 논리곱 게이트의 출력신호를 입력으로 하며 상기 제3 펌프 셀 인에이블 신호(CKEN<2>)를 출력하는 제4 논리곱 게이트를 포함한다.To this end, the third logic combination unit 266 inputs a signal inverting the fourth pump cell control signal C4 and an enable signal EN for operating the pump cell operation signal output unit 260. A second AND gate, a second pump cell control signal C1 and an output signal of the first AND gate, and the first pump cell enable signal CKEN <0> is output; And a third AND that receives the AND gate, the second pump cell control signal C2 and the output signal of the first AND gate, and outputs the second pump cell enable signal CKEN <1>. A gate and a fourth logical gate including the third pump cell control signal C3 and the output signal of the first AND gate, and outputting the third pump cell enable signal CKEN <2>; Include.

제1 AND 게이트는 제어신호(C4)가 하이 레벨인 경우 즉, 펌프 셀을 모두 동작시키지 않는 경우 로우레벨 신호를 출력하며, 따라서 제2 내지 제4 AND 게이트는 모두 로우레벨의 인에이블 신호를 출력하게 되어, 펌프 셀이 동작하지 않게 된다. 그러나, 제어신호(C4)가 로우 레벨인 경우에는 각 제어신호(C1~C3)의 전압레벨에 따라 특정 펌프 셀을 인에이블 시키는 신호가 출력된다. The first AND gate outputs a low level signal when the control signal C4 is at a high level, that is, when all the pump cells are not operated. Therefore, the second to fourth AND gates output low level enable signals. As a result, the pump cell is not operated. However, when the control signal C4 is at a low level, a signal for enabling a specific pump cell is output according to the voltage level of each control signal C1 to C3.

상술한 본원 발명의 구성에 따라, 출력되는 고전압의 레벨에 따라 동작되는 펌프 셀의 개수를 변화시킬 수 있는 고전압 발생기 제어장치를 제공하는 것을 목적으로 한다. 특히, 출력전압과 비교대상이 되는 기준전압을 2개로 하는 구성을 취하 고 있는바 좀더 미세한 제어가 가능하다.According to the above-described configuration of the present invention, an object of the present invention is to provide a high voltage generator control device capable of varying the number of pump cells operated according to the level of the high voltage output. In particular, it has a configuration in which the output voltage and the reference voltage to be compared are two, and thus finer control is possible.

Claims (26)

다수 개의 펌프 셀을 통해 고전압을 발생하는 펌프 셀 부와,A pump cell section generating high voltage through a plurality of pump cells, 상기 펌프 셀 부의 출력 전압과 제1 기준 전압 및 제2 기준 전압과의 크기를 비교하는 이중 비교부와,A dual comparison unit comparing the magnitude of the output voltage of the pump cell unit with a first reference voltage and a second reference voltage; 상기 이중 비교부의 출력 결과에 따라 출력 전압의 범위를 결정하여 특정 코드 형태로 출력하는 전압레벨 분류부와,A voltage level classification unit for determining a range of an output voltage according to an output result of the double comparator and outputting the specific code form; 서로 다른 시점에서 상승 에지를 갖는 세 가지 클록신호와 상기 전압레벨 분류부의 출력신호를 입력받아 제1 기준시점에서의 출력 전압과 제2 기준시점에서의 출력 전압의 범위를 출력하는 전압변화 판단부와,A voltage change determination unit receiving three clock signals having rising edges at different time points and an output signal of the voltage level classification unit and outputting a range of an output voltage at a first reference time point and an output voltage at a second reference time point; , 상기 전압변화 판단부의 출력값에 따라 상기 다수 개의 펌프 셀 중 특정 펌프셀을 동작시키는 인에이블 신호를 출력하는 펌프셀 동작 신호 출력부를 포함하는 것을 특징으로 하는 고전압 발생기 제어 장치. And a pump cell operation signal output unit configured to output an enable signal for operating a specific pump cell among the plurality of pump cells according to the output value of the voltage change determination unit. 제1항에 있어서, 상기 펌프 셀 부는 서로 동일한 레벨의 전압을 공급하는 제1 펌프 셀, 제2 펌프 셀 및 제3 펌프 셀을 포함하는 것을 특징으로 하는 고전압 발생기 제어 장치.The apparatus of claim 1, wherein the pump cell unit includes a first pump cell, a second pump cell, and a third pump cell supplying voltages of the same level to each other. 제1항에 있어서, 상기 이중 비교부는 상기 펌프 셀부의 출력 전압의 레벨을 가변시키는 제1 전압분배부와,The apparatus of claim 1, wherein the dual comparator comprises: a first voltage divider configured to vary a level of an output voltage of the pump cell part; 상기 제1 기준 전압의 레벨을 가변시켜 상기 제2 기준 전압을 출력하는 제2 전압분배부와,A second voltage divider configured to output the second reference voltage by varying a level of the first reference voltage; 상기 제1 기준 전압과 상기 제1 전압분배부의 가변된 출력 전압의 크기를 비교하는 제1 비교부와,A first comparator comparing the magnitudes of the variable output voltages of the first reference voltage and the first voltage divider; 상기 제2 기준 전압과 상기 제1 전압분배부의 가변된 출력 전압의 크기를 비교하는 제2 비교부를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치. And a second comparator for comparing the magnitudes of the variable output voltages of the second reference voltage and the first voltage divider. 제3항에 있어서, 상기 제1 비교부는 상기 제1 기준 전압을 비반전 단자로 입력받고 상기 가변된 출력 전압을 반전 단자로 입력받아 제1 기준 전압이 더 작은 경우 로우레벨 신호를 출력하고, 제1 기준 전압이 더 큰 경우 하이 레벨 신호를 출력하는 OP 앰프를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.The method of claim 3, wherein the first comparator receives the first reference voltage as a non-inverting terminal and receives the variable output voltage as an inverting terminal to output a low level signal when the first reference voltage is smaller. A high voltage generator control device comprising an op amp for outputting a high level signal when the 1 reference voltage is greater. 제3항에 있어서, 상기 제2 비교부는 제2 기준 전압을 비반전 단자로 입력받고 출력 전압을 반전 단자로 입력받아 제2 기준 전압이 더 작은 경우 로우레벨 신호를 출력하고, 제2 기준 전압이 더 큰 경우 하이 레벨 신호를 출력하는 OP 앰프를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.The method of claim 3, wherein the second comparator receives the second reference voltage as the non-inverting terminal and the output voltage as the inverting terminal to output a low level signal when the second reference voltage is smaller, and the second reference voltage is A high voltage generator control device comprising: an op amp that outputs a high level signal when larger. 제3항에 있어서, 상기 이중 비교부는 상기 제1 기준 전압을 비반전단자로 입력받고 반전단자와 출력단자가 서로 접속되어 상기 제2 기준 전압 분배부에 인가될 제1 기준 전압을 출력하는 OP 앰프를 더 포함하는 것을 특징으로 하는 고전압 발생 기 제어장치.4. The OP amplifier of claim 3, wherein the dual comparator receives the first reference voltage as a non-inverting terminal, and the inverting terminal and the output terminal are connected to each other to output an first reference voltage to be applied to the second reference voltage divider. High voltage generator control device further comprising. 제3항에 있어서, 상기 전압 레벨 분류부는 상기 펌프 셀의 출력전압이 제2 기준 전압보다 작은 경우를 나타내는 제1 코드를 출력하는 제1 코드 출력부와, 4. The apparatus of claim 3, wherein the voltage level classification unit comprises: a first code output unit configured to output a first code indicating a case where an output voltage of the pump cell is smaller than a second reference voltage; 상기 펌프 셀의 출력전압이 제1 기준 전압보다 작고 제2 기준 전압보다 큰 경우를 나타내는 제2 코드를 출력하는 제2 코드 출력부와, A second code output unit configured to output a second code indicating a case where an output voltage of the pump cell is less than a first reference voltage and greater than a second reference voltage; 상기 펌프 셀의 출력전압이 제1 기준 전압보다 큰 경우를 나타내는 제3 코드를 출력하는 제3 코드 출력부를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.And a third code output unit configured to output a third code indicating a case where an output voltage of the pump cell is greater than a first reference voltage. 제7항에 있어서, 상기 제1 코드 출력부는 상기 이중 비교부의 제1 비교부의 출력전압과 제2 비교부의 출력전압을 입력으로 하며 상기 제1 코드를 출력하는 제1 AND 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.The method of claim 7, wherein the first code output unit comprises a first AND gate for outputting the first code, the output voltage of the first comparator and the second comparator of the dual comparator and the output of the first code. High voltage generator control. 제7항에 있어서, 상기 제2 코드 출력부는 상기 이중 비교부의 제2 비교부의 출력전압을 반전시킨 신호와 제1 비교부의 출력전압을 입력으로 하며 상기 제2 코드를 출력하는 제2 AND 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.The display device of claim 7, wherein the second code output part includes a signal obtained by inverting the output voltage of the second comparator of the double comparator and a second AND gate configured to output the second code as an input voltage of the first comparator. High voltage generator control device characterized in that. 제7항에 있어서, 상기 제3 코드 출력부는 상기 이중 비교부의 제1 비교부의 출력전압을 반전시킨 신호와 제2 비교부의 출력전압을 반전시킨 신호를 입력으로 하며 상기 제3 코드를 출력하는 제3 AND 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치. The third code output unit of claim 7, wherein the third code output unit is configured to input a signal inverting the output voltage of the first comparator of the double comparator and a signal of inverting the output voltage of the second comparator, and output the third code. And a high voltage generator control device comprising an AND gate. 제1항에 있어서, 상기 고전압 발생기 제어장치는 기본 클록 신호를 생성시키는 기본 클록 발생부와,The apparatus of claim 1, wherein the high voltage generator control device comprises: a basic clock generator configured to generate a basic clock signal; 기본 클록 신호를 입력받아 기본 클록 신호와 동일 시점에서 상승에지를 갖는 제1 클록 신호, 기본 클록 신호의 하강에지 시점에서 상승에지를 갖는 제2 클록 신호, 상기 제1 클록 신호 및 제2 클록 신호가 로우레벨이 되는 구간에서 하이레벨 값을 갖는 제3 클록 신호를 발생시키는 클록 변환부를 더 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.The first clock signal having the rising edge at the same time as the base clock signal, the second clock signal having the rising edge at the falling edge of the base clock signal, the first clock signal and the second clock signal are inputted. And a clock converter configured to generate a third clock signal having a high level value in a low level section. 제11항에 있어서, 상기 클록변환부는 상기 기본 클록 신호에 동기되고 하이레벨 전압을 입력으로 하며 상기 제1 클록 신호를 출력으로 하는 제1 JK 플립플롭과,12. The method of claim 11, wherein the clock converter comprises: a first JK flip-flop that is synchronized with the basic clock signal, inputs a high level voltage, and outputs the first clock signal; 상기 기본 클록 신호를 반전시킨 신호에 동기되고 하이레벨 전압을 입력으로 하며 상기 제2 클록 신호를 출력으로 하는 제2 JK 플립플롭과,A second JK flip-flop in synchronization with the signal inverting the basic clock signal and receiving a high level voltage as an input and outputting the second clock signal; 상기 제1 클록 신호와 제2 클록 신호를 입력으로 하며 상기 제3 클록 신호를 출력으로 하는 부정 논리합(NOR) 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.And a negative logic sum (NOR) gate for inputting the first clock signal and the second clock signal and for outputting the third clock signal. 제7항에 있어서, 상기 전압변화 판단부는 상기 전압레벨 분류부의 제1 코드를 제1 기준 시점에서 통과시키는 제1 패스회로와, The display device of claim 7, wherein the voltage change determiner comprises: a first pass circuit configured to pass the first code of the voltage level classifier at a first reference time point; 상기 제1 코드를 제2 기준 시점에서 통과시키는 제3 패스회로와,A third pass circuit for passing the first code at a second reference time point; 상기 제1 패스회로를 통과한 데이터를 상기 제1 및 제2 기준 시점보다 늦은 제3 기준 시점에서 통과시키는 제2 패스회로와,A second pass circuit configured to pass data passing through the first pass circuit at a third reference time point later than the first and second reference time points; 상기 제3 패스회로를 통과한 데이터를 상기 제3 기준 시점에서 통과시키는 제4 패스회로와,A fourth pass circuit for passing data passing through the third pass circuit at the third reference time point; 상기 전압레벨 분류부의 제2 코드를 상기 제1 기준 시점에서 통과시키는 제5 패스회로와, A fifth pass circuit which passes the second code of the voltage level classification unit at the first reference time point; 상기 제2 코드를 상기 제2 기준 시점에서 통과시키는 제7 패스회로와,A seventh pass circuit for passing the second code at the second reference time point; 상기 제5 패스회로를 통과한 데이터를 상기 제3 기준 시점에서 통과시키는 제6 패스회로와,A sixth pass circuit configured to pass data passing through the fifth pass circuit at the third reference time point; 상기 제7 패스회로를 통과한 데이터를 상기 제3 기준 시점에서 통과시키는 제8 패스회로와,An eighth pass circuit for passing data passing through the seventh pass circuit at the third reference time point; 상기 전압레벨 분류부의 제3 코드를 상기 제1 기준 시점에서 통과시키는 제9 패스회로와, A ninth pass circuit configured to pass the third code of the voltage level classification unit at the first reference time point; 상기 제3 코드를 상기 제2 기준 시점에서 통과시키는 제11 패스회로와,An eleventh pass circuit for passing the third code at the second reference time point; 상기 제9 패스회로를 통과한 데이터를 상기 제3 기준 시점에서 통과시키는 제10 패스회로와,A tenth pass circuit configured to pass data passing through the ninth pass circuit at the third reference time point; 상기 제11 패스회로를 통과한 데이터를 상기 제3 기준 시점에서 통과시키는 제12 패스회로를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.And a twelfth pass circuit configured to pass data passing through the eleventh pass circuit at the third reference time point. 제11항에 있어서, 상기 전압변화 판단부는 상기 제1 클록 신호에 동기되어 데이터를 통과시키는 제1 패스회로와,The apparatus of claim 11, wherein the voltage change determiner comprises: a first pass circuit configured to pass data in synchronization with the first clock signal; 상기 제2 클록 신호에 동기되어 데이터를 통과시키는 제3 패스회로와,A third pass circuit for passing data in synchronization with the second clock signal; 상기 제3 클록 신호에 동기되어 상기 제1 패스회로를 통과한 데이터를 통과시키는 제2 패스회로와,A second pass circuit configured to pass data passed through the first pass circuit in synchronization with the third clock signal; 상기 제3 클록 신호에 동기되어 상기 제3 패스회로를 통과한 데이터를 통과시키는 제4 패스회로를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.And a fourth pass circuit configured to pass data passed through the third pass circuit in synchronization with the third clock signal. 제13항에 있어서, 상기 전압변화 판단부는 상기 제1 기준 시점에서의 상기 펌프 셀 출력 전압의 상태를 나타내는 제2, 제6 및 제10 패스회로 중 어느 하나의 패스회로의 출력 데이터와,The display device of claim 13, wherein the voltage change determiner comprises: output data of any one of second, sixth, and tenth pass circuits indicating a state of the pump cell output voltage at the first reference time point; 상기 제2 기준 시점에서의 상기 펌프 셀 출력 전압의 상태를 나타내는 제4, 제8 및 제12 패스회로 중 어느 하나의 패스회로의 출력 데이터를 논리곱(AND)하여 제1 기준 시점에서의 출력 전압의 상태 및 제2 기준 시점에서의 출력 전압의 상태를 나타내는 다수의 상태 데이터를 출력하는 논리회로부를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.An output voltage at a first reference time point by ANDing the output data of any one of the fourth, eighth and twelfth pass circuits indicating the state of the pump cell output voltage at the second reference time point And a logic circuit section for outputting a plurality of state data representing the state of the and the state of the output voltage at the second reference time point. 제15항에 있어서, 상기 논리회로부는 상기 제2, 제6 및 제10 패스회로 중 어느 하나의 패스회로의 출력 데이터와, 상기 제4, 제8 및 제12 패스회로 중 어느 하나의 패스회로의 출력 데이터를 입력으로 하는 다수의 논리곱 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.16. The circuit according to claim 15, wherein the logic circuit unit is configured to output output data of any one of the second, sixth and tenth pass circuits, and one of the fourth, eighth and twelfth pass circuits. A high voltage generator control device comprising a plurality of AND gates for inputting output data. 제15항에 있어서, 상기 펌프셀 동작 신호 출력부는 상기 전압변화 판단부로 부터 다수의 상태 데이터를 입력받아 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이하인 경우에는 적어도 세 개 이상의 펌프 셀을 동작시키는 제1 제어신호를 출력하는 것을 특징으로 하는 고전압 발생기 제어장치.16. The method of claim 15, wherein the pump cell operation signal output unit receives a plurality of state data from the voltage change determination unit at least at least three pump cells when the output voltage of the pump cell unit is less than the second reference voltage at the second reference time point And a first control signal for operating the high voltage generator. 제15항에 있어서, 상기 펌프셀 동작 신호 출력부는 상기 전압변화 판단부로 부터 다수의 상태 데이터를 입력받아 제1 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압이하이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 경우에는 적어도 두 개의 펌프 셀을 동작시키는 제2 제어신호를 출력하는 것을 특징으로 하는 고전압 발생기 제어장치.The pump cell operation signal output unit receives a plurality of state data from the voltage change determination unit, and the output voltage of the pump cell unit is less than or equal to the second reference voltage at a first reference time, and the pump at the second reference time. And a second control signal for operating at least two pump cells when the output voltage of the cell portion is in the range of more than the second reference voltage to less than the first reference voltage. 제15항에 있어서, 상기 펌프셀 동작 신호 출력부는 상기 전압변화 판단부로 부터 다수의 상태 데이터를 입력받아 제1 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압이상이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 경우에는 적어도 한 개의 펌프 셀을 동작 시키는 제3 제어신호를 출력하는 것을 특징으로 하는 고전압 발생기 제어장치.The pump cell operation signal output unit receives a plurality of state data from the voltage change determination unit, and the output voltage of the pump cell unit is greater than or equal to the first reference voltage at a first reference time, and the pump at the second reference time. And outputting a third control signal for operating at least one pump cell when the output voltage of the cell portion is in the range of more than the second reference voltage to less than the first reference voltage. 제15항에 있어서, 상기 펌프셀 동작 신호 출력부는 상기 전압변화 판단부로 부터 다수의 상태 데이터를 입력받아 제2 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압 이상인 경우에는 펌프 셀의 동작을 중지하는 제4 제어신호를 출력하는 것을 특징으로 하는 고전압 발생기 제어장치.The method of claim 15, wherein the pump cell operation signal output unit receives a plurality of state data from the voltage change determination unit and stops the operation of the pump cell when the output voltage of the pump cell unit is greater than the first reference voltage at a second reference time point. And a fourth control signal outputting the high voltage generator control device. 제15항에 있어서, 상기 펌프셀 동작 신호 출력부는 상기 전압변화 판단부로 부터 다수의 상태 데이터를 입력받아 적어도 세 개의 펌프 셀을 동작시키는 제1 제어 신호, 적어도 두 개의 펌프 셀을 동작시키는 제2 제어 신호, 적어도 하나의 펌프 셀을 동작시키는 제3 제어 신호, 펌프 셀의 동작을 중지하는 제4 제어신호를 출력하는 제1 논리 조합부를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.16. The apparatus of claim 15, wherein the pump cell operation signal output unit receives a plurality of state data from the voltage change determination unit, and a first control signal for operating at least three pump cells and a second control for operating at least two pump cells. And a first logic combination portion for outputting a signal, a third control signal for operating at least one pump cell, and a fourth control signal for stopping operation of the pump cell. 제21항에 있어서, 상기 제1 논리 조합부는 상기 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이하인 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제1 제어 신호를 출력하는 제1 논리합(OR) 게이트와,The first logical sum OR of claim 21, wherein the first logic combination unit is configured to input state data indicating that an output voltage of a pump cell unit is less than or equal to a second reference voltage at the second reference time, and output the first control signal. ) Gates, 상기 제1 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압이하이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제2 제어 신호를 출력하는 제2 논리합 게이트와,Input state data indicating that an output voltage of the pump cell unit is less than or equal to a second reference voltage at the first reference time, and that an output voltage of the pump cell unit is in a range from the second reference voltage to less than the first reference voltage at the second reference time. A second logical sum gate configured to output the second control signal; 상기 제1 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압이상이고, 제2 기준시점에서 펌프 셀부의 출력 전압이 제2 기준 전압 이상 제1 기준 전압 이하의 범위에 있는 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제3 제어 신호를 출력하는 제3 논리합 게이트와, Input state data indicating that the output voltage of the pump cell unit is greater than or equal to the first reference voltage at the first reference time, and the output voltage of the pump cell unit is greater than or equal to the second reference voltage and less than the first reference voltage at the second reference time. A third logical sum gate configured to output the third control signal; 상기 제2 기준시점에서 펌프 셀부의 출력 전압이 제1 기준 전압 이상인 것을 나타내는 상태 데이터들을 입력으로 하고 상기 제4 제어 신호를 출력하는 제4 논리합 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어장치.And a fourth logic sum gate configured to input state data indicating that an output voltage of the pump cell unit is equal to or greater than a first reference voltage at the second reference time and output the fourth control signal. 제22항에 있어서, 상기 펌프셀 동작 신호 출력부는 상기 제1 내지 제4 제어신호를 입력받아 상기 펌프 셀부의 제1 펌프 셀을 동작시키는 제1 펌프 셀 제어 신호, 제2 펌프 셀을 동작시키는 제2 펌프 셀 제어 신호, 제3 펌프 셀을 동작시키는 제3 펌프 셀 제어 신호, 펌프 셀의 동작을 중지시키는 제4 펌프 셀 제어 신호를 출력하는 제2 논리 조합부를 포함하는 것을 특징으로 하는 고전압 발생기 제어 장치.23. The apparatus of claim 22, wherein the pump cell operation signal output unit receives the first to fourth control signals to operate the first pump cell control signal and the second pump cell to operate the first pump cell of the pump cell unit. And a second logic combination portion for outputting a two pump cell control signal, a third pump cell control signal for operating the third pump cell, and a fourth pump cell control signal for stopping the operation of the pump cell. Device. 제23항에 있어서, 상기 제2 논리 조합부는 상기 제1 내지 제3 제어 신호를 입력으로 하고 상기 제1 펌프 셀 제어 신호를 출력하는 제1 논리합 게이트와,24. The gate driving circuit of claim 23, wherein the second logic combiner comprises: a first logic sum gate configured to input the first to third control signals and output the first pump cell control signal; 상기 제1 및 제2 제어 신호를 입력으로 하고 상기 제2 펌프 셀 제어 신호를 출력하는 제2 논리합 게이트와,A second logical sum gate configured to input the first and second control signals and output the second pump cell control signal; 상기 제1 제어 신호를 입력으로 하고 상기 제3 펌프 셀 제어 신호를 출력하는 제1 버퍼와,A first buffer configured to input the first control signal and output the third pump cell control signal; 상기 제4 제어 신호를 입력으로 하고 상기 제4 펌프 셀 제어 신호를 출력하는 제2 버퍼를 포함하는 것을 특징으로 하는 고전압 발생기 제어 장치.And a second buffer configured to receive the fourth control signal as an input and output the fourth pump cell control signal. 제23항에 있어서, 상기 펌프 셀 동작 신호 출력부는 상기 제1 내지 제4 펌프 셀 제어 신호를 입력받아 상기 펌프 셀부의 제1 펌프 셀에 인가되는 제1 펌프 셀 인에이블 신호, 제2 펌프 셀을 동작시키는 제2 펌프 셀 인에이블 신호, 제3 펌프 셀을 동작시키는 제3 펌프 셀 인에이블 신호를 출력하는 제3 논리 조합부를 포함하는 것을 특징으로 하는 고전압 발생기 제어 장치.The method of claim 23, wherein the pump cell operation signal output unit receives the first to fourth pump cell control signals to receive a first pump cell enable signal and a second pump cell applied to the first pump cell of the pump cell unit. And a third logic combination unit for outputting a second pump cell enable signal for operating and a third pump cell enable signal for operating the third pump cell. 제25항에 있어서, 상기 제3 논리 조합부는 상기 제4 펌프 셀 제어 신호를 반전시킨 신호와 상기 펌프 셀 동작 신호 출력부를 동작시키는 인에이블 신호를 입력으로 하는 제1 논리곱 게이트와,The gate driving circuit of claim 25, wherein the third logic combination unit comprises: a first AND gate configured to input a signal inverting the fourth pump cell control signal and an enable signal for operating the pump cell operation signal output unit; 상기 제1 펌프 셀 제어 신호와 상기 제1 논리곱 게이트의 출력신호를 입력으로 하며 상기 제1 펌프 셀 인에이블 신호를 출력하는 제2 논리곱 게이트와,A second AND gate that receives the first pump cell control signal and the output signal of the first AND gate and outputs the first pump cell enable signal; 상기 제2 펌프 셀 제어 신호와 상기 제1 논리곱 게이트의 출력신호를 입력으로 하며 상기 제2 펌프 셀 인에이블 신호를 출력하는 제3 논리곱 게이트와,A third AND gate which receives the second pump cell control signal and the output signal of the first AND gate and outputs the second pump cell enable signal; 상기 제3 펌프 셀 제어 신호와 상기 제1 논리곱 게이트의 출력신호를 입력으로 하며 상기 제3 펌프 셀 인에이블 신호를 출력하는 제4 논리곱 게이트를 포함하는 것을 특징으로 하는 고전압 발생기 제어 장치.And a fourth AND gate for inputting the third pump cell control signal and the output signal of the first AND gate, and outputting the third pump cell enable signal.

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