KR100835411B1 - Method for forming capacitor of semiconductor device - Google Patents

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KR100835411B1
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동부일렉트로닉스 주식회사
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Abstract

A method for forming a capacitor of a semiconductor device is provided to prevent over-etching till to a dielectric layer when forming a via hole, thereby improving the reliability of the device. A first metal layer, a dielectric layer(102) and a second metal layer are formed on a semiconductor substrate(100). A first insulating layer and a second insulating layer are formed on the second metal layer. An upper metal electrode(103a) is formed by removing the first and second insulating layers, the second metal layer and the dielectric layer selectively. A lower metal electrode(101a) is formed by removing the first metal layer selectively. A third insulating layer and an interlayer dielectric(109) are formed on the entire surface of the substrate. A via-hole(110) is formed by removing the interlayer dielectric and the third insulating layer selectively to expose the specified portion of the upper metal electrode and the lower metal electrode. A contact plug is formed within the via-hole. A metal line is formed.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도1A to 1E are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도2A through 2E are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 제1금속막100 semiconductor substrate 101 first metal film

102 : 유전체막 103 : 제2금속막102 dielectric film 103 second metal film

104 : 제1실리콘 산화막 105 : 실리콘 질화막104: first silicon oxide film 105: silicon nitride film

106 : 제1감광막 107 : 제2감광막106: first photosensitive film 107: second photosensitive film

108 : 제2실리콘 산화막 109 : 층간절연막108: second silicon oxide film 109: interlayer insulating film

110 : 비아홀 111 : 콘택 플러그110: via hole 111: contact plug

112 : 금속배선112: metal wiring

본 발명은 반도체 소자의 캐패시터(capacitor) 형성방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal) 캐패시터의 오동작을 방지하도록 한 반도체 소자의 캐패시터의 형성방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly to a method of forming a capacitor of a semiconductor device to prevent a malfunction of a metal-insulator-metal (MIM) capacitor.

최근 들어, 반도체 장치(semiconductor device)는 멀티미디어 기능의 향상을 위하여 칩내에 메모리셀 어레이부 및 주변회로가 함께 장착된 형태로 개발되고 있으며, 이와 함께 고용량 정보의 고속처리에 적합한 캐패시터(capacitor)의 구현이 핵심 기술로서 대두되고 있다.Recently, a semiconductor device has been developed in which a memory cell array unit and a peripheral circuit are mounted together in a chip to improve multimedia functions, and together with the implementation of a capacitor suitable for high-speed processing of high-capacity information. It is emerging as a key technology.

이러한 캐패시터는 전극(electrode)의 종류에 따라 크게 둘로 나눌 수 있다. 그 하나는 PIP(Polysilicon-Insulator-Polysilicon) 캐패시터로서 DRAM(Dynamic Random Access Memory)에서 많이 사용하였으며, 180㎚까지의 아날로그 캐패시터로서 사용되었다. These capacitors can be divided into two types according to the type of electrode. One of them was a PIP (Polysilicon-Insulator-Polysilicon) capacitor, which was widely used in Dynamic Random Access Memory (DRAM), and as an analog capacitor up to 180 nm.

그러나, 상기한 PIP 캐패시터는 상, 하부전극을 폴리실리콘(Polysilicon)을 사용하기 때문에 비저항이 크고 디플리션(depletion) 현상에 의한 기생 캐패시턴스가 작용하는 문제점이 있어, 130㎚ 이하의 테크놀러지(technology)에서는 MIM(Metal-Insulator-Metal) 캐패시터를 사용하게 되었다. However, since the PIP capacitor uses polysilicon for the upper and lower electrodes, there is a problem in that the resistivity is large and the parasitic capacitance due to the depletion phenomenon works, so that the technology of 130 nm or less MIM (Metal-Insulator-Metal) capacitors are used.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a capacitor of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.

종래 기술에 의한 반도체 소자의 캐패시터 형성방법은, 도 1a에 도시된 바와 같이, 소정의 하지층(미도시)을 구비한 반도체 기판(10)상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다.The capacitor forming method of the semiconductor device according to the prior art, as shown in Figure 1a, the first metal film 11 and the dielectric for the lower electrode on the semiconductor substrate 10 having a predetermined base layer (not shown) The film 12 and the second metal film 13 for the upper electrode are formed in this order.

도 1b에 도시된 바와 같이, 상기한 제2금속막(13)상에 제1감광막을 도포한 후, 노광 및 현상공정을 통해 캐패시터 상부전극 형성영역을 한정하는 제1감광막 패턴(14)을 형성한다. As shown in FIG. 1B, after the first photoresist film is coated on the second metal film 13, a first photoresist film pattern 14 defining a capacitor upper electrode formation region is formed through an exposure and development process. do.

이어서, 상기한 제1감광막 패턴(14)을 식각 마스크로 이용하여 상기한 제2금속막(13)과 유전체막(12)을 선택적으로 식각하여 상부 금속전극(13a)을 형성한다.Subsequently, the second metal layer 13 and the dielectric layer 12 are selectively etched using the first photoresist layer pattern 14 as an etching mask to form the upper metal electrode 13a.

도 1c에 도시된 바와 같이, 상기한 제1감광막 패턴(14)을 제거하고, 상기한 상부 금속전극(13a)을 포함한 반도체 기판(10)의 전면에 제2감광막을 도포한 후, 노광 및 현상공정을 통해 캐패시터 하부전극 및 회로패턴 형성영역을 한정하는 제2감광막 패턴(15)을 형성한다. As shown in FIG. 1C, after the first photoresist layer pattern 14 is removed, the second photoresist layer is coated on the entire surface of the semiconductor substrate 10 including the upper metal electrode 13a, and then exposed and developed. Through the process, the second photoresist layer pattern 15 defining the capacitor lower electrode and the circuit pattern formation region is formed.

이어서, 상기한 제2감광막 패턴(15)을 식각 마스크로 이용해서 제1금속막(11)을 선택적으로 식각하여 하부 금속전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이를 통해 MIM 캐패시터를 구성한다.Subsequently, the first metal layer 11 is selectively etched using the second photoresist layer pattern 15 as an etching mask to form the lower metal electrode 11a and the circuit wiring 11b is formed. Configure the MIM capacitor.

도 1d에 도시된 바와 같이, 상기한 제2감광막 패턴(15)을 제거한 상태에서, 결과물의 전영역상에 층간절연막(16)을 증착하고, CMP(Chemical-Mechanical Polishing)공정 또는 에치백(etch-back)공정을 통해 그 표면을 평탄화시킨다. As shown in FIG. 1D, in the state where the second photoresist layer pattern 15 is removed, an interlayer insulating layer 16 is deposited on the entire region of the resultant, and a chemical-mechanical polishing (CMP) process or etch back is performed. The surface is planarized through a back process.

이어서, 상기한 층간절연막(16)의 소정 부분들을 선택적으로 식각하여 상기한 하부 및 상부 금속전극(11a, 13a)과 회로배선(11b)을 각각 노출시키는 비아홀(17)들을 형성한다.Subsequently, predetermined portions of the interlayer insulating layer 16 are selectively etched to form via holes 17 exposing the lower and upper metal electrodes 11a and 13a and the circuit wiring 11b, respectively.

도 1e에 도시된 바와 같이, 상기한 각 비아홀(17)들내에 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그(18)를 형성한다. As shown in FIG. 1E, a conductive film such as a tungsten film is embedded in each of the above-mentioned via holes 17 to form a contact plug 18.

그리고, 상기한 층간절연막(16)상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택 플러그(18)들을 통해 상기한 회로배선(11b)과 하부 및 상부 금속전극(11a, 13a)과 각각 콘택되는 금속배선(19)을 형성한다.Then, the deposition and patterning of the metal film is performed on the interlayer insulating film 16 according to a known process, through the contact plugs 18 and the circuit wiring 11b and the lower and upper metal electrodes 11a and 13a. And metal wires 19 which are in contact with each other.

그러나, 상기와 같은 종래의 MIM 캐패시터의 제조방법은 다음과 같은 문제점이 있었다.However, the conventional manufacturing method of the MIM capacitor as described above has the following problems.

즉, MIM 캐패시터의 상부 금속전극(13a)에 바이어스를 인가하기 위한 금속배선(19)을 형성하기 위해 비아홀(17)을 형성할 때 노멀 비아(normal via)와 상부 금속전극(13a)의 비아가 같이 형성되면서 유전체막(12) 및 상부 금속전극(13a)에 의한 단차로 인해 상부 금속전극(13a)위의 오버 식각(over etch)으로 인해 유전체막(12)의 오동작을 유발하는 문제를 발생할 수 있다.That is, when the via hole 17 is formed to form the metal wiring 19 for biasing the upper metal electrode 13a of the MIM capacitor, the vias of the normal via and the upper metal electrode 13a are formed. As formed together, a problem caused by the overetching on the upper metal electrode 13a due to the step difference between the dielectric film 12 and the upper metal electrode 13a may cause a malfunction of the dielectric film 12. have.

따라서, MIM 캐패시터의 오동작으로 인해 소자 동작에 치명적인 악영향을 유발할 수 있는 위험이 있다.Accordingly, there is a risk that a malfunction of the MIM capacitor may cause a fatal adverse effect on device operation.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 비아홀을 형성할 때 유전체막까지의 오버 식각을 방지함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a capacitor of a semiconductor device to improve the reliability of the device by preventing over-etching to the dielectric film when forming the via hole. .

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판상에 제1금속막, 유전체막, 제2금속막을 차례로 형성하는 단계와, 상기 제2금속막상에 제1, 제2절연막을 차례로 형성하는 단계와, 상기 제1, 제2절연막 및 상기 제2금속막과 상기 유전체막을 선택적으로 제거하여 상부 금속전극을 형성하는 단계와, 상기 제1금속막을 선택적으로 제거하여 하부 금속전극을 형성하는 단계와, 상기 반도체 기판의 전면에 제3절연막 및 층간절연막을 차례로 형성하는 단계와, 상기 하부 금속전극 및 상기 상부 금속전극의 표면이 소정부분 노출되도록 상기 층간절연막 및 상기 제3절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀의 내부에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 통해 상기 하부 금속전극 및 상기 상부 금속전극과 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method comprising: sequentially forming a first metal film, a dielectric film, and a second metal film on a semiconductor substrate, and forming a first metal film on the second metal film. And sequentially forming a second insulating layer, selectively removing the first and second insulating layers, the second metal layer, and the dielectric layer to form an upper metal electrode, and selectively removing the first metal layer. Forming a lower metal electrode, sequentially forming a third insulating film and an interlayer insulating film on an entire surface of the semiconductor substrate, and exposing a portion of the lower metal electrode and the upper metal electrode to a predetermined portion thereof. Selectively removing the insulating layer to form a via hole, forming a contact plug in the via hole, and forming the via hole through the contact plug. And forming a metal wiring electrically connected to the lower metal electrode and the upper metal electrode.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.

본 발명에 의한 반도체 소자의 캐패시터 형성방법은, 도 2a에 도시된 바와 같이, 소정의 하지층(미도시)을 구비한 반도체 기판(100)상에 하부전극용 제1금속막(101), 유전체막(102), 상부전극용 제2금속막(103) 및 제1실리콘 산화막(104)과 실리콘 질화막(105)을 차례로 형성한다.In the method of forming a capacitor of a semiconductor device according to the present invention, as shown in FIG. 2A, a first metal film 101 for a lower electrode and a dielectric on a semiconductor substrate 100 having a predetermined underlayer (not shown). The film 102, the second metal film 103 for the upper electrode, the first silicon oxide film 104, and the silicon nitride film 105 are sequentially formed.

이때, 상기한 유전체막(102)은 이후의 공정에서 MIM 캐패시터 구조의 유전체막이 되며, 가능한 얇게 형성하는 것이 캐패시터 특성상 양호하다. At this time, the above-described dielectric film 102 becomes a dielectric film of the MIM capacitor structure in a subsequent process, and it is preferable that the dielectric film 102 be formed as thin as possible.

여기서, 상기한 제1, 제2금속막(101, 103)은 알루미늄(Al), 구리(Cu), 티타늄/질화티타늄(Ti/TiN), 백금(Pt), 텅스텐(W)중에서 어느 하나 또는 이들의 합금을 사용할 수 있다.The first and second metal films 101 and 103 may be any one of aluminum (Al), copper (Cu), titanium / titanium nitride (Ti / TiN), platinum (Pt), and tungsten (W). These alloys can be used.

또한, 상기한 유전체막(102)은 ONO(Oxide Nitride Oxide), NO(Nitride Oxide)막, NON(Nitride Oxide Nitride)막, BST(Ba Sr TiO3), PZT(Pb Zr TiO3), Ta2O3막, 실리콘 질화막 등을 사용할 수 있다.In addition, the dielectric film 102 may be formed of an oxide of Nitride Oxide (ONO), a Nitride Oxide (NO), a Nitride Oxide Nitride (NON), a Basr TiO 3 (BST), a Pb Zr TiO 3 (PZT), and Ta 2. O 3 film, silicon nitride film and the like can be used.

도 2b에 도시된 바와 같이, 상기한 실리콘 질화막(105)위에 제1감광막을 도포한 후, 노광 및 현상공정을 실시하여 캐패시터의 상부전극 형성영역을 정의하는 제1감광막 패턴(106)을 형성한다. As shown in FIG. 2B, after the first photoresist film is coated on the silicon nitride film 105, an exposure and development process is performed to form a first photoresist film pattern 106 defining an upper electrode formation region of the capacitor. .

여기서, 상기한 제1실리콘 산화막(104)과 실리콘 질화막(105)은 제1하드 마스크로 이용되므로 CD 균일도 개선을 위한 제1감광막의 도포 두께를 줄일 수가 있다.Here, since the first silicon oxide film 104 and the silicon nitride film 105 are used as the first hard mask, the coating thickness of the first photoresist film for improving CD uniformity can be reduced.

이어서, 상기한 제1감광막 패턴(106)을 식각 마스크로 이용하여 상기한 실리콘 질화막(105), 제1실리콘 산화막(104), 제2금속막(103), 유전체막(102)을 선택적으로 제거하여 상부 금속전극(103a)을 형성한다.Subsequently, the silicon nitride film 105, the first silicon oxide film 104, the second metal film 103, and the dielectric film 102 are selectively removed using the first photoresist film pattern 106 as an etching mask. The upper metal electrode 103a is formed.

도 2c에 도시된 바와 같이, 상기한 제1감광막 패턴(106)을 제거하고, 상기한 상부 금속전극(103a)을 포함한 반도체 기판(100)의 전면에 제2감광막을 도포한 후, 노광 및 현상공정을 실시하여 캐패시터 하부전극 형성영역 및 회로패턴을 정의하는 제2감광막 패턴(107)을 형성한다.As shown in FIG. 2C, after the first photoresist layer pattern 106 is removed and the second photoresist layer is coated on the entire surface of the semiconductor substrate 100 including the upper metal electrode 103a, exposure and development are performed. The process may be performed to form a second photoresist pattern 107 that defines a capacitor lower electrode formation region and a circuit pattern.

이어서, 상기한 제2감광막 패턴(107)을 식각 마스크로 이용해서 상기한 제1금속막(101)을 선택적으로 식각하여 하부 금속전극(101a)을 형성함과 동시에 회로배선(101b)을 형성한다.Subsequently, the first metal film 101 is selectively etched using the second photoresist film pattern 107 as an etching mask to form a lower metal electrode 101a and a circuit wiring 101b. .

도 2d에 도시된 바와 같이, 상기한 제2감광막 패턴(107)을 제거하고, 상기한 상부 금속전극(103a)을 포함한 반도체 기판(100)의 전면에 제2실리콘 산화막(108) 및 층간절연막(109)을 차례로 형성한다.As shown in FIG. 2D, the second photoresist layer pattern 107 is removed, and the second silicon oxide layer 108 and the interlayer insulating layer are formed on the entire surface of the semiconductor substrate 100 including the upper metal electrode 103a. 109 are formed sequentially.

여기서, 상기한 제2실리콘 산화막(108)은 제2하드 마스크로 이용된다.Here, the second silicon oxide film 108 is used as the second hard mask.

이어서, 상기한 층간절연막(109)을 CMP 또는 에치백하여 그 표면을 평탄화시킨다. The interlayer insulating film 109 is then CMP or etched back to planarize its surface.

그리고, 상기한 회로배선(101b)과 상부 금속전극(103a) 및 하부 금속전극(101a)의 표면이 소정부분 노출되도록 상기한 층간절연막(109) 및 제2실리콘 산화막(108)을 선택적으로 식각하여 비아홀(110)들을 형성한다.The interlayer insulating film 109 and the second silicon oxide film 108 are selectively etched so that the surfaces of the circuit wiring 101b, the upper metal electrode 103a, and the lower metal electrode 101a are partially exposed. Via holes 110 are formed.

도 2e에 도시된 바와 같이, 상기한 각 비아홀(110)들내에 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그(111)를 형성한다. As shown in FIG. 2E, a contact plug 111 is formed in the via holes 110 by filling a conductive film such as a tungsten film.

이어서, 상기한 층간절연막(109)상에 금속배선용 금속막을 증착하고, 포토 및 식각공정을 통해 상기한 금속막을 선택적으로 제거하여 상기한 각 콘택 플러그(111)를 통해 상기한 회로배선(101b)과 하부 및 상부 금속전극(101a, 103a)에 전기적으로 연결되는 금속배선(112)을 형성한다.Subsequently, a metal film for metal wiring is deposited on the interlayer insulating film 109, and the metal film is selectively removed through a photo and etching process, and the circuit wiring 101b is formed through each of the contact plugs 111. Metal wires 112 are electrically connected to the lower and upper metal electrodes 101a and 103a.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허청구범위에 의해서 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

이상의 설명에서와 같이 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 다음과 같은 효과가 있다.As described above, the method of forming the capacitor of the semiconductor device according to the present invention has the following effects.

첫째, 상부 금속전극을 형성하기 위해 마스크로 사용되는 감광막을 도포하기 전에 하드 마스크로 실리콘 산화막과 실리콘 질화막을 차례로 적층하여 형성함으로써 CD 균일도 개선을 위한 감광막의 도포 두께를 낮출 수 있다.First, prior to applying the photoresist film used as a mask to form the upper metal electrode, by forming a silicon oxide film and a silicon nitride film by sequentially stacking with a hard mask to reduce the coating thickness of the photoresist film for improving the CD uniformity.

둘째, 상부 금속전극을 형성하기 위해 마스크로 사용되는 감광막을 도포하기 전에 하드 마스크로 실리콘 산화막과 실리콘 질화막을 차례로 적층하여 형성함으로써 상부 금속전극을 패터닝할 때 감광막의 손실을 방지하여 MIM CD 불량을 개선할 수 있다.Second, before applying the photoresist film used as a mask to form the upper metal electrode, the silicon oxide film and the silicon nitride film are formed by stacking them in order with a hard mask to prevent loss of the photoresist film during patterning of the upper metal electrode, thereby improving MIM CD defects. can do.

셋째, 하부 마스크로 사용되는 실리콘 산화막과 실리콘 질화막을 제거하지 않고 남겨 두어 후속 비아홀을 형성할 때 MIM 비아 영역에서 스톱층으로 작용하여 노멀 비아 영역이 충분히 오버 식각되면서도 MIM 유전체막의 비아는 유전체막 영역까지 오버 식각을 방지함으로써 캐패시터의 오동작을 미연에 방지할 수가 있다.Third, when the subsequent via holes are formed by leaving the silicon oxide film and the silicon nitride film, which are used as the lower masks, without being removed, they act as stop layers in the MIM via area so that the vias of the MIM dielectric film are sufficiently over-etched while the normal via area is sufficiently etched. By preventing over etching, malfunction of the capacitor can be prevented in advance.

Claims (4)

반도체 기판상에 제1금속막, 유전체막, 제2금속막을 차례로 형성하는 단계;Sequentially forming a first metal film, a dielectric film, and a second metal film on the semiconductor substrate; 상기 제2금속막상에 제1, 제2절연막을 차례로 형성하는 단계;Sequentially forming first and second insulating films on the second metal film; 상기 제1, 제2절연막 및 상기 제2금속막과 상기 유전체막을 선택적으로 제거하여 상부 금속전극을 형성하는 단계;Selectively removing the first and second insulating layers, the second metal layer, and the dielectric layer to form an upper metal electrode; 상기 제1금속막을 선택적으로 제거하여 하부 금속전극을 형성하는 단계;Selectively removing the first metal film to form a lower metal electrode; 상기 반도체 기판의 전면에 제3절연막 및 층간절연막을 차례로 형성하는 단계;Sequentially forming a third insulating film and an interlayer insulating film on an entire surface of the semiconductor substrate; 상기 하부 금속전극 및 상기 상부 금속전극의 표면이 소정부분 노출되도록 상기 층간절연막 및 상기 제3절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;Forming via holes by selectively removing the interlayer insulating layer and the third insulating layer so that the surfaces of the lower metal electrode and the upper metal electrode are partially exposed; 상기 비아홀의 내부에 콘택 플러그를 형성하는 단계;Forming a contact plug in the via hole; 상기 콘택 플러그를 통해 상기 하부 금속전극 및 상기 상부 금속전극과 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 형성하되,And forming a metal wire electrically connected to the lower metal electrode and the upper metal electrode through the contact plug. 상기 제2절연막은 상기 비아홀을 형성할 때 식각 스톱층으로 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.And the second insulating layer is used as an etch stop layer when forming the via hole. 제 1 항에 있어서, The method of claim 1, 상기 제1절연막과 상기 제3절연막은, The first insulating film and the third insulating film, 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형 성방법.A method of forming a capacitor of a semiconductor device, characterized in that formed of a silicon oxide film. 제 1 항에 있어서, The method of claim 1, 상기 제2절연막은, The second insulating film, 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, characterized in that formed of a silicon nitride film. 삭제delete
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