KR100832028B1 - Method for manufacturing semiconductor memory device - Google Patents

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Abstract

본 발명은 층간 절연막을 평탄화하기 위한 평탄화 공정 진행시 주변 영역에 인접한 셀 영역에 형성된 메모리 셀의 문턱전압이 급격히 변화하는 것을 억제할 수 있는 반도체 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 기판 상부의 단차를 따라 평탄화 정지막 및 평탄화 방지막을 순차적으로 증착하는 단계와, 상기 평탄화 방지막 상부에 층간 절연막을 증착하는 단계와, 상기 평탄화 정지막이 손상되지 않도록 상기 층간 절연막 및 상기 평탄화 방지막을 평탄화하는 단계와, 상기 소스/드레인 영역이 노출되도록 상기 층간 절연막, 상기 평탄화 방지막 및 상기 평탄화 정지막의 일부를 식각하여 소스/드레인 컨택홀을 각각 형성하는 단계와, 상기 소스/드레인 컨택홀이 매립되도록 소스/드레인 컨택 플러그를 각각 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.The present invention is to provide a method of manufacturing a semiconductor memory device that can suppress the sudden change in the threshold voltage of the memory cell formed in the cell region adjacent to the peripheral region during the planarization process for planarizing the interlayer insulating film. The present invention provides a method comprising: providing a substrate on which a plurality of gate electrodes are formed, forming a source / drain region in the substrate exposed to both sides of the gate electrode, and stopping planarization along a step of an upper portion of the substrate including the gate electrode. Depositing a film and a planarization prevention film sequentially, depositing an interlayer insulating film on the planarization prevention film, planarizing the interlayer insulating film and the planarization prevention film so that the planarization stop film is not damaged, and the source / drain region The interlayer insulating film, the planarization room so that it is exposed Forming a source / drain contact hole by etching a film and a portion of the planarization stop layer, and forming a source / drain contact plug to fill the source / drain contact hole, respectively. To provide.

평탄화, CMP, 층간 절연막, 폴리 실리콘막, 질화막, 문턱전압. Planarization, CMP, interlayer insulating film, polysilicon film, nitride film, threshold voltage.

Description

반도체 메모리 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}Method of manufacturing semiconductor memory device {METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}

도 1a 및 도 1b는 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도들.1A and 1B are cross-sectional views illustrating a method of manufacturing a general NAND flash memory device.

도 2는 종래 기술에 따라 실제로 드레인 컨택 플러그 및 소스 컨택 플러그 형성공정이 완료된 낸드 플래시 메모리 소자를 도시한 SEM(Scanning Electron Microscope) 사진.2 is a scanning electron microscope (SEM) photograph showing a NAND flash memory device in which a drain contact plug and a source contact plug forming process are actually completed according to the prior art.

도 3은 종래 기술에 따른 프로그램된 셀(Programmed Cell)과 소거된 셀(Erased Cell)에 각각 10K와 100K를 가했을 때의 워드라인 별 문턱전압을 나타낸 도면.3 is a diagram illustrating threshold voltages per word line when 10K and 100K are applied to a programmed cell and an erased cell according to the prior art, respectively.

도 4a 및 도 4b는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 비트라인 방향으로 절단한 공정 단면도들.4A and 4B are cross-sectional views taken along a bit line to illustrate a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 따라 실제로 드레인 컨택 플러그 및 소스 컨택 플러그 형성공정이 완료된 낸드 플래시 메모리 소자를 도시한 SEM(Scanning Electron Microscope) 사진.5 is a scanning electron microscope (SEM) photograph showing a NAND flash memory device in which a drain contact plug and a source contact plug forming process are actually completed according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 프로그램된 셀(Programmed Cell)과 소거된 셀(Erased Cell)에 각각 10K와 100K를 가했을 때의 워드라인 별 문턱전압을 나타낸 도면.FIG. 6 is a diagram illustrating threshold voltages of word lines when 10K and 100K are respectively applied to a programmed cell and an erased cell according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

CELL : 셀 영역 DSL : 드레인 선택영역CELL: Cell Area DSL: Drain Selection Area

SSL : 소스 선택영역 10, 110 : 기판SSL: source selection area 10, 110: board

11, 111 : 터널 산화막 12a, 112a : 플로팅 게이트11, 111: tunnel oxide film 12a, 112a: floating gate

12b, 112b : 제1 게이트 도전막 13, 113 : 유전체막12b and 112b: first gate conductive film 13 and 113: dielectric film

14a, 114a : 컨트롤 게이트 14b, 114b : 제2 게이트 도전막14a and 114a: control gates 14b and 114b: second gate conductive film

15, 115 : 도전층 16, 116 : 하드 마스크15, 115: conductive layer 16, 116: hard mask

17a, 117a, 17b, 117b : 게이트 전극17a, 117a, 17b, 117b: gate electrode

19a, 119a : 드레인 영역 19b, 119b : 소스 영역19a, 119a: drain region 19b, 119b: source region

20, 120 : 스페이서 21, 121 : 질화막20, 120: spacer 21, 121: nitride film

122 : 폴리 실리콘막 22, 22a, 123, 123a : 층간 절연막122: polysilicon film 22, 22a, 123, 123a: interlayer insulating film

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 70㎚의 선폭을 갖는 F70 낸드 플래시(NAND FLASH) 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a F70 NAND FLASH memory device having a line width of 70 nm.

일반적으로, 반도체 메모리 소자에서는 금속배선을 형성하기 위한 배선기술로서 절연막 상에 도전체막을 증착한 후, 포토리소그래피(photolithography) 공정 및 식각공정을 이용하여 도전체막을 패터닝하여 금속배선을 형성하는 기술이 널리 사용되고 있다.In general, in semiconductor memory devices, a technique for forming a metal wiring by depositing a conductor film on an insulating film and then patterning the conductor film using a photolithography process and an etching process is used as a wiring technology for forming metal wiring. It is widely used.

이러한 금속배선은 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층으로 전달하는 역할을 수행하는데, 금속배선과 소정의 반도체 구조물층을 전기적으로 접속시키기 위해서 컨택 플러그(Contact plug)가 필요하게 된다.The metal wiring transfers a driving voltage (bias voltage) applied from the outside to the lower semiconductor structure layer. A contact plug is required to electrically connect the metal wiring to a predetermined semiconductor structure layer. Done.

반도체 메모리 소자 중 낸드 플래시(NAND FALSH) 메모리 소자에서는 컨택 플러그로 소스 컨택 플러그(Source Contact Plug)와 드레인 컨택 플러그(Drain Contact Plug)가 형성된다. 소스 컨택 플러그는 소스 영역과 소정의 금속배선을 접속시키고, 드레인 컨택 플러그는 드레인 영역과 소정의 금속배선을 전기적으로 접속시킨다.In the NAND FALSH memory device of the semiconductor memory device, a source contact plug and a drain contact plug are formed as contact plugs. The source contact plug connects the source region and the predetermined metal wiring, and the drain contact plug electrically connects the drain region and the predetermined metal wiring.

이하에서는, 일반적인 낸드 플래시 메모리 소자의 제조방법을 도 1a 및 도 1b를 참조하여 설명하기로 한다. 도 1a 및 도 1b는 비트라인(Bit Line) 방향으로 절단한 공정 단면도들이다. Hereinafter, a method of manufacturing a general NAND flash memory device will be described with reference to FIGS. 1A and 1B. 1A and 1B are cross-sectional views of a process cut in a bit line direction.

특히, 여기서 'CELL'은 낸드 플래시 메모리 셀이 형성될 셀 영역을 나타내고, 'DSL'은 드레인 선택 라인(Drain Select Line)으로 드레인 컨택 플러그가 형성될 드레인 연결영역을 나타내며, 'SSL'은 소스 선택 라인(Source Select Line)으로 소스 컨택 플러그가 형성될 소스 연결영역을 나타낸다. 'DSL' 및 'SSL'은 모두 셀 을 구동하기 위한 주변 소자가 형성될 주변 영역에 해당된다.In particular, 'CELL' indicates a cell region where a NAND flash memory cell is to be formed, 'DSL' indicates a drain connection region where a drain contact plug is to be formed by a drain select line, and 'SSL' indicates a source selection. A line (Source Select Line) represents a source connection region where a source contact plug is to be formed. 'DSL' and 'SSL' both correspond to the peripheral area where a peripheral device for driving a cell is to be formed.

먼저, 도 1a에 도시된 바와 같이, 셀 영역(CELL)과 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)의 기판(10) 상에 각각 복수의 게이트 전극(17a, 17b)을 형성한다. 여기서, 셀 영역(CELL)에 형성된 게이트 전극(17a)은 터널 산화막(11), 플로팅 게이트(12), 유전체막(13), 컨트롤 게이트(14), 도전층(15) 및 하드 마스크(16)로 이루어진다. First, as illustrated in FIG. 1A, a plurality of gate electrodes 17a and 17b are formed on the substrate 10 of the cell region CELL, the drain selection region, and the source selection region DSL and SSL, respectively. Here, the gate electrode 17a formed in the cell region CELL includes the tunnel oxide film 11, the floating gate 12, the dielectric film 13, the control gate 14, the conductive layer 15, and the hard mask 16. Is made of.

한편, 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)에 형성된 게이트 전극(17b)은 일반적인 트랜지스터로 구동하기 위해 유전체막(13)을 포함하지 않고, 게이트 절연막으로 기능하는 터널 산화막(11), 제1 및 제2 게이트 도전막(12b, 14b), 도전층(15) 및 하드 마스크(16)로 이루어진다.On the other hand, the gate electrode 17b formed in the drain selection region and the source selection region DSL and SSL does not include the dielectric film 13 for driving with a general transistor, but the tunnel oxide film 11 serving as a gate insulating film, The first and second gate conductive films 12b and 14b, the conductive layer 15, and the hard mask 16 are formed.

이어서, 게이트 전극(17a, 17b)의 양측으로 노출된 기판(10) 내에 각각 소스 영역(19b) 및 드레인 영역(19a)을 형성한다. 여기서는 설명의 편의를 위해 셀 영역(CELL)에 형성되는 소스/드레인 영역의 도시는 생략하였다.Subsequently, a source region 19b and a drain region 19a are formed in the substrate 10 exposed to both sides of the gate electrodes 17a and 17b, respectively. For convenience of description, the illustration of the source / drain region formed in the cell region CELL is omitted.

이어서, 게이트 전극(17a, 17b)의 양측벽에 각각 스페이서(20)를 형성한다. 그런 다음, 스페이서(20) 및 게이트 전극(17a, 17b)을 포함한 기판(10) 상부의 단차를 따라 평탄화 정지막으로 질화막(21)을 증착한 후, 질화막(21) 상부에 두꺼운 층간 절연막(22)을 증착한다.Subsequently, spacers 20 are formed on both side walls of the gate electrodes 17a and 17b, respectively. Then, after the nitride film 21 is deposited with the planarization stop film along the step of the upper portion of the substrate 10 including the spacer 20 and the gate electrodes 17a and 17b, the thick interlayer insulating film 22 is formed on the nitride film 21. E).

이어서, 도 1b에 도시된 바와 같이, 평탄화 공정을 실시하여 층간 절연막(22a)을 질화막(21) 상부까지 평탄화한다. 예컨대, CMP(Chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(22a)을 평탄화한다.Subsequently, as shown in FIG. 1B, the planarization process is performed to planarize the interlayer insulating film 22a to the upper portion of the nitride film 21. For example, a chemical mechanical polishing (CMP) process is performed to planarize the interlayer insulating film 22a.

그러나, 이러한 평탄화 공정을 실시하게 되면, 셀 영역(CELL)과 드레인 선택 영역 및 소스 선택 영역(DSL, SSL) 간의 높이 단차로 인해 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)에 형성된 게이트 전극(17b) 상의 질화막(21)이 제거되어 게이트 전극(17b) 상부가 오픈(open)되는 문제가 발생한다. 이는, 셀 영역(CELL)에 형성된 게이트 전극(17a)에 비해 상대적으로 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)에 형성된 게이트 전극(17b)의 높이가 높기 때문이다.However, when the planarization process is performed, the gate electrode formed in the drain selection region and the source selection region DSL and SSL due to the height difference between the cell region CELL, the drain selection region, and the source selection region DSL and SSL. The nitride film 21 on the 17b) is removed, causing a problem in that the upper portion of the gate electrode 17b is opened. This is because the height of the gate electrode 17b formed in the drain select region and the source select region DSL and SSL is higher than that of the gate electrode 17a formed in the cell region CELL.

이처럼, 오픈된 부분('D' 부위 참조)의 게이트 전극(17b)으로는 후속공정 진행시 H+, 수분(Moisture) 및 플라즈마 데미지(Plasma damage)와 같은 오염원들이 쉽게 침투된다. 이러한 오염원들의 침투는 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)과 인접한 셀 영역(CELL)의 게이트 전극(17a)에도 영향을 미쳐 셀 영역(CELL)에 형성된 메모리 소자의 문턱전압(threshold vlotage, Vt)이 변하게 되는 문제를 유발한다.As such, contaminants such as H + , moisture, and plasma damage easily penetrate into the gate electrode 17b of the open portion (see 'D' portion) during the subsequent process. Infiltration of such contaminants also affects the gate electrode 17a of the cell region CELL adjacent to the drain selection region and the source selection region DSL and SSL, so that the threshold voltage of the memory device formed in the cell region CELL, Vt) causes a problem to change.

이후에는, 도면에 도시하진 않았지만, 공지된 기술에 따라 드레인 영역(19a) 및 소스 영역(19b)이 각각 노출되도록 층간 절연막(22a)을 식각하여 층간 절연막(22a) 내에 컨택홀을 형성한 후, 컨택홀이 매립되도록 드레인 영역(19a) 및 소스 영역(19b)에 각각 전기적으로 접속되는 드레인 컨택 플러그 및 소스 컨택 플러그를 형성한다. Subsequently, although not shown in the drawing, after forming the contact hole in the interlayer insulating film 22a by etching the interlayer insulating film 22a to expose the drain region 19a and the source region 19b, respectively, according to a known technique. A drain contact plug and a source contact plug are electrically connected to the drain region 19a and the source region 19b, respectively, to fill the contact holes.

도 2는 실제로 드레인 컨택 플러그(DPP, Drain Poly Plug) 및 소스 컨택 플러그(SWP, Source W Plug) 형성공정이 완료된 낸드 플래시 메모리 소자를 도시한 SEM(Scanning Electron Microscope) 사진이다. 도 2를 참조하면, 드레인 선택 영역(DSL) 및 소스 선택 영역(SSL)에 형성된 게이트 전극(17b)의 상부가 오픈된 영역(D)을 통해 여러 가지(H+, Moisture, Plasma damage) 오염원들이 침투하는 것을 알 수 있다.FIG. 2 is a scanning electron microscope (SEM) photograph showing a NAND flash memory device in which a drain contact plug (DPP) and a source contact plug (SWP) are formed. Referring to FIG. 2, various (H + , Moisture, Plasma damage) contaminants are formed through the open area D of the gate electrode 17b formed in the drain select region DSL and the source select region SSL. It can be seen that it penetrates.

도 3은 종래 기술에 따른 경우, 즉 드레인 선택 영역(DSL) 및 소스 선택 영역(SSL)에 형성된 게이트 전극(17b)의 상부가 오픈된 경우 셀 영역(CELL)에 형성된 복수의 게이트 전극(17a), 즉 복수의 워드라인(Word Line) 별 문턱전압 특성을 나타낸 도면이다. 3 illustrates a plurality of gate electrodes 17a formed in the cell region CELL when the upper portion of the gate electrode 17b formed in the drain select region DSL and the source select region SSL is opened according to the related art. That is, a diagram showing threshold voltage characteristics of a plurality of word lines.

구체적으로, 도 3은 프로그램된 셀(Programmed Cell)과 소거된 셀(Erased Cell)에 각각 10K와 100K를 가했을 때의 워드라인 별 문턱전압을 나타낸 도면이다. 도 3을 참조하면, 드레인 선택 영역(DSL) 및 소스 선택 영역(SSL)에 가장 인접하여 형성된 워드라인(예컨대, WL0 및 WL31)에서 급격히 문턱전압이 변하는 것을 알 수 있다.Specifically, FIG. 3 is a diagram illustrating threshold voltages per word line when 10K and 100K are respectively applied to a programmed cell and an erased cell. Referring to FIG. 3, it can be seen that the threshold voltage suddenly changes in the word lines (eg, WL0 and WL31) formed closest to the drain select region DSL and the source select region SSL.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 층간 절연막을 평탄화하기 위한 평탄화 공정 진행시 주변 영역에 인접한 셀 영역에 형성된 메모리 셀의 문턱전압이 급격히 변화하는 것을 억제할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것을 그 목적으로 한다.Accordingly, the present invention has been proposed to solve the above problems, and is a semiconductor memory capable of suppressing a sudden change in the threshold voltage of a memory cell formed in a cell region adjacent to a peripheral region during a planarization process for planarizing an interlayer insulating film. It is an object of the present invention to provide a method for manufacturing the device.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 복수의 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 기판 상부의 단차를 따라 평탄화 정지막 및 평탄화 방지막을 순차적으로 증착하는 단계와, 상기 평탄화 방지막 상부에 층간 절연막을 증착하는 단계와, 상기 평탄화 정지막이 손상되지 않도록 상기 층간 절연막 및 상기 평탄화 방지막을 평탄화하는 단계와, 상기 소스/드레인 영역이 노출되도록 상기 층간 절연막, 상기 평탄화 방지막 및 상기 평탄화 정지막의 일부를 식각하여 소스/드레인 컨택홀을 각각 형성하는 단계와, 상기 소스/드레인 컨택홀이 매립되도록 소스/드레인 컨택 플러그를 각각 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method including providing a substrate on which a plurality of gate electrodes are formed, forming a source / drain region in the substrate exposed to both sides of the gate electrode; Sequentially depositing a planarization stop film and a planarization prevention film along a step of an upper portion of the substrate including the gate electrode, depositing an interlayer insulating film on the planarization prevention film, and preventing the planarization stop film from being damaged. Planarizing the planarization prevention layer, etching a portion of the interlayer insulating layer, the planarization prevention layer, and the planarization stop layer to expose the source / drain regions, respectively, and forming a source / drain contact hole, and the source / drain contact Each forming a source / drain contact plug to fill a hole It provides a method for producing a semiconductor memory device comprising the system.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. Also, throughout the specification, the same reference numerals denote the same components.

실시예Example

도 4a 및 도 4b는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 비트라인 방향으로 절단한 공정 단면도들이다. 4A and 4B are cross-sectional views illustrating a process of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention, cut in the bit line direction.

특히, 여기서 'CELL'은 낸드 플래시 메모리 셀이 형성될 셀 영역을 나타내고, 'DSL'은 드레인 선택 라인(Drain Select Line)으로 드레인 컨택 플러그가 형성될 드레인 연결영역을 나타내며, 'SSL'은 소스 선택 라인(Source Select Line)으로 소스 컨택 플러그가 형성될 소스 연결영역을 나타낸다. 'DSL' 및 'SSL'은 모두 셀을 구동하기 위한 주변 소자가 형성될 주변 영역에 해당된다.In particular, 'CELL' indicates a cell region where a NAND flash memory cell is to be formed, 'DSL' indicates a drain connection region where a drain contact plug is to be formed by a drain select line, and 'SSL' indicates a source selection. A line (Source Select Line) represents a source connection region where a source contact plug is to be formed. 'DSL' and 'SSL' both correspond to peripheral regions in which peripheral elements for driving a cell are to be formed.

먼저, 도 4a에 도시된 바와 같이, 셀 영역(CELL)과 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)의 기판(110) 상에 각각 복수의 게이트 전극(117a, 117b)을 형성한다. 여기서, 셀 영역(CELL)에 형성된 게이트 전극(117a)은 낸드 플래시의 메모리 셀로 구동하기 위해 터널 산화막(111), 플로팅 게이트(112), 유전체막(113), 컨트롤 게이트(114), 도전층(115) 및 하드 마스크(116)로 이루어진다. First, as illustrated in FIG. 4A, a plurality of gate electrodes 117a and 117b are formed on the substrate 110 of the cell region CELL, the drain selection region, and the source selection region DSL and SSL, respectively. Here, the gate electrode 117a formed in the cell region CELL is a tunnel oxide film 111, a floating gate 112, a dielectric film 113, a control gate 114, and a conductive layer to drive a memory cell of a NAND flash. 115 and a hard mask 116.

한편, 드레인 선택 영역 및 소스 선택 영역(DSL, SSL)에 형성된 게이트 전극(117b)은 일반적인 주변 회로의 트랜지스터로 구동하기 위해 유전체막(113)을 포함하지 않고, 게이트 절연막으로 기능하는 터널 산화막(111), 제1 및 제2 게이트 도전막(112b, 114b), 도전층(115) 및 하드 마스크(116)로 이루어진다.On the other hand, the gate electrode 117b formed in the drain selection region and the source selection region DSL and SSL does not include the dielectric film 113 to drive the transistor of the general peripheral circuit, and the tunnel oxide film 111 functioning as the gate insulating film 111. ), The first and second gate conductive films 112b and 114b, the conductive layer 115, and the hard mask 116.

이어서, 소스/드레인 이온주입 마스크를 형성하고, 이를 이용한 소스/드레인 이온주입 공정을 실시하여 게이트 전극(117a, 117b)의 양측으로 노출된 기판(110) 내에 각각 소스 영역(119b) 및 드레인 영역(119a)을 형성한다. 여기서는 설명의 편 의를 위해 셀 영역(CELL)에 형성되는 소스/드레인 영역의 도시는 생략하였다.Subsequently, a source / drain ion implantation mask is formed, and a source / drain ion implantation process using the same is performed, so that the source region 119b and the drain region (eg 119a). For convenience of description, the illustration of the source / drain regions formed in the cell region CELL is omitted.

이어서, 게이트 전극(117a, 117b)의 양측벽에 각각 스페이서(120)를 형성한다. 그런 다음, 스페이서(120) 및 게이트 전극(117a, 117b)을 포함한 기판(110) 상부의 단차를 따라 평탄화 정지막으로 질화막(121)을 증착한다. 여기서, 질화막(121)은 540~660Å의 두께로 증착한다. 예컨대, 질화막(121)은 PE(Plasma Enhanced)-Nitride 또는 LP(Low Pressure)-Nitride로 형성한다.Subsequently, spacers 120 are formed on both side walls of the gate electrodes 117a and 117b, respectively. Thereafter, the nitride film 121 is deposited as a planarization stop film along a step of an upper portion of the substrate 110 including the spacer 120 and the gate electrodes 117a and 117b. Here, the nitride film 121 is deposited to a thickness of 540 ~ 660 Å. For example, the nitride film 121 is formed of Plasma Enhanced (PE) -Nitride or Low Pressure (LP) -Nitride.

이어서, 질화막(121) 상부의 단차를 따라 평탄화 방지막으로 폴리 실리콘막(122)을 증착한다. 예컨대, 폴리 실리콘막(122)은 100~200Å의 두께로 증착한다. Subsequently, the polysilicon film 122 is deposited as a planarization prevention film along the step above the nitride film 121. For example, the polysilicon film 122 is deposited to a thickness of 100 ~ 200Å.

이어서, 폴리 실리콘막(122) 상부에 전체적으로 두꺼운 층간 절연막(123)을 증착한다. 여기서, 층간 절연막(123)은 폴리 실리콘막(122)과 식각 선택비가 다른 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(123)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un117doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다. 바람직하게는, 층간 절연막(123)은 HDP 산화막을 5400~6600Å의 두께로 증착하여 형성한다.Subsequently, an overall thick interlayer insulating film 123 is deposited on the polysilicon film 122. Here, the interlayer insulating layer 123 is formed of an oxide film-based material having an etching selectivity different from that of the polysilicon layer 122. For example, the interlayer insulating layer 123 may include a high density plasma (HDP) oxide film, a boron phosphorus silicate glass (BPSG) film, a phosphorus silicate glass (PSG) film, a plasma enhanced tetra thyle ortho silicate (peteos) film, and a plasma enhanced chemical vapor (PECVD) film. A single layer film or a laminated film in which these layers are laminated using any one of a deposition film, a USG (Un117doped Silicate Glass) film, a FSG (Fluorinated Silicate Glass) film, a carbon doped oxide (CDO) film, and an organic Silicate Glass (OSG) film Form. Preferably, the interlayer insulating film 123 is formed by depositing an HDP oxide film with a thickness of 5400 to 6600 kPa.

이어서, 도 4b에 도시된 바와 같이, 평탄화 공정을 실시하여 질화막(121)이 손상되지 않도록 층간 절연막(123a) 및 폴리 실리콘막(122)을 평탄화한다. 예컨대, CMP(Chemical Mechanical Polishing) 공정을 2번으로 나누어 실시하여 층간 절연막(123a) 및 폴리 실리콘막(122)을 평탄화한다. 바람직하게는, 제1 CMP 공정시에는 LSS(Low Selectivity Slurry)를 사용하고, 제2 CMP 공정시에는 HSS(High Selectivity Slurry)를 사용한다. Subsequently, as shown in FIG. 4B, the planarization process is performed to planarize the interlayer insulating film 123a and the polysilicon film 122 so that the nitride film 121 is not damaged. For example, the chemical mechanical polishing (CMP) process is divided into two to planarize the interlayer insulating film 123a and the polysilicon film 122. Preferably, a low selectivity slurry (LSS) is used in the first CMP process, and a high selectivity slurry (HSS) is used in the second CMP process.

특히, 제2 CMP 공정시 사용되는 HSS는 폴리 실리콘에 대한 식각 선택비가 낮은 특성이 있어, 평탄화 공정 진행시 폴리 실리콘막(122)은 거의 평탄화가 되지 않고 산화막 계열의 층간 절연막(123a)만이 평탄화되게 된다. 이를 통해, 드레인 선택영역(DSL) 및 소스 선택영역(SSL)의 게이트 전극(117b) 상부가 오픈되는 현상을 방지하여 드레인 선택영역(DSL) 및 소스 선택영역(SSL)에 인접한 셀 영역(CELL)에 형성된 메모리 셀의 문턱전압 변화를 억제할 수 있다.In particular, since the HSS used in the second CMP process has a low etching selectivity to polysilicon, the polysilicon layer 122 is hardly planarized during the planarization process and only the oxide interlayer insulating layer 123a is planarized. do. As a result, a phenomenon in which the upper portion of the gate electrode 117b of the drain selection region DSL and the source selection region SSL is prevented from being opened, the cell region CELL adjacent to the drain selection region DSL and the source selection region SSL is prevented. It is possible to suppress the change in the threshold voltage of the memory cell formed in the memory cell.

이는, 드레인 선택영역(DSL) 및 소스 선택영역(SSL)의 게이트 전극(117b)으로 후속공정 진행시 H+, 수분(Moisture) 및 플라즈마 데미지(Plasma damage)와 같은 오염원들이 침투되는 것이 방지되기 때문이다. This is because contaminants such as H + , moisture, and plasma damage are prevented from penetrating into the gate electrode 117b of the drain selection region DSL and the source selection region SSL during subsequent processing. to be.

바람직하게는, 제2 CMP 공정은 게이트 전극(117a, 117b) 상부로 노출된 폴리 실리콘막(122)이 50~100Å 잔류할 때까지 진행한다. 이러한 경우에는, 별도의 습식식각공정을 통해 게이트 전극(117a, 117b) 상부로 노출된 폴리 실리콘막(122)을 제거한다.Preferably, the second CMP process is performed until the polysilicon film 122 exposed on the gate electrodes 117a and 117b remains 50 to 100 microseconds. In this case, the polysilicon layer 122 exposed on the gate electrodes 117a and 117b is removed through a separate wet etching process.

이후에는, 도면에 도시하진 않았지만, 공지된 기술에 따라 드레인 영역(119a) 및 소스 영역(119b)이 각각 노출되도록 층간 절연막(123a)을 식각하여 층간 절연막(123a) 내에 컨택홀을 형성한 후, 컨택홀이 매립되도록 드레인 영역(119a) 및 소스 영역(119b)에 각각 전기적으로 접속되는 드레인 컨택 플러그 및 소스 컨택 플러그를 형성한다. Subsequently, although not shown in the drawing, after forming the contact hole in the interlayer insulating layer 123a by etching the interlayer insulating layer 123a to expose the drain region 119a and the source region 119b, respectively, according to a known technique. A drain contact plug and a source contact plug are electrically connected to the drain region 119a and the source region 119b so as to fill the contact holes, respectively.

이하에서는, 드레인 컨택 플러그 및 소스 컨택 플러그를 형성하는 방법에 대해 간략히 설명하기로 한다. Hereinafter, a method of forming the drain contact plug and the source contact plug will be briefly described.

예컨대, 먼저 드레인 컨택 마스크를 형성한 후, 질화막(121)을 식각 정지막으로 하여 드레인 컨택 마스크를 이용한 식각공정을 실시하여 층간 절연막(123a) 및 폴리 실리콘막(122)을 순차적으로 식각한다. 여기서, 식각공정은 저압력, 예컨대 10~30mTorr의 압력으로 CHF3/CF4 혼합가스를 주요 가스(main gas)로 사용하여 실시하되, 층간 절연막(123a) 식각 후 폴리 실리콘막(122)이 노출되는 순간 첨가 가스로 O2 가스를 주입하여 실시한다. 이때, O2 가스는 주요 가스의 5~10% 양만큼 주입한다.For example, after the drain contact mask is first formed, the interlayer insulating film 123a and the polysilicon film 122 are sequentially etched by performing an etching process using the drain contact mask using the nitride film 121 as an etch stop film. Here, the etching process is performed using a CHF 3 / CF 4 mixed gas as the main gas at a low pressure, for example, a pressure of 10 to 30 mTorr, but the polysilicon film 122 is exposed after etching the interlayer insulating film 123a. At the moment, O 2 gas is injected into the additive gas. At this time, the O 2 gas is injected in an amount of 5 to 10% of the main gas.

이어서, 스트립(strip) 공정과 세정공정을 실시하여 드레인 컨택 마스크를 제거하는 한편, 패터닝된 층간 절연막(123a)을 통해 노출되는 질화막(121)을 제거하여 드레인 영역(119a)이 노출되도록 드레인 컨택홀을 형성한다. 그런 다음, 드레인 컨택홀이 매립되도록 플러그 물질을 증착하여 드레인 컨택 플러그를 형성한다.Subsequently, the drain contact mask is removed by performing a strip process and a cleaning process, and the nitride contact layer 121 exposed through the patterned interlayer insulating layer 123a is removed to expose the drain region 119a. To form. The plug material is then deposited to fill the drain contact hole to form a drain contact plug.

소스 컨택 플러그는 드레인 컨택 플러그와 동일한 방식으로 형성한다.The source contact plug is formed in the same manner as the drain contact plug.

도 5는 실제로 드레인 컨택 플러그(DPP, Drain Poly Plug) 및 소스 컨택 플러그(SWP, Source W Plug) 형성공정이 완료된 낸드 플래시 메모리 소자를 도시한 SEM(Scanning Electron Microscope) 사진이다. 도 5를 참조하면, 드레인 선택 영역(DSL) 및 소스 선택 영역(SSL)에 형성된 게이트 전극(117b)의 상부에 질화막(SAC NIT)이 존재하여 게이트 전극(117b)의 상부가 오픈되지 않는 것을 알 수 있다. 따라서, 게이트 전극(117b)을 통해 셀 영역(CELL)에 형성된 메모리 셀로 여러 가지 오염원이 침투할 수 없다.FIG. 5 is a scanning electron microscope (SEM) photograph showing a NAND flash memory device in which a drain contact plug (DPP) and a source contact plug (SWP) are formed. Referring to FIG. 5, it is understood that the nitride film SAC NIT is present on the gate electrode 117b formed in the drain select region DSL and the source select region SSL so that the upper portion of the gate electrode 117b is not opened. Can be. Therefore, various pollutants cannot penetrate into the memory cell formed in the cell region CELL through the gate electrode 117b.

도 6은 본 발명의 실시예에 따른 경우, 즉 드레인 선택 영역(DSL) 및 소스 선택 영역(SSL)에 형성된 게이트 전극(117b)의 상부가 오픈되지 않은 경우 셀 영역(CELL)에 형성된 복수의 게이트 전극(117a), 즉 복수의 워드라인(Word Line) 별 문턱전압 특성을 나타낸 도면이다. FIG. 6 illustrates a plurality of gates formed in the cell region CELL when the upper portion of the gate electrode 117b formed in the drain select region DSL and the source select region SSL is not opened according to an exemplary embodiment of the present invention. The threshold voltage characteristics of the electrodes 117a, that is, the plurality of word lines, are illustrated.

구체적으로, 도 6은 프로그램된 셀(Programmed Cell)과 소거된 셀(Erased Cell)에 각각 10K와 100K를 가했을 때의 워드라인 별 문턱전압을 나타낸 도면이다. 도 6을 참조하면, 셀 영역(CELL)에 형성된 복수의 워드라인(예컨대, WL0 내지 WL30)의 문턱전압이 거의 균일함을 알 수 있다.Specifically, FIG. 6 is a diagram illustrating threshold voltages of word lines when 10K and 100K are respectively applied to a programmed cell and an erased cell. Referring to FIG. 6, it can be seen that the threshold voltages of the plurality of word lines (eg, WL0 to WL30) formed in the cell region CELL are almost uniform.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 전극 상부에 평탄화 정지막으로 기능하는 질화막 뿐만 아니라 평탄화 방지막으로 기능하는 폴리 실리콘막을 추가로 증착한 후, 폴리 실리콘막 상에 증착된 층간 절연막을 평탄화함으로써, 특히 HSS를 이용한 CMP 공정을 통해 층간 절연막을 평탄화함으로써 질화막의 손상이 방지되도록 하여 게이트 전극 상부가 오픈되는 것을 방지할 수 있다. As described above, according to the present invention, by further depositing not only a nitride film functioning as a planarization stop film but also a polysilicon film functioning as a planarization prevention film on the gate electrode, the interlayer insulating film deposited on the polysilicon film is planarized. In particular, the planarization of the interlayer insulating layer may be prevented by opening the upper portion of the gate electrode by planarizing the interlayer insulating layer through a CMP process using HSS.

따라서, 게이트 전극 내로의 오염원 침투를 미리 차단하여 메모리 셀의 문턱전압 변화를 억제할 수 있다. 이를 통해, 반도체 메모리 소자의 동작 특성을 개선시킬 수 있다.Therefore, the change of the threshold voltage of the memory cell can be suppressed by blocking the penetration of the contaminant into the gate electrode in advance. Through this, it is possible to improve operating characteristics of the semiconductor memory device.

Claims (14)

복수의 게이트 전극이 형성된 기판을 제공하는 단계;Providing a substrate having a plurality of gate electrodes formed thereon; 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형성하는 단계;Forming a source / drain region in the substrate exposed to both sides of the gate electrode; 상기 게이트 전극을 포함한 상기 기판 상부의 단차를 따라 평탄화 정지막 및 평탄화 방지막을 순차적으로 증착하는 단계;Sequentially depositing a planarization stop film and a planarization prevention film along a step of an upper portion of the substrate including the gate electrode; 상기 평탄화 방지막 상부에 층간 절연막을 증착하는 단계;Depositing an interlayer insulating film on the planarization preventing film; 상기 평탄화 정지막이 손상되지 않도록 상기 층간 절연막 및 상기 평탄화 방지막을 평탄화하는 단계;Planarizing the interlayer insulating film and the planarization preventing film so that the planarization stop film is not damaged; 상기 소스/드레인 영역이 노출되도록 상기 층간 절연막, 상기 평탄화 방지막 및 상기 평탄화 정지막의 일부를 식각하여 소스/드레인 컨택홀을 각각 형성하는 단계; 및Etching portions of the interlayer insulating film, the planarization preventing film, and the planarization stop film to expose the source / drain regions, respectively, to form source / drain contact holes; And 상기 소스/드레인 컨택홀이 매립되도록 소스/드레인 컨택 플러그를 각각 형성하는 단계Respectively forming a source / drain contact plug to fill the source / drain contact hole 를 포함하는 반도체 메모리 소자의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 평탄화 방지막은 폴리 실리콘막으로 형성하는 반도체 메모리 소자의 제 조방법.And the planarization preventing film is formed of a polysilicon film. 제 2 항에 있어서,The method of claim 2, 상기 폴리 실리콘막은 100~200Å의 두께로 형성하는 반도체 메모리 소자의 제조방법.The polysilicon film is a manufacturing method of a semiconductor memory device to form a thickness of 100 ~ 200Å. 제 3 항에 있어서,The method of claim 3, wherein 상기 평탄화 방지막을 평탄화하는 단계는, 상기 폴리 실리콘막이 상기 게이트 전극 상부에서 50~100Å의 두께로 잔류할 때까지 실시하는 반도체 메모리 소자의 제조방법.And planarizing the anti-planarization film is performed until the polysilicon film remains at a thickness of 50 to 100 Å above the gate electrode. 제 4 항에 있어서,The method of claim 4, wherein 잔류하는 상기 폴리 실리콘막은 습식식각공정을 통해 제거하는 반도체 메모리 소자의 제조방법.The remaining polysilicon film is removed by a wet etching process. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 5, 상기 층간 절연막을 평탄화하는 단계는, 2차례의 CMP 공정을 실시하여 이루어지는 반도체 메모리 소자의 제조방법.The planarizing of the interlayer insulating film is performed by performing two CMP processes. 제 6 항에 있어서,The method of claim 6, 상기 첫번째 CMP 공정은 LSS를 사용하고, 상기 두번째 CMP 공정은 HSS를 사용하는 반도체 메모리 소자의 제조방법.The first CMP process uses an LSS, and the second CMP process uses an HSS. 제 6 항에 있어서,The method of claim 6, 상기 평탄화 정지막은 질화막 계열의 물질로 형성하는 반도체 메모리 소자의 제조방법.And the planarization stop film is formed of a nitride film-based material. 제 8 항에 있어서,The method of claim 8, 상기 평탄화 정지막은 PE-질화막 또는 LP-질화막으로 형성하는 반도체 메모리 소자의 제조방법.And the planarization stop film is formed of a PE-nitride film or an LP-nitride film. 제 9 항에 있어서,The method of claim 9, 상기 평탄화 정지막은 540~660Å의 두께로 형성하는 반도체 메모리 소자의 제조방법.And the planarization stop film is formed to a thickness of 540 to 660 GHz. 제 6 항에 있어서,The method of claim 6, 상기 층간 절연막은 5400~6600Å의 두께로 형성하는 반도체 메모리 소자의 제조방법.The interlayer insulating film is a manufacturing method of a semiconductor memory device to form a thickness of 5400 ~ 6600 Å. 제 6 항에 있어서,The method of claim 6, 상기 소스/드레인 컨택홀을 형성하는 단계는 10~30mTorr의 압력으로 CHF3/CF4의 혼합가스를 주요 가스로 하는 건식식각공정을 실시하여 이루어지는 반도체 메모리 소자의 제조방법.The forming of the source / drain contact hole may be performed by performing a dry etching process using a mixed gas of CHF 3 / CF 4 as a main gas at a pressure of 10 to 30 mTorr. 제 12 항에 있어서,The method of claim 12, 상기 건식식각공정은 상기 층간 절연막을 식각한 후 상기 평탄화 방지막이 노출되는 순간 상기 주요 가스에 첨가 가스로 O2 가스를 주입하는 반도체 메모리 소자의 제조방법.In the dry etching process, an O 2 gas is injected into the main gas as an additive gas at the time when the planarization prevention layer is exposed after etching the interlayer insulating layer. 제 13 항에 있어서,The method of claim 13, 상기 O2 가스는 상기 주요 가스의 5~10%를 주입하는 반도체 메모리 소자의 제조방법.The O 2 gas is a method of manufacturing a semiconductor memory device injecting 5-10% of the main gas.
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