KR100829367B1 - Method for fabricating trench of semiconductor device - Google Patents

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Abstract

보이드 발생을 억제할 수 있는 트렌치 제조 방법을 제공하기 위하여, 본 발명은, 트렌치가 형성된 반도체 기판에 제1 라이너 산화막을 형성하고, 상기 트렌치에 갭필 산화막을 매립 및 평탄화 한 후, 트렌치 개구부 부분의 제1 라이너 산화막에 제2 라이너 산화막을 형성함으로써 갭필 산화막 매립시의 보이드 발생을 방지하는 반도체 소자의 트렌치 제조 방법을 제공한다.In order to provide a trench manufacturing method capable of suppressing the generation of voids, the present invention, after forming a first liner oxide film in the trench-formed semiconductor substrate, and filling and planarizing the gap fill oxide film in the trench, Provided is a method for manufacturing a trench in a semiconductor device, by forming a second liner oxide film in a first liner oxide film to prevent void generation during gap fill oxide film filling.

트렌치, 반도체, STI, 보이드, 산화막, 오버 데포지션Trench, Semiconductor, STI, Void, Oxide, Over Deposition

Description

반도체 소자의 트렌치 제조 방법{METHOD FOR FABRICATING TRENCH OF SEMICONDUCTOR DEVICE}Trench manufacturing method of semiconductor device {METHOD FOR FABRICATING TRENCH OF SEMICONDUCTOR DEVICE}

도 1a 내지 1h는 종래 기술에 따른 트렌치 제조 방법을 나타내는 공정도이고,1A to 1H are process charts showing a trench manufacturing method according to the prior art,

도 2a 내지 2h는 본 발명에 따른 트렌치 제조 방법을 나타내는 공정도이다.2A to 2H are process charts showing the trench manufacturing method according to the present invention.

본 발명은 반도체 소자의 트렌치 제조 방법에 관한 것으로, 보다 상세하게는 보이드 발생을 억제할 수 있는 트렌치 제조 방법에 관한 것이다.The present invention relates to a trench manufacturing method of a semiconductor device, and more particularly to a trench manufacturing method that can suppress the generation of voids.

반도체장치의 제조 기술의 발달과 그 응용 분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있으며, 이러한 반도체 소자의 집적도 증가에 따라 미세 공정 기술을 기본으로 한 반도체 소자의 미세화 공정에 대한 연구가 추진되어 오고 있는바, 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자 분리막의 제조 기술이 중요한 항목중의 하나로 대두되었다.As the development of semiconductor device manufacturing technology and its application fields expand, research and development on the increase in the degree of integration of semiconductor devices has been rapidly developed. Since the research on the miniaturization process of the device has been pushed forward, in the technology of miniaturization of the semiconductor device, in order to integrate the device, the manufacturing technology of the device isolation film separating the devices has emerged as one of the important items.

종래의 소자 분리 기술로는 반도체 기판상에 두꺼운 산화막을 선택적으로 성 장시켜 소자 분리막을 형성하는 로커스(LOCOS: LOCal Oxidation of Silicon) 기술이 있었는데, 이 기술은 소자 분리막의 측면 확산 및 분리막을 원하지 않는 부분에 산화막이 형성되는 버즈 비크(bird's beak)로 인해 소자 분리막의 크기를 감소시키는데 한계가 있었다.Conventional device isolation technology includes a LOCOS (LOCal Oxidation of Silicon) technology that selectively grows a thick oxide film on a semiconductor substrate to form a device isolation film, which does not require side diffusion and separation of the device isolation film. Due to the bird's beak in which the oxide film is formed in the portion, there is a limit in reducing the size of the device isolation layer.

따라서, 소자 설계 치수가 서브미크론 이하로 줄어드는 반도체 소자에 있어서는 로커스 기술의 적용이 불가능하기 때문에 새로운 소자 분리 기술이 필요하게 되었는바, 이러한 소자 분리 기술로는 반도체 기판에 식각 공정으로 트렌치를 형성하고 트렌치에 절연 물질을 매립하는 트렌치 격리(STI: Shallow Trench Isolation) 공정이 있다.Therefore, a new device isolation technique is required because the Locus technique cannot be applied to a semiconductor device whose device design dimension is reduced to submicron or less. This device isolation technique requires trench formation and trench formation in an etching process on a semiconductor substrate. There is a trench isolation (STI) process in which insulating material is buried.

도 1a 내지 1h는 종래 기술에 따른 트렌치 제조 방법을 나타내는 공정도를 도시한 것으로, 우선, 도 1a와 1b에 도시한 바와 같이 반도체 기판, 예를 들어 실리콘 기판(102) 위에 패드 산화막(104)과 질화막(106)을 각각 150Å와 2000~2,500Å 정도의 두께로 순차적으로 적층하고, 도 1c 내지 1e에 도시한 바와 같이 질화막(106) 상부에 반도체 소자 분리를 정의하는 모트(Moat) 패턴(108)을 형성하며, 이를 식각 차단층으로 하여 질화막(106)과 패드 산화막(104)을 패터닝하고, 실리콘 기판(102)을 소정 깊이까지 식각하여 트렌치(110)를 형성한다.1A to 1H show a process diagram showing a trench manufacturing method according to the prior art, firstly, as shown in FIGS. 1A and 1B, a pad oxide film 104 and a nitride film on a semiconductor substrate, for example, a silicon substrate 102. The semiconductor substrate 106 is sequentially stacked to a thickness of about 150 mW and about 2000 to 2500 mW, and a moat pattern 108 defining semiconductor element isolation is formed on the nitride film 106 as shown in FIGS. 1C to 1E. The nitride film 106 and the pad oxide film 104 are patterned using the etch stop layer, and the trench 110 is formed by etching the silicon substrate 102 to a predetermined depth.

이후, 도 1f에 도시한 바와 같이 질화막(106) 상부에 있는 모트 패턴(108)을 제거한 후 패드 산화막(104)을 세정하여 트렌치(110)와 접하는 일정 영역의 패드 산화막(104)을 제거하고, 도 1g에 도시한 바와 같이 실리콘 기판(102)을 열산화하여 라이너 산화막(112)을 형성한다. 이때, 모트 누설 전류를 방지하기 위해 트렌 치(110) 개구부에는 라이너 산화막(112)을 오버 데포지션(over deposition) 한다.Subsequently, as shown in FIG. 1F, the mott pattern 108 on the nitride film 106 is removed, and then the pad oxide film 104 is cleaned to remove the pad oxide film 104 in a predetermined region in contact with the trench 110. As shown in FIG. 1G, the silicon substrate 102 is thermally oxidized to form a liner oxide film 112. At this time, the liner oxide layer 112 is over-deposited in the opening of the trench 110 to prevent the mort leakage current.

계속하여, 도 1h에 도시한 바와 같이 트렌치(110)가 형성된 기판(102) 상부 전면에 갭필 산화막(114)을 증착하여 트렌치(110)를 매립한다.Subsequently, as shown in FIG. 1H, the gap fill oxide film 114 is deposited on the entire upper surface of the substrate 102 on which the trench 110 is formed to fill the trench 110.

이어서, 도시하지는 않았지만 화학 기계적 연마(CMP: chemical mechanical polishing)에 의해 갭필 산화막(114)을 제거한 후, 습식 식각을 이용하여 질화막(106)을 제거하며, 남아 있는 패드 산화막(104)은 세정 공정으로 제거함으로써 종래 기술에 의한 트렌치 구조의 소자 분리 공정을 완료한다.Subsequently, although not shown, after removing the gapfill oxide film 114 by chemical mechanical polishing (CMP), the nitride film 106 is removed by wet etching, and the remaining pad oxide film 104 is cleaned. The removal completes the device isolation process of the trench structure according to the prior art.

그런데, 상기한 구성에 의하면 라이너 산화막(112)의 오버 데포지션으로 인해 트렌치 개구부가 좁아지게 되고, 이로 인해 갭필 산화막(114)을 증착할 때 보이드(116)가 발생된다.However, according to the above configuration, the trench opening is narrowed due to the overposition of the liner oxide film 112, which causes the void 116 to be generated when the gap fill oxide film 114 is deposited.

그리고, 상기한 보이드(116)는 화학 기계적 연마 및 식각 세정 공정을 거치며 노출되게 되고, 노출된 보이드에는 전극 형성용 게이트 폴리가 증착되어 누설 전류를 발생하게 된다.In addition, the void 116 is exposed through a chemical mechanical polishing and an etching cleaning process, and an electrode forming gate poly is deposited on the exposed void to generate a leakage current.

이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, 보이드 발생을 억제할 수 있는 반도체 소자의 트렌치 제조 방법을 제공함을 목적으로 한다.Accordingly, an object of the present invention is to provide a trench manufacturing method of a semiconductor device capable of suppressing void generation.

상기한 목적을 달성하기 위하여 본 발명은, 트렌치가 형성된 반도체 기판에 제1 라이너 산화막을 형성하고, 상기 트렌치에 갭필 산화막을 매립 및 평탄화 한 후 트렌치 개구부 부분의 제1 라이너 산화막에 제2 라이너 산화막을 형성함으로써 갭필 산화막 매립시의 보이드 발생을 방지하는 트렌치 제조 방법을 제공한다.In order to achieve the above object, according to the present invention, a first liner oxide film is formed in a semiconductor substrate on which a trench is formed, a gap liner oxide film is buried and planarized in the trench, and a second liner oxide film is formed on the first liner oxide film in the trench opening portion. Provided is a trench manufacturing method that prevents voids from occurring during gap fill oxide film filling.

상기한 구성의 본 발명에 의하면, 갭필 산화막을 형성한 후에 제2 라이너 산화막을 형성하므로, 갭필 산화막의 증착시에 보이드가 발생되는 것을 억제할 수 있다.According to the present invention having the above-described configuration, since the second liner oxide film is formed after the gap fill oxide film is formed, generation of voids during deposition of the gap fill oxide film can be suppressed.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 2h는 본 발명에 따른 트렌치 제조 방법의 공정도를 도시한 것이다.Figures 2a to 2h show a process diagram of a trench manufacturing method according to the present invention.

도 2a와 2b에 도시한 바와 같이 실리콘 기판(12) 위에 패드 산화막(14)과 질화막(16)을 각각 일정 두께, 예를 들어 150Å와 2000~2,500Å 정도의 두께로 순차적으로 적층한다. 이때, 상기 패드 산화막(14)은 실리콘 기판(12)과 질화막(16) 사이에서 발생하는 스트레스를 방지하는 역할을 한다.As shown in FIGS. 2A and 2B, the pad oxide film 14 and the nitride film 16 are sequentially stacked on the silicon substrate 12 to a predetermined thickness, for example, 150 mW and about 2000 to 2,500 mW. In this case, the pad oxide layer 14 serves to prevent stress generated between the silicon substrate 12 and the nitride layer 16.

그리고, 도 2c에 도시한 바와 같이 질화막(16) 상부에 반도체 소자 분리를 정의하는 모트(Moat) 패턴(18)을 형성한다. 여기에서, 모트 패턴(18)은 사진 공정에 의한 포토레지스트 패턴으로 형성할 수 있다.As shown in FIG. 2C, a moat pattern 18 defining semiconductor device isolation is formed on the nitride film 16. Here, the mort pattern 18 may be formed as a photoresist pattern by a photo process.

이어서, 도 2d 및 2e에 도시한 바와 같이 모트 패턴(18)을 식각 차단층으로 하여 질화막(16)과 패드 산화막(14)을 패터닝한 후, 실리콘 기판(12)을 소정 깊이까지 식각하여 트렌치(20)를 형성한다.Subsequently, as shown in FIGS. 2D and 2E, the nitride layer 16 and the pad oxide layer 14 are patterned using the mort pattern 18 as an etch stop layer, and the silicon substrate 12 is etched to a predetermined depth to form a trench ( 20).

위에서 설명한 바와 같이 실리콘 기판(12)을 식각하여 트렌치(20)를 형성한 후에는 도 2f에 도시한 바와 같이 기판(12)을 열산화하여 제1 라이너 산화막(22)을 형성한다. 이때, 제1 라이너 산화막(22)은 실리콘 기판(12)과 후속 공정에서 형성되는 갭필 산화막(24)의 접착이 용이하게 되도록 하는 작용을 한다.As described above, after the silicon substrate 12 is etched to form the trench 20, the first liner oxide layer 22 is formed by thermally oxidizing the substrate 12 as shown in FIG. 2F. In this case, the first liner oxide layer 22 serves to facilitate adhesion between the silicon substrate 12 and the gap fill oxide layer 24 formed in a subsequent process.

이후, 도 2g에 도시한 바와 같이 트렌치(20)가 형성된 기판(12) 상부 전면에 갭필 산화막(24)을 증착하여 트렌치(20)를 매립하고, 도 2h에 도시한 바와 같이 화학 기계적 연마(CMP: chemical mechanical polishing)에 의해 갭필 산화막(24)을 제거하여 평탄화 한 후, 트렌치(20) 개구부 부분의 제1 라이너 산화막(22)에 제2 라이너 산화막(22')을 증착하여 오버 데포지션 함으로써 누설 전류의 발생을 방지한다. 상기 화학 기계적 연마 공정으로 상기 갭필 산화막(24)이 노출된 면과 상기 실리콘 기판(12) 사이의 거리는 200~800 Å으로 형성될 수 있다.Thereafter, as shown in FIG. 2G, the gap fill oxide film 24 is deposited on the entire upper surface of the substrate 12 on which the trench 20 is formed to fill the trench 20, and as illustrated in FIG. 2H, chemical mechanical polishing (CMP) is performed. : the gap fill oxide film 24 is removed and planarized by chemical mechanical polishing, and then the second liner oxide film 22 'is deposited on the first liner oxide film 22 in the opening portion of the trench 20 to leak and overdeposition. Prevent the generation of current. The distance between the surface on which the gap fill oxide layer 24 is exposed and the silicon substrate 12 by the chemical mechanical polishing process may be 200 to 800 Å.

이때, 상기 제2 라이너 산화막(22')은 열 산화막을 이용하여 증착할 수 있다. 이에 대해 설명하면, 열 산화막은 실리콘 기판에 있는 실리콘 소오스(source)와 O(산소)가 결합하여 증착되는 것으로, 열 산화막 증착시 O(산소)가 이동할 수 있는 거리는 조건에 따라 다르기는 하지만, 보통 1,000~1,500Å 정도의 거리는 뚫고 들어갈 수 있다. 그런데, 상기 갭필 산화막(24)의 평탄화 이후에는 상기 갭필 산화막(24)이 노출된 면과 상기 실리콘 기판(12)의 거리가 200~800Å 정도로 유지되므로, 제2 라이너 산화막(22')의 증착이 가능하다.In this case, the second liner oxide layer 22 ′ may be deposited using a thermal oxide layer. In this regard, a thermal oxide film is deposited by combining a silicon source (O) and an oxygen (oxygen) on a silicon substrate, and the distance at which the oxygen (oxygen) can be moved during thermal oxide deposition varies depending on conditions. The distance of 1,000 ~ 1,500Å can be penetrated. After the planarization of the gap fill oxide film 24, since the distance between the surface where the gap fill oxide film 24 is exposed and the silicon substrate 12 is maintained at about 200 to about 800 μs, the deposition of the second liner oxide film 22 ′ is performed. It is possible.

위에서 설명한 바와 같이 제2 라이너 산화막(22')의 증착으로 인해 오버 데포지션부를 형성한 후에는 도시하지는 않았지만 습식 식각을 이용하여 질화막(16)을 제거하며, 패드 산화막(14)은 세정 공정으로 제거함으로써 본 발명에 의한 트렌치 구조의 소자 분리 공정을 완료한다.As described above, after the overdeposition portion is formed due to the deposition of the second liner oxide layer 22 ′, the nitride layer 16 is removed by wet etching, although not shown, and the pad oxide layer 14 is removed by a cleaning process. This completes the device isolation process of the trench structure according to the present invention.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to the range of.

이상에서 살펴본 바와 같이 본 발명은 갭필 산화막을 매립 및 평탄화한 후 제2 라이너 산화막을 증착하여 종래의 오버 데포지션부를 형성함으로써, 갭필 산화막의 매립시에 보이드가 형성되는 것을 방지할 수 있다. 따라서, 상기 보이드에 게이트 폴리가 잔류함으로 인해 누설 전류 문제가 발생되는 것을 방지할 수 있는 효과가 있다.As described above, the present invention may prevent the formation of voids when the gapfill oxide film is embedded by filling the gapfill oxide film and then depositing and planarizing the second liner oxide film to form a conventional overdeposition portion. Therefore, the leakage current problem may be prevented due to the remaining gate poly in the void.

Claims (2)

트렌치를 포함하는 반도체 기판에 제1 라이너 산화막을 형성하는 단계;Forming a first liner oxide film on the semiconductor substrate including the trench; 상기 트렌치를 포함하는 상기 반도체 기판 상에 갭필 산화막을 형성한 후, 평탄화 공정을 진행하는 단계; 및Forming a gapfill oxide film on the semiconductor substrate including the trench, and then performing a planarization process; And 상기 갭필 산화막을 포함하는 상기 반도체 기판에 열처리 공정을 진행하여, 상기 트렌치의 개구부 부분에 존재하는 상기 제1 라이너 산화막에 열 산화막인 제2 라이너 산화막을 형성하는 단계를 포함하는 반도체 소자의 트렌치 제조 방법.Performing a heat treatment process on the semiconductor substrate including the gap fill oxide film to form a second liner oxide film, which is a thermal oxide film, on the first liner oxide film existing in the opening of the trench. . 반도체 기판 상부에 패드 산화막과 질화막을 형성한 후, 상기 질화막 상부에 모트 패턴을 형성하는 단계;Forming a pad oxide film and a nitride film on the semiconductor substrate, and then forming a moat pattern on the nitride film; 상기 모트 패턴을 식각 차단층으로하여 상기 질화막과 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the nitride layer, the pad oxide layer, and the semiconductor substrate using the mort pattern as an etch stop layer; 상기 모트 패턴을 제거한 후 상기 반도체 기판을 열 산화하여 제1 라이너 산화막을 형성하는 단계;Removing the mort pattern and thermally oxidizing the semiconductor substrate to form a first liner oxide layer; 상기 제1 라이너 산화막을 포함하는 상기 반도체 기판 상에 갭필 산화막을 형성한 후 이를 평탄화하는 단계;Forming a gapfill oxide film on the semiconductor substrate including the first liner oxide film and then planarizing the gapfill oxide film; 상기 갭필 산화막을 포함하는 상기 반도체 기판에 열처리 공정을 진행하여, 상기 트렌치의 개구부 부분에 존재하는 상기 제1 라이너 산화막에 열 산화막인 제2 라이너 산화막을 오버 데포지션하는 단계를 포함하는 반도체 소자의 트렌치 제조 방법.Performing a heat treatment process on the semiconductor substrate including the gapfill oxide film, and overdepositioning a second liner oxide film, which is a thermal oxide film, on the first liner oxide film present in the opening of the trench. Manufacturing method.
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