KR100824892B1 - Method of fabricating semicondcucor device - Google Patents

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KR100824892B1
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Abstract

A method for manufacturing a semiconductor device is provided to remove certainly a residual photoresist layer and to suppress generation of a polymer by using a wet-etch process. A stopper layer and an interlayer dielectric(10) are formed on a lower wiring of a substrate(1). A contact hole is formed in the interlayer dielectric by performing a patterning process. A photoresist layer for protecting the lower wiring is formed in a lower part of the contact hole. An upper wiring trench is formed in the substrate including the photoresist layer with respect to the partial thickness of the interlayer dielectric. The process for manufacturing the upper wiring trench includes a process for ashing the used photoresist etch mask pattern and a protective photoresist layer, and a wet removal process for removing the photoresist layer. The wet removal process is performed by using a cleaning solution or a strip solution such as an aqueous solution including H2SO4 of 0.01 to 20 weight percent, HCl of 0.01 to 20 weight percent, H2O2 of 0.01 to 5 weight percent or deionized water of 0.01 to 5 weight percent, and HF of 0.01 to 5 weight percent.

Description

반도체 장치 제조 방법{Method of fabricating semicondcucor device} Method of fabricating a semiconductor device {Method of fabricating semicondcucor device}

도1 내지 도3은 종래의 듀얼 다마신 공정의 중요 단계를 설명하기 위한 공정단면도들이며, 1 to 3 are process cross-sectional views illustrating important steps of a conventional dual damascene process.

도4 내지 도5는 본 발명에 따른 공정의 중요 단계를 설명하기 위한 공정 단면도들이다. 4 to 5 are process cross-sectional views for explaining important steps of the process according to the present invention.

본 발명은 반도체 장치 제조방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 공정의 불량을 줄일 수 있는 기판 세정 방법에 관한 것이다. The present invention relates to a semiconductor device manufacturing method, and more particularly to a substrate cleaning method that can reduce the defect of the dual damascene process.

반도체 장치는 반도체 기판에 도체 및 부도체, 반도체 막을 형성하고 가공하여 전자, 전기 소자 및 배선을 형성하여 이루어지는 회로 장치의 일종이다. 반도체 장치의 고집적화가 진행되면서 반도체 장치는 매우 복잡하고 정밀하게 이루어지고 있으며, 그 형성 공정은 극도로 정밀하게 조건이 제어될 필요가 있다. A semiconductor device is a type of circuit device formed by forming a conductor, a non-conductor, and a semiconductor film on a semiconductor substrate to form an electronic, electrical element, and wiring. As the integration of semiconductor devices has progressed, semiconductor devices have become very complex and precise, and the formation process needs to be controlled with extreme precision.

반도체 장치의 고집적화를 위해 소자 및 배선의 크기가 점차 줄어들고, 한정된 면적에 많은 소자를 형성하기 위해 다층화가 이루어진다. 소자와 배선을 연결하 고, 상층 배선과 하층 배선을 연결하기 위해 층간 절연막에 홀을 형성하고 홀에 도체를 채워 콘택을 형성하게 된다.The size of devices and wirings is gradually reduced for high integration of semiconductor devices, and multilayering is performed to form many devices in a limited area. In order to connect the device and the wiring, and to connect the upper wiring and the lower wiring, a hole is formed in the interlayer insulating film and a conductor is filled in the hole to form a contact.

소자 고집적화에 따라 소자 및 배선이 폭이 작아지고 이에 따라 배선 저항이 증가하여 동작 신호가 전달될 때 저항 캐퍼시터 지연(RC DELAY)을 일으킬 수 있고, 소자 동작의 신뢰성 안정성이 문제될 수 있다. 내부 저항을 줄이는 방법의 하나로 배선 금속으로 구리를 사용하는 경우가 늘고 있다. 배선 금속으로 구리를 사용하는 경우, 구리의 잘 식각되지 않는 특성때문에 다마신 기법이 많이 사용된다. 이중 다마신(dual damascene) 공정은 층간 절연막에 비아(via)와 트렌치(trench)를 형성한 후 구리를 매립하고 평탄화시키는 공정이다. As the device is highly integrated, the width of the device and the wiring may be reduced, and thus the resistance of the wiring may be increased, thereby causing a resistance capacitor delay (RC DELAY) when the operation signal is transmitted, and the reliability and stability of the operation of the device may be a problem. One way to reduce internal resistance is to use copper as the wiring metal. When copper is used as the wiring metal, the damascene technique is frequently used because of its poor etching properties. The dual damascene process is a process of forming a via and a trench in an interlayer insulating film, and then filling and planarizing copper.

도 1을 참조하면, 실리콘 산화막으로 절연막(10)이 형성된 기판(1)에 다마신 공정을 통해 하부 배선 패턴(15)이 형성된다. 하부 배선 패턴(15) 위로 층간 절연막을 형성시킨다. 층간 절연막은 스토퍼층(20)인 실리콘 질화막과, 실리콘 산화막(25)을 차례로 적층하여 형성된다. 층간 절연막 위로 포토레지스트 마스크 패턴을 형성하고 콘택홀(30) 식각을 실시한다. 이때 콘택홀 식각은 하부의 스토퍼층(20)인 실리콘 질화막이 드러날 때까지 이루어진다. Referring to FIG. 1, a lower wiring pattern 15 is formed on a substrate 1 on which an insulating film 10 is formed of a silicon oxide film through a damascene process. An interlayer insulating film is formed over the lower wiring pattern 15. The interlayer insulating film is formed by sequentially stacking the silicon nitride film, which is the stopper layer 20, and the silicon oxide film 25. A photoresist mask pattern is formed on the interlayer insulating film, and the contact hole 30 is etched. In this case, the contact hole etching is performed until the silicon nitride film, which is the lower stopper layer 20, is exposed.

그리고, 스토퍼층(20)으로 막힌 콘택홀(30)이 기판에 형성된 상태에서 콘택홀(30) 하부에 하부 배선 손상 방지용으로 포토레지스트층(40)을 형성한다. 즉, 기판에 포토레지스트를 적층하고, 포토레지스트 종류에 따라 전체 노광을 하거나 하지 않고, 전면적으로 애싱 등으로 포토레지스트를 제거하면 콘택 홀(30) 아래쪽에만 포토레지스트층(40)이 잔류될 수 있다. 이런 공정을 위해 흐름성 및 식각시의 보호 능력이 좋은 상표명 노보락 등의 포토레지스트 종류가 사용될 수 있다.The photoresist layer 40 is formed under the contact hole 30 to prevent damage to the lower wiring in the state where the contact hole 30 blocked by the stopper layer 20 is formed on the substrate. That is, when the photoresist is stacked on the substrate and the entire photoresist is removed by ashing or the like without the entire exposure depending on the photoresist type, the photoresist layer 40 may remain only under the contact hole 30. . For this process, photoresist types such as Novolak, which are well flowable and well protected during etching, can be used.

이어서, 상부 배선용 트랜치 형성을 위한 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 식각 마스크로 이용하여 층간 절연막 상부의 실리콘 산화막(25)에 대한 트렌치(50) 형성 식각을 실시한다. 이어서, 포토레지스트 패턴과 콘택 홀(30)을 채우고 있는 포토레지스트층(50)을 애싱 공정을 통해 제거한다. Subsequently, a photoresist pattern for forming an upper wiring trench is formed. Using the photoresist pattern as an etching mask, the trench 50 formation etching is performed on the silicon oxide layer 25 on the interlayer insulating layer. Subsequently, the photoresist layer 50 filling the photoresist pattern and the contact hole 30 is removed through an ashing process.

그런데, 이 단계에서 애싱 공정 중에도 콘택 홀(30)을 채우고 있던 일부 포토레지스트층이 제거되지 않고 잔류하여 문제를 일으킬 수 있다. 즉 다음 공정인 층간 절연막 하부의 스토퍼막(20)을 제거하는 과정에서 리액티브 이온 에칭의 영향을 받아 콘택 홀(30)을 채우고 있던 포토레지스트층이 폴리머(43)화 되고 도2와 같이 콘택 홀 저면이나 측벽에 부착되어 쉽게 제거되지 않는 상태의 벽면을 형성하가 된다. However, in this step, even during the ashing process, some of the photoresist layer filling the contact hole 30 may not be removed and may cause problems. In other words, in the process of removing the stopper film 20 under the interlayer insulating film, which is the next step, the photoresist layer filling the contact hole 30 under the influence of reactive ion etching becomes a polymer 43 and the contact hole as shown in FIG. It is attached to the bottom or side wall to form a wall surface that is not easily removed.

도3을 참조하여 설명하면, 듀얼 다마신 공정에서 형성된 콘택 홀(30)의 측벽 폴리머(43)는 후속 공정에서 구리 적층전에 베리어막(61) 혹은 접착막으로 적층되는 티타늄,티타늄 질화막 혹은 탄탈륨/탄탈륨 질화막의 균질적인 막형성을 방해하게 된다. 폴리머(43)가 형성된 콘택 홀(30) 측벽 및 저면 일부에는 베리어막(61)이 균일하게 형성되지 못하고, 베리어막(61)이 잘 적층되지 않은 부분에서는 후속 공정에서 구리 시드막이 쉽게 적층되지 못한다. 구리 시드막이 형성되지 않은 부분에서는 벌크로 적층되는 구리층이 쉽게 적층되지 않아 구리 플러그로 채워질 콘택 홀에 보이드(65)가 발생하는 경우가 많아진다.Referring to FIG. 3, the sidewall polymer 43 of the contact hole 30 formed in the dual damascene process is formed of a titanium, titanium nitride film or tantalum / It may interfere with the homogeneous film formation of the tantalum nitride film. The barrier layer 61 may not be uniformly formed on the sidewalls and the bottom portion of the contact hole 30 on which the polymer 43 is formed, and the copper seed layer may not be easily laminated in a subsequent process in the portion where the barrier layer 61 is not well laminated. . In the portion where the copper seed film is not formed, the copper layers stacked in bulk are not easily stacked, and voids 65 are often generated in contact holes to be filled with copper plugs.

콘택 내의 보이드(65)는 콘택 플러그를 통한 전류의 흐름을 방해하고, 내부 저항을 높여 반도체 장치의 저항/캐퍼시터 지연(RC Delay)과 내부 단선을 발생시킬 수 있다. The voids 65 in the contacts may interfere with the flow of current through the contact plugs and increase the internal resistance to generate a resistance / capacitor delay (RC delay) and internal disconnection of the semiconductor device.

본 발명은 전술한 종래 기술의 문제점들을 해결하기 위한 것으로서, 듀얼 다마신을 이용하는 반도체 장치 형성 과정에서 콘택 홀 내의 잔류 포토레지스트층을 제거할 때의 확실성을 높이고, 폴리머 형성을 방지하여 결과적으로 콘택 플러그가 균질하게 형성될 수 있도록 하는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, which increases the reliability of removing the residual photoresist layer in the contact hole during the formation of a semiconductor device using dual damascene, prevents polymer formation and consequently the contact plug. It is an object of the present invention to provide a method for manufacturing a semiconductor device, in which the homogeneity can be formed.

본 발명은 콘택 플러그 내의 보이드 발생과 그로인한 콘택 저항의 증가, 단선, 저항 캐퍼시터 지연의 문제를 해결할 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that can solve the problems of void generation in the contact plug, increase in contact resistance, disconnection, and resistance capacitor delay.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은, The semiconductor device forming method of the present invention for achieving the above object,

하부 배선 위로 실리콘 질화막 스토퍼층 및 층간 절연막을 형성하는 단계,Forming a silicon nitride film stopper layer and an interlayer insulating film over the lower wiring;

패터닝 공정을 통해 상기 층간 절연막에 콘택 홀을 형성하는 단계, Forming a contact hole in the interlayer insulating layer through a patterning process,

상기 콘택홀 하부에 하부 배선 보호용 포토레지스트층을 형성하는 단계, Forming a lower wiring protection photoresist layer under the contact hole;

상기 콘택홀이 형성된 상기 층간 절연막 일부 두께에 대해 상부 배선용 트랜치를 형성하는 단계, Forming an upper wiring trench for a portion of the thickness of the interlayer insulating layer in which the contact hole is formed;

상기 상부 배선용 트랜치를 형성하는 단계에서 사용된 포토레지스트 식각 마스크 패턴 및 상기 보호용 포토레지스트층을 애싱을 통해 제거하는 애싱단계,An ashing step of removing the photoresist etch mask pattern and the protective photoresist layer used in the step of forming the upper wiring trench through ashing;

상기 애싱단계에 이어 상기 콘택 홀을 채우는 포토레지스트층을 제거하는 습식 제거 단계를 포함하여 이루어지는 되는 것을 특징으로 한다. And a wet removal step of removing the photoresist layer filling the contact hole after the ashing step.

본 발명에서 습식 제거 단계는 포토레지스트층을 제거하기 위한 세정액 혹은 스트립 용액으로 0.01 내지 20 중량%의 황산(H2SO4), 0.01 내지 20 중량%의 염산(HCl), 0.01 내지 5 중량%의 과산화수소(H2O2) 혹은 오존수(O3), 0.01 내지 5중량%의 불산을 포함하는 수용액을 사용할 수 있다. The wet removal step of the present invention is a cleaning solution or strip solution for removing the photoresist layer 0.01 to 20% by weight of sulfuric acid (H 2 SO 4 ), 0.01 to 20% by weight of hydrochloric acid (HCl), 0.01 to 5% by weight of An aqueous solution containing hydrogen peroxide (H 2 O 2 ) or ozone water (O 3 ) and 0.01 to 5% by weight of hydrofluoric acid can be used.

본 발명에서 통상 습식 제거 단계에 이어서는 상기 콘택 홀 저면에서 상기 스토퍼층을 제거하는 식각 단계가 더 구비되며, 상기 식각 단계는 반응성 이온 식각(Reactive ion etching)으로 이루어질 수 있다.In the present invention, an etching step of removing the stopper layer from the bottom of the contact hole is usually further provided after the wet removal step, and the etching step may be performed by reactive ion etching.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도4 내지 도6은 본 발명 방법의 일 실시예에서의 주요 단계를 나타내는 공정 단면도들이다. 4 through 6 are process cross-sectional views showing the main steps in one embodiment of the method of the present invention.

도4를 참조하면, 종래 기술에 따른 도2까지의 공정이 종래의 공정 방법에 의해 진행된다. 즉, 전공정(FEOL)이 완료된 기판(1)에 실리콘 산화막 적층으로 제1 층간 절연막(10)이 추가된다. 다마신 공정을 통해 제1 층간 절연막(10) 상부에 하부 배선 패턴(15)이 형성된다. 하부 배선 패턴(15) 위로 다시 제2 층간 절연막을 형성시킨다. 제2 층간 절연막은 층간 절연막의 일부를 이루는 스토퍼층(20)인 실리콘 질화막과, 실리콘 산화막(25)을 차례로 적층하여 형성된다. 층간 절연막 위로 포토레지스트 마스크 패턴을 형성하고 콘택홀(30) 식각을 실시한다. 이때 콘택홀 식각은 하부의 스토퍼층(20)인 실리콘 질화막이 드러날 때까지 이루어진다. Referring to FIG. 4, the process up to FIG. 2 according to the prior art is performed by a conventional process method. That is, the first interlayer insulating film 10 is added to the substrate 1 on which the pre-process FEOL is completed by laminating silicon oxide. The lower wiring pattern 15 is formed on the first interlayer insulating layer 10 through a damascene process. The second interlayer insulating layer is formed on the lower wiring pattern 15 again. The second interlayer insulating film is formed by sequentially laminating a silicon nitride film, which is a stopper layer 20 that forms part of the interlayer insulating film, and a silicon oxide film 25. A photoresist mask pattern is formed on the interlayer insulating film, and the contact hole 30 is etched. In this case, the contact hole etching is performed until the silicon nitride film, which is the lower stopper layer 20, is exposed.

그리고, 스토퍼층(20)으로 막힌 콘택홀이 기판에 형성된 상태에서 콘택홀 하부에 하부 배선 손상 방지용으로 포토레지스트층을 형성한다. 기판에 포토레지스트를 적층하고, 포토레지스트 종류에 따라 전체 노광을 하거나 하지 않고, 전면적으로 애싱 등으로 포토레지스트를 제거하면 콘택 홀 아래쪽에만 포토레지스트가 잔류될 수 있다. 이런 공정을 위해 흐름성 및 식각시의 보호 능력이 좋은 상표명 노보락 등의 포토레지스트 종류가 사용될 수 있다.The photoresist layer is formed under the contact hole to prevent damage to the lower wiring in the state where the contact hole blocked by the stopper layer 20 is formed in the substrate. When the photoresist is laminated on the substrate and the entire photoresist is removed by ashing or the like without the entire exposure depending on the type of photoresist, the photoresist may remain only under the contact hole. For this process, photoresist types such as Novolak, which are well flowable and well protected during etching, can be used.

이어서, 상부 배선용 트랜치(50) 형성을 위한 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 식각 마스크로 이용하여 층간 절연막 상부에 대한 트렌치 형성 식각을 실시한다. 이어서, 포토레지스트 패턴과 콘택 홀을 채우고 있는 포토레지스트층을 애싱 공정을 통해 제거한다. Next, a photoresist pattern for forming the upper wiring trench 50 is formed. Using the photoresist pattern as an etching mask, trench formation etching is performed on the upper portion of the interlayer insulating film. Next, the photoresist layer filling the photoresist pattern and the contact hole is removed through an ashing process.

그러나, 애싱 공정 중에도 콘택 홀을 채우고 있던 일부 포토레지스트층이 제거되지 않고 잔류하고 있다. However, even during the ashing process, some photoresist layers filling the contact holes remain without being removed.

다음으로 본 발명에 따르면 애싱 공정에 이어 습식 제거 단계가 이루어진다. 습식 제거 단계에서는 앞선 도2의 단계에서 애싱 공정 실시에도 불구하고 콘택 홀 측벽 및 저면에 제거되지 않고 잔류하는 포토레지스트층 찌꺼기를 제거한다.Next, according to the present invention, a wet removal step is performed following the ashing process. In the wet removal step, the photoresist layer residues remaining on the contact hole sidewalls and the bottom surface are removed despite the ashing process performed in the previous step of FIG.

습식 제거 단계에서는 공정액(세정액 혹은 스트립 용액)으로 0.01 내지 20 중량%의 황산(H2SO4), 0.01 내지 20 중량%의 염산(HCl), 0.01 내지 5 중량%의 과산화수소(H2O2) 혹은 오존수(O3), 0.01 내지 5중량%의 불산을 포함하는 수용액을 사용할 수 있다. 습식 제거 단계는 상온에서 이루어질 때 10초 내지 1분의 시간동안 진행할 수 있다. 스트립 용액의 작용 시간이 시간이 너무 짧으면 충분히 포토레지스트층을 제거할 수 없고, 시간이 너무 길게 되면 실리콘 질화막을 넘어 하부 배선층을 손상시킬 위험이 높아진다. In the wet removal step, 0.01 to 20% by weight of sulfuric acid (H 2 SO 4 ), 0.01 to 20% by weight of hydrochloric acid (HCl), 0.01 to 5% by weight of hydrogen peroxide (H 2 O 2 ) as a process solution (cleaning or stripping solution) ) Or ozone water (O 3 ), an aqueous solution containing 0.01 to 5% by weight of hydrofluoric acid can be used. The wet removal step may proceed for a time of 10 seconds to 1 minute when it is performed at room temperature. If the action time of the strip solution is too short, the photoresist layer cannot be sufficiently removed, and if the time is too long, there is a high risk of damaging the lower interconnect layer beyond the silicon nitride film.

본 실시예와 같은 성분을 가진 공정액은 혼합 비율이나 전체 농도를 달리하여 구리 듀얼 다마신 공정의 다른 단계에서도 사용될 수 있다. 가령, 구리(Cu) 잔류물은 주로 염산(HCL) 성분으로 제거하고, 그 때 제거하지 못한 순수 구리는 과산화수소가 산화시켜 불산으로 제거할 수 있다. 구리의 산화를 억제 하면서 폴리머와 포토레지스트 찌꺼기를 효과적으로 제거할 수 있다 본 실시예와 다르지만 가령, 사메틸 수산화 암모늄(TMH)가 포토레지스트 찌꺼기 세정에 사용될 수도 있다. Process liquids with the same components as in this example can be used in other stages of the copper dual damascene process at different mixing ratios or total concentrations. For example, copper (Cu) residues are mainly removed with hydrochloric acid (HCL) components, and pure copper that is not removed at that time can be removed with hydrofluoric acid by hydrogen peroxide. Effectively remove polymer and photoresist residues while inhibiting oxidation of copper. Different from this embodiment, for example, ammonium samethyl hydroxide (TMH) may be used for cleaning photoresist residues.

또한, 본 발명을 적용하기 위해서는 실리콘 질화막인 스토퍼층이 손상되지 않도록 그 위쪽의 층간 절연막 제거 공정을 보다 엄밀하게 관리하도록 한다. In addition, in order to apply the present invention, the interlayer insulating film removal process thereon is more strictly managed so that the stopper layer, which is a silicon nitride film, is not damaged.

습식 제거 단계에 따라 콘택홀 측벽에서 포토레지스트 찌꺼기가 제거된 상태가 된다.According to the wet removal step, the photoresist residue is removed from the contact hole sidewalls.

다음으로 비아홀의 저면에 아직 남아있는 스토퍼층(20) 제거가 이루어진다. 스토퍼층은 실리콘 질화막으로 주로 이루어지므로 실리콘 질화막에 대한 에천트를 사용하며, 건식 반응성 이온 식각(RIE) 방법을 주로 사용한다. 이때에는 이미 전 단계의 습식 공정에서 포토레지스트 찌꺼기가 제거된 상태이므로 실리콘 질화막의 성분과 반응하여 비아홀 저면이나 측벽에 폴리머를 형성하는 반응이 이루어지지 않게 된다. 이로써 도4의 상태가 이루어진다.Next, the stopper layer 20 still remaining on the bottom of the via hole is removed. Since the stopper layer is mainly composed of a silicon nitride film, an etchant for the silicon nitride film is used, and a dry reactive ion etching (RIE) method is mainly used. At this time, since the photoresist residue is already removed in the wet process of the previous step, the reaction of reacting with the components of the silicon nitride film to form polymer on the bottom or sidewall of the via hole is not performed. This achieves the state of FIG.

따라서, 다음 단계의 베리어막(161) 형성 단계에서는 도5와 같이 탄탈륨/탄탈륨 질화막이 콘택 홀의 저면과 측벽에 높인 균일성을 가지고 형성될 수 있다. 그리고, 이들 베리어막(161) 위로 구리 시드층을 형성하는 CVD 공정이 이루어진다. 구리 시드층이 얇게 형성되면 높은 적층 속도로 구리 벌크층이 적층되어 비아홀 및 트랜치를 채우게 된다. 단, 도면에는 베리어막을 형성하는 탄탈륨/탄탈륨 질화막의 구분과 구리 시드층 및 구리 벌크층의 구분은 이루어지지 않는다.Therefore, in the next step of forming the barrier film 161, a tantalum / tantalum nitride film may be formed with high uniformity on the bottom and sidewalls of the contact hole as shown in FIG. Then, a CVD process for forming a copper seed layer over these barrier films 161 is performed. When the copper seed layer is thinly formed, the copper bulk layer is laminated at a high lamination rate to fill the via hole and the trench. However, in the drawing, the division of the tantalum / tantalum nitride film forming the barrier film and the separation of the copper seed layer and the copper bulk layer are not made.

이후 후속 공정을 통해 제2 층간 절연막 상면에 쌓인 베리어막(161)과 구리층(163)을 제거한다. 제거를 위해 화학적 기계적 연마(CMP) 공정이 사용될 수 있다. Thereafter, the barrier layer 161 and the copper layer 163 stacked on the upper surface of the second interlayer insulating layer are removed by a subsequent process. Chemical mechanical polishing (CMP) processes can be used for removal.

본원에서는 베리어막 형성이 균일하게 이루어질 수 있고, 그 위에 적층되는 구리 시드막도 균일하게 전면적으로 적층될 수 있으므로 구리 벌크층 형성시 콘택 홀 내에 보이드가 발생할 염려가 줄어들게 된다.In the present invention, the barrier film may be uniformly formed, and the copper seed layer stacked thereon may also be uniformly stacked on the entire surface, thereby reducing the risk of voids in the contact hole when forming the copper bulk layer.

본 발명에 따르면 듀얼 다마신을 이용하는 반도체 장치 형성 과정에서 애싱만으로 불확실한, 콘택 홀 내의 잔류 포토레지스트층을 제거를 습식 제거 단계를 도입하여 확실하게 할 수 있으며, 포토레지스트가 제거되므로 다음 단계의 실리콘 질화막 식각 단계에서 폴리머 형성을 억제할 수 있다. According to the present invention, it is possible to reliably remove the residual photoresist layer in the contact hole, which is uncertain only by ashing in the process of forming a semiconductor device using dual damascene, by introducing a wet removal step, and since the photoresist is removed, the silicon nitride film of the next step It is possible to suppress polymer formation in the etching step.

그리고, 본 발명은 결과적으로 콘택 플러그가 균질하게 형성될 수 있도록 하여 콘택 플러그 내의 보이드 발생과 그로 인한 콘택 저항의 증가, 단선, 저항 캐퍼시터 지연의 문제를 해결할 수 있다. As a result, the present invention allows the contact plug to be formed homogeneously, thereby solving the problems of generation of voids in the contact plug, increase in contact resistance, disconnection, and resistance capacitor delay.

Claims (3)

공정 기판의 하부 배선 위로 스토퍼층 및 층간 절연막을 형성하는 단계,Forming a stopper layer and an interlayer insulating film over the lower wiring of the process substrate, 패터닝 공정을 통해 상기 층간 절연막에 콘택 홀을 형성하는 단계, Forming a contact hole in the interlayer insulating layer through a patterning process, 상기 콘택홀 하부에 하부 배선 보호용 포토레지스트층을 형성하는 단계, Forming a lower wiring protection photoresist layer under the contact hole; 상기 포토레지스트층이 형성된 상기 공정 기판의 상기 층간 절연막 일부 두께에 대해 상부 배선용 트랜치를 형성하는 단계, Forming an upper wiring trench for a portion of a thickness of the interlayer insulating layer of the process substrate on which the photoresist layer is formed; 상기 상부 배선용 트랜치를 형성하는 단계에서 사용된 포토레지스트 식각 마스크 패턴 및 상기 보호용 포토레지스트층을 애싱을 통해 제거하는 애싱단계,An ashing step of removing the photoresist etch mask pattern and the protective photoresist layer used in the step of forming the upper wiring trench through ashing; 상기 애싱단계에 이어 상기 콘택 홀을 채우는 포토레지스트층을 제거하는 습식 제거 단계를 포함하고,A wet removal step of removing the photoresist layer filling the contact hole following the ashing step; 상기 습식 제거 단계는 습식 처리를 위한 세정액 혹은 스트립 용액으로 0.01 내지 20 중량%의 황산(H2SO4), 0.01 내지 20 중량%의 염산(HCl), 0.01 내지 5 중량%의 과산화수소(H2O2) 혹은 0.01 내지 5 중량%의 오존수(O3), 및 0.01 내지 5중량%의 불산(HF)을 모두 포함하는 수용액을 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.The wet removal step is a cleaning solution or strip solution for wet treatment, 0.01 to 20% by weight of sulfuric acid (H 2 SO 4 ), 0.01 to 20% by weight of hydrochloric acid (HCl), 0.01 to 5% by weight of hydrogen peroxide (H 2 O 2 ) or an aqueous solution containing 0.01 to 5% by weight of ozone water (O 3 ) and 0.01 to 5% by weight of hydrofluoric acid (HF). 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 습식 제거 단계에 이어서는 상기 콘택 홀 저면에서 상기 스토퍼층을 제거하는 식각 단계가 더 구비되며, Subsequently to the wet removal step, an etching step of removing the stopper layer from the bottom of the contact hole is further provided. 상기 식각 단계는 반응성 이온 식각(Reactive ion etching)으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.The etching step is a method of manufacturing a semiconductor device, characterized in that consisting of reactive ion etching (Reactive ion etching).
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