KR100822609B1 - Method of forming a isolation in semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 105
- 238000002955 isolation Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 43
- 238000003860 storage Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 6
- 229920001709 polysilazane Polymers 0.000 claims description 6
- 239000012298 atmosphere Substances 0.000 claims description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000001351 cycling effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
Description
도 1a 내지 1i는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.1A to 1I are cross-sectional views illustrating a method of forming an isolation layer in a nonvolatile memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 터널 절연막100
104 : 전자 저장막 106 : 버퍼 산화막104: electron storage film 106: buffer oxide film
108 : 질화막 110 : 하드 마스크108: nitride film 110: hard mask
112 : 소자 분리 마스크 114 : 트렌치112: device isolation mask 114: trench
116 : 산화막 118 : 제1 절연막116: oxide film 118: first insulating film
120 : 제2 절연막 122 : 식각 정지막120: second insulating film 122: etch stop film
124 : 제3 절연막 124: third insulating film
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 목표 유효 산화막 높이(Effective Field oxide Height; EFH)를 용이하게 제어할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of easily controlling a target effective field oxide height (EFH).
일반적인 비휘발성 메모리 소자는 플로팅 게이트에 F-N 터널링(Tunneling)을 통하여 전자를 주입 또는 방출하는 프로그램(Program) 또는 소거(Erase) 동작을 통해 데이터를 저장한다. 이와같이 비휘발성 메모리 소자는 정보를 저장하기 위해 소자별로 각기 고립된 플로팅 게이트가 필수적이다. 종래의 고립된 플로팅 게이트는 소자 분리막 사이에 제1 및 제2 폴리실리콘막을 적층시켜 형성하였다. 이때, 제2 폴리실리콘막은 셀의 커플링 비(Coupling Ratio)를 고려하여 두껍게 형성해야 한다. 하지만 제2 폴리실리콘막을 두껍게 형성하면 패터닝 공정시 식각 두께가 증가하게 되고 폴리실리콘이 잔류하게 되어 소자의 동작에 악영향을 미치게 되는 문제가 발생한다. 이를 해결하기 위해서는 제2 폴리실리콘막의 두께를 줄이는 것이 유리하지만, 앞서 설명한 셀의 커플링 비의 문제로 인해 그 또한 어려운 문제점이 발생한다.A general nonvolatile memory device stores data through a program or erase operation that injects or emits electrons through F-N tunneling in a floating gate. As such, in order to store information, nonvolatile memory devices require floating gates isolated from each other. Conventional isolated floating gates are formed by stacking first and second polysilicon films between device isolation layers. In this case, the second polysilicon layer should be formed thicker in consideration of the coupling ratio of the cell. However, if the second polysilicon film is formed thick, the etching thickness increases during the patterning process, and the polysilicon remains, which adversely affects the operation of the device. In order to solve this problem, it is advantageous to reduce the thickness of the second polysilicon film, but it is also difficult due to the problem of the coupling ratio of the cell described above.
상술한 문제점을 해결하기 위해 최근에는 플로팅 게이트 사이의 소자 분리막의 높이를 낮춤으로써 유효 산화막 높이(Effective Field oxide Height; EFH)를 제어하여 셀 커플링 비를 향상시키고 있다. 그러나 소자 특성에 가장 큰 영향을 미치는 요소 중 하나인 EFH를 제어하는데 있어서 소자 분리막의 식각률을 맞추기 어렵기 때문에 원하는 EFH를 얻기가 힘들고, 이로 인해 싸이클링(Cycling) 특성 열화나 항복 전압(Breakdown Voltage; BV) 특성 열화로 인해 소자의 신뢰성이 저하된다.In order to solve the above-mentioned problem, the effective field oxide height (EFH) is controlled by lowering the height of the device isolation layer between the floating gates to improve the cell coupling ratio. However, it is difficult to achieve the desired EFH because it is difficult to match the etch rate of the device separator in controlling the EFH, which is one of the most influential factors in the device characteristics, and this causes deterioration of cycling characteristics or breakdown voltage (BV). The deterioration of the characteristics deteriorates the reliability of the device.
본 발명은 소자 분리막의 목표 유효 산화막 높이(Effective Field oxide Height; EFH) 제어를 위한 습식 식각(Wet Etch) 공정 시 산화막 사이에 식각 정지막을 형성하여 목표 EFH를 용이하게 제어할 수 있고, 이를 통해 소자의 특성을 개선시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.The present invention can easily control the target EFH by forming an etch stop layer between the oxide layer during the wet etching process for controlling the target effective field oxide height (EFH) of the device isolation layer. The present invention provides a method for forming an isolation layer of a semiconductor device capable of improving the characteristics of the semiconductor device.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 활성 영역에 터널 절연막 및 전자 저장막이 형성되고, 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계, 상기 트렌치의 일부가 채워지도록 상기 트렌치를 포함하는 전체 구조 상에 제1 절연막을 증착하는 단계, 상기 제1 절연막 상에 식각 정지막을 형성하는 단계, 상기 트렌치가 완전히 채워지도록 상기 식각 정지막을 포함하는 전체 구조 상에 제2 절연막을 형성하는 단계, 상기 제2 절연막, 상기 식각 정지막 및 상기 제1 절연막이 상기 트렌치가 형성된 영역에만 잔류되도록 평탄화 공정을 실시하는 단계, 상기 트렌치 상부의 상기 제2 절연막을 제거하기 위하여 제1 식각 공정을 실시하는 단계, 및 상기 식각 정지막을 제거하기 위하여 제2 식각 공정을 실시하는 단계를 포함한다.A method of manufacturing a nonvolatile memory device according to the present invention includes providing a semiconductor substrate in which a tunnel insulating film and an electron storage film are formed in an active region, and a trench is formed in an isolation region of the device, wherein the trench is filled so that a portion of the trench is filled. Depositing a first insulating film on the entire structure, forming an etch stop film on the first insulating film, forming a second insulating film on the entire structure including the etch stop film to completely fill the trench, Performing a planarization process such that the second insulating film, the etch stop film and the first insulating film remain only in a region where the trench is formed, and performing a first etching process to remove the second insulating film over the trench. And performing a second etching process to remove the etch stop layer.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.
도 1a 내지 1i는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.1A to 1I are cross-sectional views illustrating a method of forming an isolation layer in a nonvolatile memory device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 전자 저장막(104) 및 소자 분리 마스크(112)가 순차적으로 형성된다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성될 수 있다. 질화막(108)은 후속 공정에서 소자 분리막을 형성한 후 실시되는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정의 평탄화 과정에서 연마정지층으로 사용된다. 하드 마스크(110)는 질화물, 산화물, SiON 또는 아모퍼스 카본으로 형성될 수 있다. 한편, 전자 저장막(104)은 비휘발성 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막으로 형성된다.Referring to FIG. 1A, a
도 1b를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스 크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다.Referring to FIG. 1B, the
이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다. 이때, 트렌치(114)의 측벽이 85도 내지 90도로 경사지도록 식각 공정을 실시할 수 있다.Next, the
도 1c를 참조하면, 트렌치(114)의 일부가 채워지도록 트렌치(114)를 포함하는 소자 분리 마스크(112) 상에 절연 물질을 증착하여 제1 절연막(118)을 형성한다. 제1 절연막(118)은 트렌치(114)의 매립 특성을 향상시키고, 이후에 형성될 SOD(spin on dielectric)막의 큐어링(curing) 공정 시 아웃가싱(Outgasing)되는 H2 또는 SiH2의 침해 및 도즈 이온 이동(dose ion moving) 등에 의해 소자 특성이 저하되는 것을 방지하기 위하여 형성하며, HDP 산화막(High Density Plasma Oxide Layer)을 이용하여 라이너(liner) 형태로 형성할 수 있다. 이때, 제1 절연막(118)은 500Å 내지 2000Å의 두께로 형성한다.Referring to FIG. 1C, an insulating material is deposited on the
한편, 제1 절연막(118)을 형성하기 전에 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 이로써, 산화 공정을 통해 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 산화막(116)으로 형성된다. 한편, 산화 공정에 의해, 트렌치(114)의 측벽 및 저면뿐만 아니라 전자 저장막(104) 및 소자 분리 마스크(112)의 표면도 소정의 두께만큼 산화될 수 있다. 이 경우, 산화막(116)은 전체 표면에 형성되며, 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 트렌치(114)의 측벽 및 저면에서 산화막(116)이 보다 두껍게 형성된다.On the other hand, before forming the
도 1d를 참조하면, 트렌치(114)가 추가로 채워지도록 제1 절연막(118) 상에 절연 물질을 증착하여 제2 절연막(120)을 형성한다. 이때, 트렌치(114) 내부의 제1 절연막(118) 상에서 제2 절연막(120)의 표면 높이가 최종적으로 형성되는 소자 분리막의 목표 유효 산화막 높이(Effective Field oxide Height; EFH)가 되도록 제2 절연막(120)의 증착 두께를 조절하는 것이 바람직하다. Referring to FIG. 1D, an insulating material is deposited on the first
제2 절연막(120)은 트렌치(114) 매립 특성이 가장 우수한 SOD(spin on dielectric) 방식을 이용하여 500Å 내지 2000Å의 두께의 SOD 절연막으로 형성하며, 이 경우 SOD 절연막을 형성하기 위하여 PSZ(polysilazane) 계열 또는 HSQ(hydrogen silsequioxane) 계열의 케미컬(Chemical)을 사용한다. 이때, SOD 방식으로 제2 절연막(120)을 형성할 경우, 코팅(Coating) 공정 후 베이킹(Baking) 공정 및 큐어링(curing) 공정을 포함하며, 코팅된 막을 경화시키기 위한 베이킹 공정은 50℃ 내지 250℃의 온도에서 실시한다. 또한, SOD 절연막에 포함된 불순물 가스를 아웃가싱(Outgasing) 시키고, 막질을 치밀화시키기 위한 큐어링(curing) 공정은 N2 분위기 또는 O2 및 H2O가 혼합된 분위기에서 온도를 200℃ 내지 800℃로 하여 15분 내지 120분 동안 실시한다. The second
한편, SOD 공정은 점도가 거의 물과 같은 케미컬을 사용하므로 흐름성이 매우 좋아 종횡비가 큰 트렌치 내에서도 두께를 거의 일정하게 조절할 수 있어 두께에 따라 5Å 내지 50Å 정도의 매우 양호한 오차 범위 내에서 원하는 두께까지 코팅할 수 있다. 그러나, SOD 코팅 후 큐어링을 하게 되면 SOD 코팅 시 사용되는 케미컬에 따라 약 5% 내지 20%정도의 두께 축소가 일어난다. 따라서, 목표 EFH보다 10Å 내지 100Å정도 두껍게 형성되는 것이 바람직하다.On the other hand, the SOD process uses a chemical such as water with almost a viscosity, so the flowability is very good so that the thickness can be controlled almost even in the trench having a high aspect ratio. Can be coated. However, curing after SOD coating causes thickness reduction of about 5% to 20% depending on the chemical used for SOD coating. Therefore, it is preferable to form about 10 micrometers-100 micrometers thicker than target EFH.
도 1e를 참조하면, 제2 절연막(120) 상에 식각 정지막(122)을 형성한다. 식각 정지막(122)은 후속 공정에서 트렌치(114)를 완전히 채우고 평탄화한 후 EFH 제어 시 산화막 제거를 위한 습식 식각(Wet Etch) 공정에서 식각 정지층으로 사용하기 위하여 형성하며, 산화막과 서로 다른 식각 선택비를 갖는 질화막으로 형성한다. 이때, 식각 정지막(122)은 30Å 내지 150Å의 두께로 형성한다. 이러한, 식각 정지막(122)은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법 또는 퍼니스(furnace) 방법을 이용하여 형성한다. 퍼니스에서 식각 정지막(122)을 증착할 경우 NH3 분위기에서 온도를 500℃ 내지 900℃로 하여 실시한다.Referring to FIG. 1E, an
도 1f를 참조하면, 트렌치(114)가 완전히 채워지도록 식각 정지막(122)을 포함하는 전체 구조 상에 절연 물질을 증착하여 제3 절연막(124)을 형성한다. 제3 절 연막(124)은 산화막으로 형성할 수 있으며, 바람직하게 SOD 산화막 또는 HDP 산화막을 2000Å 내지 10000Å의 두께로 형성한다. 한편, HDP 산화막은 트렌치(114) 매립 시 어느 정도 증착 마진을 갖고 있을 때 형성하도록 한다.Referring to FIG. 1F, the third insulating layer 124 is formed by depositing an insulating material on the entire structure including the
이때, 제3 절연막(124)을 SOD 절연막으로 형성할 경우 PSZ(polysilazane) 계열 또는 HSQ(hydrogen silsequioxane) 계열의 케미컬(Chemical)을 사용하고, 50℃ 내지 250℃의 온도에서 베이킹 공정을 실시한다. 또한, 열처리 공정은 N2 분위기 또는 O2 및 H2O가 혼합된 분위기에서 온도를 200 내지 800℃로 하여 15분 내지 120분 동안 실시한다.
도 1g를 참조하면, 제3 절연막(124), 식각 정지막(122), 제2 절연막(120) 및 제1 절연막(118)이 트렌치(114)가 형성된 영역에만 잔류되도록 소자 분리 마스크(112)의 버퍼 산화막(106) 표면이 노출되는 시점까지 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 트렌치(114) 내에 소자 분리막(미도시)이 형성된다. In this case, when the third insulating film 124 is formed of an SOD insulating film, PSZ (polysilazane) or HSQ (hydrogen silsequioxane) chemical is used, and a baking process is performed at a temperature of 50 ° C to 250 ° C. In addition, the heat treatment process is carried out for 15 minutes to 120 minutes at a temperature of 200 to 800 ℃ in N 2 atmosphere or atmosphere mixed with O 2 and H 2 O.
Referring to FIG. 1G, the
계속해서, 트렌치(114) 내 잔류하는 제3 절연막(124)을 제거하기 위하여 제1 식각 공정을 실시한다. 제1 식각 공정은 식각 과정에서 전자 저장막(104) 및 식각 정지막(122)이 식각되는 것을 방지하기 위하여 전자 저장막(104)과 식각 정지막(122)보다 제3 절연막(124)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 실시한다. Subsequently, a first etching process is performed to remove the third insulating film 124 remaining in the
본 발명의 일 실시예에서는 전자 저장막(104)을 폴리실리콘막으로 형성하고, 식각 정지막(122)을 질화막으로 형성하고, 제3 절연막(124)은 산화막으로 형성하므 로, 제1 식각 공정은 폴리실리콘막 및 질화막보다 산화막에 대한 식각 선택비가 높은 식각 레시피를 이용하여 실시한다. In an embodiment of the present invention, since the
바람직하게, 제1 식각 공정은 DHF(Dilute HF) 또는 BOE(Buffered Oxide Etchant)를 이용하여 실시한다. 따라서, 제1 식각 공정 시 제3 절연막(124) 하부에 질화막으로 형성된 식각 정지막(122)이 제거되지 않으므로 식각 정지막(122) 하부에 초기 증착 시 목표 EFH에 대응하는 두께로 형성된 제2 절연막(120)이 그대로 유지된다. 한편, 제3 절연막(124) 식각 과정에서 버퍼 산화막(106)이 함께 식각되어 제거된다.Preferably, the first etching process is performed using Dilute HF (DHF) or Buffered Oxide Etchant (BOE). Therefore, since the
도 1h를 참조하면, 트렌치(114) 내 식각 정지막(120)을 제거하기 위하여 제2 식각 공정을 실시한다. 제2 식각 공정은 식각 과정에서 전자 저장막(104)이 식각되는 것을 방지하기 위하여 전자 저장막(104)보다 식각 정지막(122)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 실시한다. 본 발명의 일 실시예에서는 전자 저장막(104)을 폴리실리콘막으로 형성하고, 식각 정지막(122)을 질화막으로 형성하므로, 제2 식각 공정은 폴리실리콘막보다 질화막에 대한 식각 선택비가 높은 식각 레시피를 이용하여 실시한다. 바람직하게, 제2 식각 공정은 인산(H3PO4) 용액을 이용하여 실시할 수 있으며, 이로 인해 식각 정지막(120)만이 선택적으로 제거된다.Referring to FIG. 1H, a second etching process may be performed to remove the
이렇듯, EFH 제어를 위한 소자 분리막 식각 시 제3 절연막(124)을 식각하는 제1 식각 공정에서 식각 정지막(122)을 식각 정지층으로 사용하고, 제2 식각 공정 에서 식각 정지층으로 사용된 식각 정지막(122)을 제거함으로써, 초기 증착 시 목표 EFH에 대응하는 두께로 형성된 제2 절연막(120)이 그대로 유지됨에 따라 목표 유효 산화막 높이(Effective Field oxide Height; EFH, h)를 용이하게 제어할 수 있다.As such, the
이후, 제2 절연막(120) 및 전자 저장막(104) 상에 유전체막(미도시) 및 컨트롤 게이트용 도전막(미도시)을 형성한다. 유전체막은 ONO(Oxide-Nitride-Oxide) 적층 구조로 형성할 수 있다. 컨트롤 게이트용 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.Subsequently, a dielectric film (not shown) and a conductive film for a control gate (not shown) are formed on the second
이후, 통상적인 식각 공정으로 컨트롤 게이트용 도전막, 유전체막 및 전자 저장막(104)을 순차적으로 패터닝한다. 이로써, 전자 저장막(104)으로 이루어진 플로팅 게이트(미도시) 및 컨트롤 게이트용 도전막으로 이루어진 컨트롤 게이트(미도시)가 형성된다.Thereafter, the control gate conductive film, the dielectric film, and the
상기한 바와 같이, 본 발명은 EFH 제어가 용이하여 목표 EFH를 용이하게 얻을 수 있음으로써 커플링 비(Coupling Ratio)를 향상시킬 수 있고, 아울러 싸이클링(Cycling) 특성 및 항복 전압(Breakdown Voltage; BV) 특성 등을 개선하여 소자의 특성을 개선할 수 있다. As described above, the present invention can improve the coupling ratio by easily controlling the EFH to easily obtain the target EFH, and also the cycling characteristics and the breakdown voltage (BV). The characteristics of the device can be improved by improving the characteristics and the like.
본 발명에서는 설명의 편의를 위하여 비휘발성 메모리 소자에 관하여 설명하였으나, 이에 한정되는 것은 아니며 다른 반도체 소자의 소자 분리막 형성에 다양하게 적용할 수 있다.In the present invention, a nonvolatile memory device has been described for convenience of description, but the present invention is not limited thereto and may be variously applied to forming device isolation layers of other semiconductor devices.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.
본 발명은 트렌치 내부에 목표 EFH에 대응하는 두께의 절연막을 증착하고, 그 상부에 식각 정지막 및 절연막을 증착한 후 소자 분리막을 형성하고, EFH 제어를 위한 소자 분리막의 습식 식각 공정 시 상부 절연막의 식각 공정에서 식각 정지막을 식각 정지층으로 사용하고, 이후 식각 정지층으로 사용된 식각 정지막을 제거함으로써, 초기 증착 시 목표 EFH에 대응하는 두께로 증착된 하부 절연막이 그대로 유지됨에 따라 EFH를 용이하게 제어할 수 있다.According to an embodiment of the present invention, an insulating film having a thickness corresponding to a target EFH is deposited in a trench, an etch stop film and an insulating film are deposited thereon, and a device isolation layer is formed, and during the wet etching process of the device isolation layer for EFH control, By using the etch stop layer as an etch stop layer in the etching process and then removing the etch stop layer used as the etch stop layer, EFH is easily controlled as the lower insulating film deposited to a thickness corresponding to the target EFH is maintained as it is during initial deposition. can do.
또한, 본 발명은 EFH 제어를 용이하게 하여 목표 EFH를 얻음으로써, 셀 커플링 비를 향상시킬 수 있고, 싸이클링 특성 및 항복 전압 특성 등의 소자 특성을 개선할 수 있다.In addition, the present invention facilitates EFH control to obtain a target EFH, whereby the cell coupling ratio can be improved, and device characteristics such as cycling characteristics and breakdown voltage characteristics can be improved.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060136163A KR100822609B1 (en) | 2006-12-28 | 2006-12-28 | Method of forming a isolation in semiconductor device |
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| KR (1) | KR100822609B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040090152A (en) * | 2003-04-16 | 2004-10-22 | 삼성전자주식회사 | Method for forming field oxide of semiconductor device |
| KR20040091978A (en) * | 2003-04-23 | 2004-11-03 | 주식회사 하이닉스반도체 | Method for manufacturing isolation layer in semiconductor device |
| JP2005000033A (en) * | 2003-06-10 | 2005-01-06 | Shinbijuumu:Kk | Food |
| KR20050078897A (en) * | 2004-02-03 | 2005-08-08 | 삼성전자주식회사 | Method for forming shallow trench isolation |
| KR20050089908A (en) * | 2004-03-06 | 2005-09-09 | 주식회사 하이닉스반도체 | Method for fabricating isolated film of semiconductor devices |
-
2006
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040090152A (en) * | 2003-04-16 | 2004-10-22 | 삼성전자주식회사 | Method for forming field oxide of semiconductor device |
| KR20040091978A (en) * | 2003-04-23 | 2004-11-03 | 주식회사 하이닉스반도체 | Method for manufacturing isolation layer in semiconductor device |
| JP2005000033A (en) * | 2003-06-10 | 2005-01-06 | Shinbijuumu:Kk | Food |
| KR20050078897A (en) * | 2004-02-03 | 2005-08-08 | 삼성전자주식회사 | Method for forming shallow trench isolation |
| KR20050089908A (en) * | 2004-03-06 | 2005-09-09 | 주식회사 하이닉스반도체 | Method for fabricating isolated film of semiconductor devices |
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