KR100817417B1 - 고전압 씨모스 소자 및 그 제조 방법 - Google Patents

고전압 씨모스 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100817417B1
KR100817417B1 KR1020060134236A KR20060134236A KR100817417B1 KR 100817417 B1 KR100817417 B1 KR 100817417B1 KR 1020060134236 A KR1020060134236 A KR 1020060134236A KR 20060134236 A KR20060134236 A KR 20060134236A KR 100817417 B1 KR100817417 B1 KR 100817417B1
Authority
KR
South Korea
Prior art keywords
high voltage
semiconductor substrate
forming
deep well
oxide layer
Prior art date
Application number
KR1020060134236A
Other languages
English (en)
Inventor
고광영
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060134236A priority Critical patent/KR100817417B1/ko
Priority to US11/842,810 priority patent/US7524721B2/en
Priority to DE102007040869A priority patent/DE102007040869B4/de
Priority to CNB2007101537038A priority patent/CN100568488C/zh
Priority to JP2007264359A priority patent/JP4836914B2/ja
Application granted granted Critical
Publication of KR100817417B1 publication Critical patent/KR100817417B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명에 따른 고전압 씨모스 소자 제조 방법은,
반도체 기판 위에 제1 산화막을 형성하는 단계; 상기 제1 산화막을 식각하여 제1 산화막 패턴을 형성하는 단계; 상기 식각에 의해 노출된 반도체 기판에 제2 산화막 패턴을 형성하는 단계; 상기 제1 산화막 패턴을 마스크로 삼아 불순물 이온을 주입하여 고전압 딥웰을 형성하고, 상기 제1 산화막 패턴을 제거하는 단계; 상기 제2 산화막 패턴을 제거하여 상기 고전압 딥웰의 상부에 단차를 형성하는 단계; 상기 반도체 기판에 소자 분리 영역을 형성하는 단계; 및, 상기 반도체 기판에 절연막을 증착한 후, 식각하여 상기 단차의 측면에 스페이서를 형성하는 단계를 포함한다.

Description

고전압 씨모스 소자 및 그 제조 방법{High Voltage CMOS Device and the Fabricating Method thereof}
도 1a 내지 도 1f는 종래의 고전압 씨모스 소자 제조 방법을 도시한 공정도,
도 2a 내지 도 2f는 본 발명에 따른 고전압 씨모스 소자 제조 방법을 도시한 공정도이다.
본 발명은 고전압 씨모스 소자(High Voltage CMOS Device) 및 그 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래의 고전압 씨모스 소자 제조 방법을 도시한 공정도이다.
도 1a를 참조하면, 불순물 이온이 도핑된 반도체 기판(1) 위에 패드 산화막(2)을 얇게 형성한다. 이때, 상기 패드 산화막은 200 내지 300Å의 두께로 형성된다. 여기서, 상기 반도체 기판(1)은 P형 또는 N형 불순물 이온이 도핑된 실리콘 기판일 수 있다.
그 다음, 도 1b를 참조하면, 후술하는 고전압 딥웰(High voltage deep Well) 형성을 위한 포토 레지스트 패턴를 형성하기 위해, 상기 반도체 기판(1) 위에 포토 얼라인 키(photo align key) 생성을 위한 마스크를 형성한 후, 상기 패드 산화막(2) 및 반도체 기판(1) 상부 표면 일부를 식각하여 포토 얼라인 키(3)를 형성한다.
그 다음, 도 1c를 참조하면, 상기 포토 얼라인 키(3)를 얼라인 기준으로 하여 고전압 딥웰을 형성하기 위한 포토 레지스트 패턴(P1)를 형성한다.
그 다음, 도 1d를 참조하면, 상기 포토 레지스트 패턴(P1)을 마스크로 삼아 불순물 이온을 도핑하여 고전압 딥웰(4)을 형성한 후, 상기 포토 레지스트 패턴을 제거한다.
그 다음, 도 1e를 참조하면, 고전압 딥웰(4)을 형성한 후, 상기 패드 산화막(2)을 제거하고, 일반적인 국부 산화막 형성 공정(LOCOS)을 진행하여 반도체 기판(1)의 소정 영역에 소자 분리 영역(5)을 형성한다.
그 다음, 도 1f를 참조하면, 소자 분리 영역(5)이 형성된 반도체 기판 위에 로직 웰(Logic Well) 형성을 위한 마스크를 형성하고, 불순물 이온을 주입하여 로직 웰(6)을 형성한다.
이어서, 상기 반도체 기판 전면에 게이트 산화막(미도시)을 형성하고, 상기 게이트 산화막 위에 불순물 이온이 도핑된 폴리 실리콘(미도시)을 적층한 후, 패터닝하고, 그 결과물 위에 절연막(미도시)을 형성하고, 전면 식각하여 상기 게이트 산화막 및 폴리 실리콘의 측면에 스페이서를 형성한다. 상기 게이트 산화막과 폴리실리콘, 그리고 스페이서를 통칭하여 본 명세서에서는 '게이트 구조물(7)'이라 한다.
계속하여, 상기 게이트 구조물(7)을 이온 주입 마스크로 삼아 불순물 이온을 주입하여 소스 및 드레인 영역(8)을 형성한다. 물론, 스페이서 형성 전에 저농도 소스 및 드레인 영역을 형성하는 과정을 더 포함할 수 있다.
이러한 종래의 고전압 씨모스 소자 제조 방법은 고전압 딥웰(High voltage Well) 형성을 위한 포토 레지스트 패턴를 형성하기 위해, 상기 반도체 기판(1) 위에 포토 얼라인 키(photo align key) 생성을 위한 마스크를 형성하는 과정이 필요하게 된다. 상기 마스크는 포토 얼라인 키 생성 이외에는 다른 역할을 하지 못하므로 마스크가 추가되어, 공정이 복잡해지고, 제조 비용이 증가한다는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 포토 얼라인 키 형성을 위한 별도의 마스크를 사용하지 않고 고전압 딥웰을 형성함으로써, 마스크 공정을 간소화할 수 있으며, 비용을 절감할 수 있는 고전압 씨모스 소자 및 그 제조 방법를 제공하는 데 있다.
본 발명에 따른 고전압 씨모스 소자 제조 방법은,
반도체 기판 위에 제1 산화막을 형성하는 단계; 상기 제1 산화막을 식각하여 제1 산화막 패턴을 형성하는 단계; 상기 식각에 의해 노출된 반도체 기판에 제2 산화막 패턴을 형성하는 단계; 상기 제1 산화막 패턴을 마스크로 삼아 불순물 이온을 주입하여 고전압 딥웰을 형성하고, 상기 제1 산화막 패턴을 제거하는 단계; 상기 제2 산화막 패턴을 제거하여 상기 고전압 딥웰의 상부에 단차를 형성하는 단계; 상기 반도체 기판에 소자 분리 영역을 형성하는 단계; 및, 상기 반도체 기판에 절연막을 증착한 후, 식각하여 상기 단차의 측면에 스페이서를 형성하는 단계를 포함한다.
또한, 본 발명에 따른 고전압 씨모스 소자는,
반도체 기판, 및 상기 반도체 기판에 형성된 고전압 딥웰; 상기 고전압 딥웰의 소정 영역에 형성된 로직 웰; 상기 고전압 딥웰의 표면에 형성된 소스 및 드레인 영역; 상기 고전압 딥웰 표면의 에지 부분에 형성된 단차; 및, 상기 단차의 측면에 형성된 절연막으로 이루어진 스페이서를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2a 내지 도 2f는 본 발명에 따른 고전압 씨모스 소자 제조 방법을 도시한 공정도이다.
도 2a를 참조하면, 불순물 이온이 도핑된 반도체 기판(10) 위에 제1 산화막(미도시)을 형성한다. 이때, 상기 제1 산화막은 3000 내지 7000Å의 두께로 종래보다 두껍게 형성하며, 보다 구체적으로는 5000Å의 두께로 형성한다. 여기서, 상기 반도체 기판(10)은 P형 또는 N형 불순물 이온이 도핑된 실리콘 기판일 수 있다. 이어서, 상기 제1 산화막 위에 마스크(미도시)를 형성한다.
계속하여, 상기 제1 산화막(미도시)을 식각하여 제1 산화막 패턴(20)을 형성한다. 이때, 상기 제1 산화막 패턴(20)은 소정 영역이 개방되어 있으며, 그 두께는 3000 내지 7000Å이며, 보다 구체적으로는 5000Å일 수 있다.
그 다음, 도 2b를 참조하면, 상기 식각에 의해 노출된 반도체 기판(10)에 제2 산화막 패턴(21)을 형성한다. 이때, 상기 제2 산화막 패턴(21)은 600 내지 1000Å으로 형성하며, 보다 구체적으로는 800Å의 두께로 형성할 수 있다. 또한, 여기서 상기 제2 산화막 패턴(21)은 식각에 의해 노출된 반도체 기판을 성장시켜 형성한다.
그 다음, 도 2c를 참조하면, 상기 제1 산화막 패턴(20)을 마스크로 삼아 불순물 이온을 주입하고 어닐 공정을 수행하여 고전압 딥웰(30)을 형성한다. 이때, 상기 제2 산화막 패턴(21)은 어닐 공정에 의해 확산되어 위 아래 방향으로 두꺼워 지면서 상기 고전압 딥웰(30)의 표면에 단차(도 2d의 도면부호 11)가 생기게 한다. 이어서, 상기 제1 산화막 패턴(20)을 제거한다.
그 다음, 도 2d를 참조하면, 상기 제2 산화막 패턴(21)을 제거한다. 그 결과, 상기 고전압 딥웰(30)의 표면에는 단차(11)가 형성된다. 상기 단차(11)는 포토 얼라인 키로서 사용하게 된다.
그 다음, 도 2e를 참조하면, 상기 반도체 기판에 국부적 산화 공정(LOCOS) 등의 공정을 수행하여 소자 분리 영역(12)을 형성한 후, 그 결과물 전면에 절연막(미도시)을 증착한다. 상기 절연막은, 예를 들면 질화막일 수 있다.
이어서, 상기 절연막에 대해 전면 식각 공정을 수행한다. 그 결과, 상기 고전압 딥웰(30)의 표면에 형성된 단차(11)의 측면에는 스페이서(40)가 형성된다.
그 다음, 도 2f를 참조하면, 그 결과물 위에 로직 웰(Logic Well) 형성을 위한 마스크(미도시)를 형성하고, 불순물 이온을 주입하여 로직 웰(31)을 형성한다.
이어서, 상기 반도체 기판 전면에 게이트 산화막(미도시)을 형성하고, 상기 게이트 산화막 위에 불순물 이온이 도핑된 폴리 실리콘(미도시)을 적층한 후, 패터닝하고, 그 결과물 위에 절연막(미도시)을 형성하고, 전면 식각하여 상기 게이트 산화막 및 폴리 실리콘의 측면에 스페이서를 형성한다. 상기 게이트 산화막과 폴리실리콘, 그리고 스페이서를 통칭하여 본 명세서에서는 '게이트 구조물(50)'이라 한다.
계속하여, 상기 게이트 구조물(50)을 이온 주입 마스크로 삼아 불순물 이온을 주입하여 소스 및 드레인 영역(32)을 형성한다. 물론, 스페이서 형성 전에 저농도 소스 및 드레인 영역을 형성하는 과정을 더 포함할 수 있다.
또한, 본 발명에 다른 고전압 씨모스 소자는 다음과 같다.
도 2f를 참조하면, 반도체 기판(10)에는 고전압 딥웰(30)이 형성되고, 상기 고전압 딥웰(30)의 소정 영역에는 로직 웰(31)이 형성된다. 또한, 상기 고전압 딥웰(30)의 표면에는 고농도 불순물 이온이 도핑된 소스 및 드레인 영역(32)이 형성된다.
여기서, 상기 고전압 딥웰(30) 표면의 에지 부분에는 중앙 부분에 비해 돌출된 단차(11)가 형성된다.
상기 단차의 측면에는 절연막으로 이루어진 스페이서(40)가 형성된다. 이때, 상기 절연막은 질화막일 수 있다.
이상과 같은 본 발명에 따른 고전압 씨모스 소자 제조 방법에 의하면, 고전압 딥웰 형성시에 제2 산화막 패턴을 두껍게 하여 고전압 딥웰의 표면에 단차가 생기게 하고, 이 단차를 포토 얼라인 키로서 사용하게 된다. 또한, 후속 공정인 폴리실리콘 증착 및 에칭 공정시 상기 단차로 인해 그 측면에 폴리실리콘 잔류물이 생성될 수 있으므로, 미리 단차의 측면에 스페이서를 형성하여 폴리실리콘 잔류물의 생성을 방지할 수 있다.
이상과 같이 본 발명에 따른 고전압 씨모스 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 고전압 씨모스 소자 및 그 제조 방법에 의하면,
포토 얼라인 키 형성을 위한 별도의 마스크를 사용하지 않고 고전압 딥웰을 형성함으로써, 마스크 공정을 간소화할 수 있으며, 비용을 절감할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판 위에 제1 산화막을 형성하는 단계;
    상기 제1 산화막을 식각하여 제1 산화막 패턴을 형성하는 단계;
    상기 식각에 의해 노출된 반도체 기판에 제2 산화막 패턴을 형성하는 단계;
    상기 제1 산화막 패턴을 마스크로 삼아 불순물 이온을 주입하여 고전압 딥웰을 형성하고, 상기 제1 산화막 패턴을 제거하는 단계;
    상기 제2 산화막 패턴을 제거하여 상기 고전압 딥웰의 상부에 단차를 형성하는 단계;
    상기 반도체 기판에 소자 분리 영역을 형성하는 단계; 및,
    상기 반도체 기판에 절연막을 증착한 후, 식각하여 상기 단차의 측면에 스페이서를 형성하는 단계
    를 포함하는 고전압 씨모스 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 산화막을 3000 내지 7000Å으로 형성하는 고전압 씨모스 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 산화막을 5000Å으로 형성하는 고전압 씨모스 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 산화막 패턴을 600 내지 1000Å으로 형성하는 고전압 씨모스 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2 산화막 패턴을 800Å으로 형성하는 고전압 씨모스 소자 제조 방법.
  6. 반도체 기판, 및 상기 반도체 기판에 형성된 고전압 딥웰;
    상기 고전압 딥웰의 내부에 형성된 로직 웰;
    상기 고전압 딥웰의 표면에 형성된 소스 및 드레인 영역들;
    상기 고전압 딥웰 표면의 에지 부분에 형성된 단차; 및,
    상기 단차의 측면에 형성된 절연막으로 이루어진 스페이서를 포함하고,
    상기 소스 및 드레인 영역들 중에서 어느 하나의 영역은 상기 고전압 딥웰의 내부에 형성되고, 다른 영역은 상기 로직 웰의 내부에 형성되는 것을 특징으로 하는 고전압 씨모스 소자.
  7. 제 6 항에 있어서,
    상기 절연막은 질화막인 고전압 씨모스 소자.
KR1020060134236A 2006-12-26 2006-12-26 고전압 씨모스 소자 및 그 제조 방법 KR100817417B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060134236A KR100817417B1 (ko) 2006-12-26 2006-12-26 고전압 씨모스 소자 및 그 제조 방법
US11/842,810 US7524721B2 (en) 2006-12-26 2007-08-21 High voltage CMOS device and method of fabricating the same
DE102007040869A DE102007040869B4 (de) 2006-12-26 2007-08-29 Verfahren zur Herstellung eines Hochvolt-CMOS-Bauelementes und Bauelement
CNB2007101537038A CN100568488C (zh) 2006-12-26 2007-09-14 高压cmos器件及其制造方法
JP2007264359A JP4836914B2 (ja) 2006-12-26 2007-10-10 高電圧シーモス素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134236A KR100817417B1 (ko) 2006-12-26 2006-12-26 고전압 씨모스 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100817417B1 true KR100817417B1 (ko) 2008-03-27

Family

ID=39411920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134236A KR100817417B1 (ko) 2006-12-26 2006-12-26 고전압 씨모스 소자 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7524721B2 (ko)
JP (1) JP4836914B2 (ko)
KR (1) KR100817417B1 (ko)
CN (1) CN100568488C (ko)
DE (1) DE102007040869B4 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105819395B (zh) * 2015-01-09 2017-09-05 中国科学院微电子研究所 半导体器件制造方法
CN106206725B (zh) * 2015-05-08 2019-04-30 北大方正集团有限公司 射频水平双扩散金属氧化物半导体器件及制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980048775A (ko) * 1996-12-18 1998-09-15 김광호 반도체 메모리 장치의 트윈 우물영역 제조 방법
KR0180134B1 (ko) * 1995-03-17 1999-04-15 김주용 트윈 웰 형성 방법
KR20040057833A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 고전압 트랜지스터를 구비한 반도체 소자의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003026A (ko) * 1992-07-13 1994-02-19 김광호 트리플웰을 이용한 반도체장치
DE69519079T2 (de) * 1994-12-08 2001-03-15 At & T Corp Fabrikation einer integrierten Schaltung mit Zwillingswannen
JP2000133701A (ja) * 1998-10-23 2000-05-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11354523A (ja) * 1999-05-21 1999-12-24 Mitsubishi Electric Corp 半導体装置の製造方法
US6350641B1 (en) * 2000-05-17 2002-02-26 United Microelectronics Corp. Method of increasing the depth of lightly doping in a high voltage device
JP2003257883A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置の製造方法
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
JP2004172275A (ja) * 2002-11-19 2004-06-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2004172274A (ja) * 2002-11-19 2004-06-17 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0180134B1 (ko) * 1995-03-17 1999-04-15 김주용 트윈 웰 형성 방법
KR19980048775A (ko) * 1996-12-18 1998-09-15 김광호 반도체 메모리 장치의 트윈 우물영역 제조 방법
KR20040057833A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 고전압 트랜지스터를 구비한 반도체 소자의 제조방법

Also Published As

Publication number Publication date
JP2008166704A (ja) 2008-07-17
CN100568488C (zh) 2009-12-09
CN101211852A (zh) 2008-07-02
US7524721B2 (en) 2009-04-28
JP4836914B2 (ja) 2011-12-14
DE102007040869A1 (de) 2008-07-10
US20080150034A1 (en) 2008-06-26
DE102007040869B4 (de) 2009-08-06

Similar Documents

Publication Publication Date Title
KR19980084215A (ko) 반도체 소자의 트랜지스터 제조 방법
US7256092B2 (en) Method for fabricating integrated circuits having both high voltage and low voltage devices
CN111370306B (zh) 晶体管的制作方法及全包围栅极器件结构
TW574746B (en) Method for manufacturing MOSFET with recessed channel
KR100790261B1 (ko) 디모스 소자 제조 방법
KR100817417B1 (ko) 고전압 씨모스 소자 및 그 제조 방법
KR100873356B1 (ko) 고전압 트랜지스터의 제조방법
KR100585156B1 (ko) 보이드가 없는 게이트 전극을 구비한 ｍｏｓ 트랜지스터의제조방법
KR100649817B1 (ko) 반도체소자의 제조방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR0179805B1 (ko) 반도체 소자 제조방법
KR100929422B1 (ko) 반도체소자의 제조방법
KR100423094B1 (ko) 실리사이드의 브릿지 방지방법
KR20050071020A (ko) 모스 전계효과 트랜지스터의 제조 방법
KR101052865B1 (ko) 반도체 소자의 제조방법
KR100466025B1 (ko) 에스.티.아이(ｓｔｉ) 구조를 가지는 반도체 소자 제조 방법
KR100339431B1 (ko) 반도체의 제조방법
KR100395911B1 (ko) 반도체 소자의 제조 방법
JP2012109384A (ja) 半導体装置の製造方法及び半導体装置
KR20040002137A (ko) 반도체소자의 제조방법
KR20030002441A (ko) 트랜지스터 형성방법
KR20030050780A (ko) 반도체 소자의 트랜지스터 제조 방법
KR20030051037A (ko) 반도체 소자의 게이트 전극 형성 방법
KR20020050363A (ko) 반도체 소자의 제조 방법
KR20050059749A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140217

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150206

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160204

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 13