KR100817089B1 - 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법 - Google Patents

이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법 Download PDF

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Abstract

본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은 기판 상에 임의의 피치(pitch, P)를 가지고 제1 방향으로 반복 형성되는 복수의 제1 라인 패턴들로 이루어지고 피쳐 사이즈(F)를 갖는 제1 패턴을 형성하는 것을 포함한다. 제1 라인 패턴들중 상호 인접한 2개의 제1 라인 패턴들 사이에 제1 방향으로 반복 형성되는 복수의 제2 라인 패턴들로 이루어지는 제2 패턴을 형성하여 반피치(P/2)를 갖는 미세 패턴을 형성한다. 제1 라인 패턴을 제1 방향과 수직한 제2 방향으로 끊어(단선시켜) 끊어진 제1 라인 패턴의 양측에 위치하는 제2 라인 패턴들을 제1 방향으로 서로 연결한다. 연결된 제2 라인 패턴에 인접한 제1 라인 패턴의 일측에 제1 방향으로 단부를 갖는 조그 패턴을 형성하여 제2 라인 패턴을 제2 방향으로 끊어지게 한다.

Description

이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법{Method of forming fine pattern of semiconductor device using double patterning technique}
도 1 내지 도 6은 본 발명에 적용되는 셀프 얼라인 이중 패터닝 공정을 채용한 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고,
도 7은 도 5의 평면도이고,
도 8 및 도 9는 본 발명에 따라 끊어진 제1 라인 패턴을 갖는 반도체 소자의 레이아웃도이고,
도 10은 도 8의 X-X에 따른 단면도이고,
도 11은 도 9의 XI-XI에 따른 단면도이고,
도 12는 본 발명에 적용된 반도체 소자의 레이아웃을 설명하기 위한 구성도이고,
도 13은 도 12를 적용한 반도체 소자의 레이아웃도이고,
도 14는 도 13과의 비교를 위한 비교예이고,
도 15는 도 13의 XV-XV에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
14: 제1 패턴막, 16: 반사방지막, 18: 포토레지스트 패턴, 14a: 제1 라인 패턴, 15: 제1 패턴, 20: 캡핑막, 22: 제2 패턴막, 22a: 제2 라인 패턴, 23: 제2 패턴, 22b: 접속 패턴, 14b: 조그 패턴
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 단위 소자의 크기를 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴의 폭과 간격의 합인 피치(P, pitch)를 작게 하여야 한다. 최근, 소자 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라 반도체 소자 구현에 필요한 패턴, 특히 라인 앤드 스페이스 패턴(line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다.
상술한 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 이중 패터닝 기술을 이용한 미세 패턴 형성 방법이 제안되었다. 이중 패터닝 기술을 이용한 미세 패턴 형성 방법은 노광 및 현상공정에 의하여 라인 형태로 복수의 제1 라인 패턴들을 형성하고, 반도체 제조 공정에 의해 제1 라인 패턴들이 사이에 제2 라인 패턴들을 형성한다.
그런데, 이중 패터닝 기술을 이용한 미세 패턴 형성 방법을 이용할 때 제1 라인 패턴을 끊어야(단선) 할 필요가 있거나 반도체 제조 공정상 제1 라인 패턴이 끊어질 경우, 끊어진 부분에는 제2 패턴막이 증착되어 제1 라인 패턴들의 양측에 인접하여 위치하는 제2 라인 패턴들이 서로 연결(단락, short)된다. 제2 라인 패턴들이 서로 연결될 경우 제2 라인 패턴들을 독립적인 개별 라인 패턴으로 분리하기 위한 별도의 트리밍(trimming) 공정이 요구된다. 트리밍 공정은 반도체 소자의 공정 단순화 및 반도체 소자의 제조시 경제성을 고려할 때 바람직하지 않다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이중 패터닝 기술을 이용할 때 트리밍 공정을 사용하지 않고 제2 라인 패턴을 독립적인 개별 라인 패턴으로 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 의한 반도체 소자의 미세 패턴 형성 방법은 기판 상에 임의의 피치(pitch, P)를 가지고 제1 방향으로 반복 형성되는 복수의 제1 라인 패턴들로 이루어지고 피쳐 사이즈(F, feature size)를 갖는 제1 패턴을 형성하는 것을 포함한다.
제1 라인 패턴들중 상호 인접한 2개의 제1 라인 패턴들 사이에 제1 방향으로 반복 형성되는 복수의 제2 라인 패턴들로 이루어지는 제2 패턴을 형성하여 반피치(P/2)를 갖는 미세 패턴을 형성한다. 제1 라인 패턴을 제1 방향과 수직한 제2 방향으로 끊어(단선시켜) 끊어진 제1 라인 패턴의 양측에 위치하는 제2 라인 패턴들을 제1 방향으로 서로 연결한다. 연결된 제2 라인 패턴에 인접한 제1 라인 패턴의 일측에 제1 방향으로 단부를 갖는 조그 패턴을 형성하여 제2 라인 패턴을 제2 방향으로 끊어지게 한다.
제1 라인 패턴을 제1 방향과 수직한 제2 방향으로 끊을 때의 이격 거리는 2F(피쳐 사이즈의 2배)보다 초과되게 조절하는 것이 바람직하다. 조그 패턴의 단부와 조그 패턴과 인접하는 제1 라인 패턴 사이의 제1 방향으로의 거리를 2F 이하로 조절하는 것이 바람직하다. 제1 방향은 포토리소그래피 장치의 조명계를 이용하여 제2 방향보다 해상도를 미세하게 조절할 수 있는 방향일 수 있다.
단부를 위로 형성하면서 제1 라인 패턴 및 이에 인접하는 제2 라인 패턴을 제1 구룹으로 형성하고, 단부를 아래로 형성하면서 제1 그룹과 인접하여 제1 라인 패턴 및 제2 라인 패턴을 제2 그룹으로 형성하고, 제1 구룹 및 제2 그룹은 제1 방향으로 반복하여 형성할 수 있다.
또한, 본 발명의 다른 측면에 의한 반도체 소자의 미세 패턴 형성 방법은 기판 상에 임의의 피치(pitch, P)를 가지고 제1 방향으로 반복 형성되는 복수의 제1 라인 패턴들로 이루어지고 피쳐 사이즈를 갖는 제1 패턴을 형성하는 것을 포함한다.
제1 라인 패턴들중 상호 인접한 2개의 제1 라인 패턴들 사이에 리세 스(recess)가 형성되도록 제1 라인 패턴들의 상면 및 측벽을 덮는 캡핑막을 형성한다. 캡핑막 위의 리세스 내에서 제1 방향으로 반복 형성되는 복수의 제2 라인 패턴들로 이루어지는 제2 패턴을 형성한다. 제1 라인 패턴 및 제2 라인 패턴을 식각 마스크로 하여 캡핑막을 이방성 식각하여 반피치(P/2)를 갖는 미세 패턴을 형성한다.
제1 라인 패턴을 제1 방향과 수직한 제2 방향으로 끊어(단선시켜) 끊어진 제1 라인 패턴의 양측에 위치하는 제2 라인 패턴들을 제1 방향으로 서로 연결한다. 그리고, 연결된 제2 라인 패턴에 인접한 제1 라인 패턴의 일측에 제1 방향으로 단부를 갖는 조그 패턴을 형성하여 제2 라인 패턴을 제2 방향으로 끊어지게 한다.
제1 라인 패턴을 제1 방향과 수직한 제2 방향으로 끊을 때 이격 거리는 2F(피쳐 사이즈의 2배)보다 초과되게 조절하는 것이 바람직하다. 조그 패턴의 단부와 조그 패턴과 인접하는 제1 라인 패턴 사이의 제1 방향으로의 거리를 2F(피쳐 사이즈의 2배) 이하로 조절하는 것이 바람직하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
본 발명은 이중 패터닝 기술의 예로 셀프얼라인 이중 패터닝(self-alignment double patterning) 공정을 이용한다. 셀프 얼라인 이중 패터닝 공정은 제1 패턴과 제2 패턴 사이의 미스 얼라인 문제를 최소화할 수 있는 공정이다. 따라서, 본 발명은 셀프 얼라인 이중 패터닝 공정을 이용하여 반도체 소자의 미세 패턴을 형성하여, 이를 하기 도면을 참조하여 설명한다. 하기 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1 내지 도 6은 본 발명에 적용되는 셀프얼라인 이중 패터닝 공정을 채용한 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 7은 도 5의 평면도이다.
도 1을 참조하면, 기판(10, 반도체 기판), 예컨대 실리콘 기판 상에 제1 패턴막(14, first pattern layer)을 형성한다. 제1 패턴막(14)은 후에 제1 패턴(15)이 되는 막질이다. 본 실시예에서, 제1 패턴막(14)은 폴리실리콘막으로 형성한다. 제1 패턴막(14) 상에 반사방지막(16)을 형성하고, 그 위에 포토레지스트 패턴(18)을 형성한다. 반사방지막(16)은 경우에 따라 형성하지 않을 수도 있다.
포토레지스트 패턴(18)은 반도체 제조 공정상 패턴 밀도가 작은 부분, 예컨대 주변회로 영역 또는 코어 영역과, 패턴 밀도가 높은 부분, 예컨대 셀 어레이 영역에 형성될 수 있다. 특히, 고밀도 패턴 영역에서 라인 및 스페이스 형태로 포토레지스트 패턴(18)이 임의의 피치(P, pitch)를 가진다. 이하에서는 고밀도 패턴 영역에 대해서만 주로 설명한다.
도 2를 참조하면, 포토레지스트 패턴(28)을 식각 마스크로 사용하여 제1 패턴막(14)을 이방성 식각하여 복수개의 제1 라인 패턴(14a)들로 이루어지는 제1 패 턴(15)을 형성한다. 그 후, 포토레지스트 패턴(18) 및 반사방지막(16)을 제거한다.
제1 라인 패턴(14a)은 포토레지스트 패턴(18)의 형상이 그대로 전사되기 때문에 포토레지스트 패턴(18)의 피치(P)와 동일하고 피쳐 사이즈(F1, feature size)를 갖는다. 제1 라인 패턴(14a)의 피쳐 사이즈(F1)는 피치(P)의 1/4이 되도록 형성한다. 결과적으로, 제1 패턴(15)은 반도체 기판(10) 상에서 피치(P)를 가지고 소정의 방향(도 7의 제1 방향)으로 반복 형성되는 복수의 제1 라인 패턴들(14a)을 포함한다.
도 3을 참조하면, 제1 패턴(15)이 형성된 반도체 기판(10) 위에 캡핑막(20)을 형성한다. 캡핑막(20)은 실리콘 산화막으로 형성한다. 캡핑막(20)은 제1 라인 패턴(14a)의 상면 및 측벽을 균일한 두께로 덮도록 형성된다. 제1 라인 패턴(14a)의 측벽을 덮는 캡핑막(20)의 두께(X)는 피치(P)의 1/4인 값, 즉 제1 라인 패턴(14a)의 피쳐 사이즈(F1)와 동일한 값이 되도록 형성한다. 캡핑막(20)의 상면의 제1 라인 패턴들(14a)중 상호 인접한 2개의 제1 라인 패턴(14a)들 사이의 공간에는 리세스(21)가 형성된다.
도 4를 참조하면, 캡핑막(20) 상에 제2 패턴막(22, second pattern layer)을 형성한다. 제2 패턴막(22)은 캡핑막(20) 위의 리세스(21)를 채우도록 형성한다. 제2 패턴막(22)은 캡핑막과 식각 선택비 차이가 있는 막으로 형성한다. 제2 패턴막(22)은 폴리실리콘막으로 형성한다. 캡핑막(20)의 두께(X)가 피치(P)의 1/4인 값을 가지는 경우 리세스(21) 내에 채워진 제2 패턴막(22)의 폭(W)은 피치(P)의 1/4로 제1 라인 패턴(14a)의 피쳐 사이즈(F1)와 동일한 값이 된다.
도 5 및 도 7을 참조하면, 습식 식각 방법을 이용하여 제2 패턴막(22)의 일부를 선택적으로 제거한다. 그 결과, 제2 패턴막(22)의 나머지 일부분이 리세스(21) 내에서 남게 되어 제2 라인 패턴(22a)이 형성된다. 제2 라인 패턴(22a)은 리세스(21) 내에서 소정의 방향(도 7의 제1 방향)으로 반복 형성된다. 리세스(21) 내에 남아 있는 제2 라인 패턴(22a)은 제1 라인 패턴(14a)과 대략 동일한 수평면상에 위치된다. 도 7의 평면도 상에서는 제1 라인 패턴(14a) 상에도 캡핑막(20)이 형성되나, 편의상 생략하여 도시한다.
도 6을 참조하면, 제1 라인 패턴(14a) 및 제2 라인 패턴(22a)을 식각 마스크로 하여 셀프 얼라인 방식으로 캡핑층(20)을 이방성 식각하여 반도체 기판(10)을 노출한다. 물론, 반도체 기판(10) 상에 임의의 막질(미도시)이 더 형성되어 있을 경우에는 임의의 막질이 노출된다.
그 결과, 제1 라인 패턴들(14a) 사이에 제2 라인 패턴(22a)과 캡핑 패턴(20a)을 포함하는 제2 패턴(23)이 형성된다. 제2 패턴(23)의 피쳐 사이즈(F2)는 피치(P)의 1/4, 즉 제1 패턴(15)의 피치(F1)와 동일하게 형성된다. 이에 따라, 제1 패턴(15) 및 제2 패턴(23)에 의하여 반도체 기판(10)상에는 피치(P)의 1/2(반피치)를 가지는 라인 앤드 스페이스(line and space) 형태의 미세 패턴(25)이 형성된다.
이와 같은 셀프 얼라인 이중 패터닝 공정을 이용하여 미세 패턴(25)을 형성할 때, 제2 패턴(23)은 반도체 제조 공정을 통해 형성되기 때문에 제2 패턴(23)의 레이아웃을 마스크 레이아웃에 직접적으로 반영하기 어렵다. 따라서 제2 패턴(23)의 레이아웃을 예측하면서 제1 패턴(15)의 레이아웃이 고려되어야 한다.
특히, 제1 패턴(15)의 패턴 충실도(pattern fidelity)는 제2 패턴(23)의 임계 치수 균일도(critical dimension uniformity), 라인 폭 거칠기(line width roughness)에 직접적으로 영향을 주기 때문에 매우 중요하다. 따라서, 제1 패턴(15) 형성을 위한 리소그래피 공정에서 제1 패턴(15)을 정확하게 형성하기 위하여 제1 라인 패턴들(14a)은 해상도 조절 방향, 즉 도 7의 제1 방향으로 반복하여 형성한다. 해상도 조절 방향으로 제1 라인 패턴들(14a)을 반복하여 형성하기 위하여 포토리소그래피 장치(노광 장치)의 조명계, 예컨대 다이폴(dipole) 조명계를 해상도 조절 방향과 직교 방향, 즉 제2 방향으로 위치시킨다. 결과적으로, 제1 방향은 포토리소그래피 장치의 조명계를 이용하여 제2 방향보다 해상도를 미세하게 조절할 수 있는 방향이다.
그런데, 도 1 내지 도 6의 제조 공정에 따른 이중 패터닝 기술로 미세 패턴을 형성할 때 제1 라인 패턴(14a)을 해상도 조절 방향과 직교하는 방향, 즉 도 7의 제2 방향으로 끊어야(단선) 할 필요가 있거나 반도체 제조 공정상 제1 라인 패턴(14a)이 끊어진 경우가 발생한다. 이에 대하여, 도 8 내지 도 11을 참조하여 자세히 설명한다.
도 8 및 도 9는 본 발명에 따라 끊어진 제1 라인 패턴을 갖는 반도체 소자의 레이아웃도이고, 도 10은 도 8의 X-X에 따른 단면도이고, 도 11은 도 9의 XI-XI에 따른 단면도이다.
구체적으로, 도 8은 해상도 조절 방향과 직교하는 방향(제2 방향)으로 제1 라인 패턴(14a)이 끊어져 있고, 참조부호 "a"로 표시한 바와 같이 끊어진 부분의 d 거리(이격 거리)가 2F1(제1 라인 패턴의 피쳐 사이즈의 2배)인 경우이다. 물론, 제1 라인 패턴의 피쳐 사이즈(F1)가 제1 라인 패턴(14a)을 덮는 캡핑막(20)의 두께와 동일할 경우 2F1은 2X1이 된다.
끊어진 부분의 거리(이격 거리)가 2F1 이하일 경우 제2 방향으로 제1 라인 패턴(14a)이 끊어진 부분에는 도 10에 도시한 바와 같이 캡핑막(20)이 채워지기 때문에 제1 라인 패턴(14a)은 끊어지게 된다. 그러나, 끊어진 제1 라인 패턴들(14a) 사이의 거리가 2F1 이하일 경우 제1 라인 패턴(14a)은 잘 끊어지지만, 해상도 조절 방향과 직교하는 방향(제2 방향)으로 제1 라인 패턴(14a)을 2F1 이하로 끊어야 하기 때문에 리소그래피 공정으로 이를 구현하기는 것은 거의 불가능하다.
그리고, 도 9는 해상도 조절 방향과 직교하는 방향(제2 방향)으로 제1 라인 패턴이 끊어져 있고, 참조부호 b로 표시한 끊어진 부분의 거리(이격 거리)가 3F1(제1 라인 패턴의 피쳐 사이즈의 3배)인 경우이다. 물론, 제1 라인 패턴의 피쳐 사이즈(F1)가 제1 라인 패턴(14a)을 덮는 캡핑막(20)의 두께와 동일할 경우 3F1은 3X1이 된다.
끊어진 부분의 거리가 2F1 초과, 예컨대 도 9와 같이 3F1인 경우 제1 라인 패턴(14a)이 끊어진 부분에는 제2 패턴막(도 4의 22)이 증착된다. 이렇게 되면, 최종적으로 도 11에 도시한 바와 같이 제1 라인 패턴(14a)들의 양측에 인접하여 위치하는 제2 라인 패턴들(22a)이 접속 패턴(22b, 브릿지 패턴)으로 서로 연결(단락, short)된다. 이렇게 되면, 제2 라인 패턴(22a)은 접속 패턴(22b)을 별도의 트리밍 공정으로 제거하지 않고는 독립적인 개별 라인 패턴이 될 수 없다.
이와 같은 내용을 근거로 할 때, 제2 라인 패턴(22a)을 독립적인 개별 라인 패턴으로 하기 위하여 본 발명은 제1 패턴(15)의 레이아웃을 변경하여야 한다. 본 발명은 제1 라인 패턴(14a)에 제1 방향, 즉 해상도 조절 방향에 단부를 갖는 조그 패턴을 형성하여 제2 라인 패턴(22a)을 제2 방향으로 단선시키는 것을 특징으로 한다. 이를 적용한 본 발명의 예를 보다 하기 도면을 참조하여 상세하게 설명한다.
도 12는 본 발명에 적용된 반도체 소자의 레이아웃을 설명하기 위한 구성도이다.
구체적으로, 통상적으로 반도체 소자의 레이아웃에서 콘택홀이나 비아홀의 면적을 확보하기 위하여 2개의 라인 패턴은 그 단부를 위로 배치하고 2개의 라인 패턴은 그 단부를 아래로 구성한다. 다시 말해, 도 12에 도시한 바와 같이 단부가 위로 배치된 제1 라인 패턴(14a) 및 제2 라인 패턴(22a)을 제1 그룹(G1)으로 하고, 제1 구룹과 인접하여 그 단부가 아래로 위치하는 제1 라인 패턴(14a) 및 제2 라인 패턴(22a)은 제2 그룹(G2)으로 배치한다. 그리고, 제1 그룹(G1) 및 제2 그룹(G2)을 단위 유니트로 하여 제1 방향으로 반복적으로 배치한다.
도 13은 도 12를 적용한 반도체 소자의 레이아웃도이고, 도 14는 도 13과의 비교를 위한 비교예이고, 도 15는 도 13의 XV-XV에 따른 단면도이다.
도 13 및 도 14를 참조하면, 도 13에 도시한 본 발명은 제1 패턴(15)의 레이아웃을 변경하여 도 14와 다르게 배치한다. 도 14에서는, 참조부호 c로 표시한 바와 같이 제1 라인 패턴(14a)을 제2 방향, 즉 해상도 조절 방향과 수직인 방향으로 2F1의 거리를 두고 절단하여 도 12의 레이아웃을 구현하였다. 이와 같이 구현할 경 우, 앞서 설명한 바와 같이 포토리소그래피 장치를 이용하여 제2 방향으로 2F1의 거리를 갖게 제1 라인 패턴(14a)을 구현하는 것은 거의 불가능하다.
이에 반하여, 도 13에 도시한 본 발명은 제1 라인 패턴(14a)에 제2 방향으로 제1 라인 패턴(14a)을 끊는다. 제1 라인 패턴(14a)을 제2 방향으로 끊을 때 끊어진 부분의 거리(이격 거리)를 2F(피쳐 사이즈의 2배)보다 초과, 예컨대 3F1로 배치하여 끊어진 제1 라인 패턴(14a)의 양측에 위치하는 제2 라인 패턴(22a)들이 제1 방향으로 자연스럽게 연결된다. 앞서 설명한 바와 같이 포토리소그래피 장치를 이용하여 제2 방향으로 3F1의 거리를 갖게 제1 라인 패턴(14a)을 구현하는 것은 용이하다.
그리고, 도 13과 같이 배치할 경우 제1 라인 패턴(14a)의 양측에 위치하는 제2 라인 패턴들(22a)이 연결되어 있으므로, 연결된 제2 라인 패턴(22a)을 끊어줄 필요가 있다. 이에 따라, 본 발명은 도 13의 참조부호 d 및 도 15의 단면에 도시된 바와 같이 연결된 제2 라인 패턴(22a)에 인접한 제1 라인 패턴(14a)에 제1 방향, 즉 해상도 조절 방향에 단부를 갖는 조그 패턴(14b, jog pattern)을 형성하여 제2 라인 패턴(22a)을 제2 방향으로 끊는다(단선시킨다).
조그 패턴(14b)의 단부와 조그 패턴(14b)과 인접하는 제1 라인 패턴(14a) 사이의 제1 방향으로의 거리(X2)는 2F1(피쳐 사이즈의 2배) 이하로 하면 제2 라인 패턴(22a)이 제2 방향으로 단선된다. 도 13 및 도 15에서는, 편의상 조그 패턴(14b)의 폭을 2F1로 구성하였다.
이와 같이 본 발명은 이중 패터닝 기술을 이용하여 미세 패턴(25)을 형성할 때, 제1 라인 패턴(14a)을 제2 방향으로 단선하고 제1 라인 패턴(14a)과 인접한 제2 라인 패턴들(22a)을 제1 방향으로 연결한다. 그리고, 연결된 제2 라인 패턴(22a)을 제1 라인 패턴(14a)의 일측에 형성된 조그 패턴(14b)을 이용하여 제2 방향으로 단선시킨다. 이에 따라, 해상도 조절 방향에 구애됨이 없이 제1 패턴(15) 및 제2 패턴(23)을 포함하는 미세 패턴(25)을 용이하게 형성할 수 있다.
상술한 바와 같이 본 발명은 제1 라인 패턴을 해상도 조절 방향과 수직한 방향으로 해상도에 관계없이 용이하게 단선하고, 제2 라인 패턴에 인접한 제1 라인 패턴에 해상도 조절 방향으로 조그 패턴 형성하여 제2 라인 패턴을 제2 방향으로 단선시킨다.
이에 따라, 본 발명은 이중 패터닝 기술을 이용할 때 트리밍 공정을 사용하지 않고 제2 라인 패턴을 독립적인 개별 라인 패턴으로 구성할 수 있다.

Claims (20)

  1. 기판 상에 임의의 피치(pitch, P)를 가지고 제1 방향으로 반복 형성되는 복수의 제1 라인 패턴들로 이루어지고 피쳐 사이즈(F)를 갖는 제1 패턴을 형성하는 단계와,
    상기 제1 라인 패턴들중 상호 인접한 2개의 제1 라인 패턴들 사이에 상기 제1 방향으로 반복 형성되는 복수의 제2 라인 패턴들로 이루어지는 제2 패턴을 형성하여 반피치(P/2)를 갖는 미세 패턴을 형성하는 단계를 포함하고,
    상기 제1 라인 패턴을 상기 제1 방향과 수직한 제2 방향으로 끊어(단선시켜) 상기 끊어진 제1 라인 패턴의 양측에 위치하는 상기 제2 라인 패턴들을 제1 방향으로 서로 연결하고,
    상기 연결된 제2 라인 패턴에 인접한 상기 제1 라인 패턴의 일측에 상기 제1 방향으로 단부를 갖는 조그 패턴을 형성하여 상기 제2 라인 패턴을 상기 제2 방향으로 끊어지게 하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서, 상기 제1 라인 패턴을 상기 제1 방향과 수직한 제2 방향으로 끊을 때의 이격 거리는 2F(피쳐 사이즈의 2배)보다 초과되게 조절하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제2항에 있어서, 상기 조그 패턴의 단부와 상기 조그 패턴과 인접하는 제1 라인 패턴 사이의 제1 방향으로의 거리를 2F 이하로 조절하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제1항에 있어서, 상기 제1 방향은 포토리소그래피 장치의 조명계를 이용하여 상기 제2 방향보다 해상도를 미세하게 조절할 수 있는 방향인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제1항에 있어서, 상기 제2 라인 패턴은 상기 피치의 1/4인 폭을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제1항에 있어서, 상기 미세 패턴은 라인 앤드 스페이스 패턴(line and space pattern)인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제1항에 있어서, 단부를 위로 형성하면서 상기 제1 라인 패턴 및 이에 인접하는 제2 라인 패턴을 제1 구룹으로 형성하고, 단부를 아래로 형성하면서 상기 제1 그룹과 인접하여 상기 제1 라인 패턴 및 제2 라인 패턴을 제2 그룹으로 형성하고, 상기 제1 구룹 및 제2 그룹은 상기 제1 방향으로 반복하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 기판 상에 임의의 피치(pitch, P)를 가지고 제1 방향으로 반복 형성되는 복 수의 제1 라인 패턴들로 이루어지고 피쳐 사이즈를 갖는 제1 패턴을 형성하는 단계와,
    상기 제1 라인 패턴들중 상호 인접한 2개의 제1 라인 패턴들 사이에 리세스(recess)가 형성되도록 상기 제1 라인 패턴들의 상면 및 측벽을 덮는 캡핑막을 형성하는 단계와,
    상기 캡핑막 위의 상기 리세스 내에서 상기 제1 방향으로 반복 형성되는 복수의 제2 라인 패턴들로 이루어지는 제2 패턴을 형성하는 단계와,
    상기 제1 라인 패턴 및 제2 라인 패턴을 식각 마스크로 하여 상기 캡핑막을 이방성 식각하여 반피치(P/2)를 갖는 미세 패턴을 형성하는 단계를 포함하고,
    상기 제1 라인 패턴을 상기 제1 방향과 수직한 제2 방향으로 끊어(단선시켜) 상기 끊어진 제1 라인 패턴의 양측에 위치하는 상기 제2 라인 패턴들을 제1 방향으로 서로 연결하고,
    상기 연결된 제2 라인 패턴에 인접한 상기 제1 라인 패턴의 일측에 상기 제1 방향으로 단부를 갖는 조그 패턴을 형성하여 상기 제2 라인 패턴을 상기 제2 방향으로 끊어지게 하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제8항에 있어서, 상기 제1 라인 패턴을 상기 제1 방향과 수직한 제2 방향으로 끊을 때 이격 거리는 2F(피쳐 사이즈의 2배)보다 초과되게 조절하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제9항에 있어서, 상기 조그 패턴의 단부와 상기 조그 패턴과 인접하는 제1 라인 패턴 사이의 제1 방향으로의 거리를 2F(피쳐 사이즈의 2배) 이하로 조절하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제8항에 있어서, 상기 제1 방향은 포토리소그래피 장치의 조명계를 이용하여 상기 제2 방향보다 해상도를 미세하게 조절할 수 있는 방향인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제8항에 있어서, 단부를 위로 형성하면서 상기 제1 라인 패턴 및 이에 인접하는 제2 라인 패턴을 제1 구룹으로 형성하고, 단부를 아래로 배치하면서 상기 제1 그룹과 인접하여 상기 제1 라인 패턴 및 제2 라인 패턴을 제2 그룹으로 형성하고, 상기 제1 구룹 및 제2 그룹은 상기 제1 방향으로 반복하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제8항에 있어서, 상기 제1 라인 패턴의 피처 사이즈는 상기 제1 라인 패턴을 덮는 상기 캡핑막의 두께와 동일한 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제8항에 있어서, 상기 제2 패턴을 형성하는 단계는
    상기 캡핑막과 식각 선택비 차이가 있는 제2 패턴막을 상기 캡핑막 위에 형 성하는 단계와, 상기 제2 패턴막 중 일부를 제거하여 상기 리세스 내에 상기 제2 패턴막의 나머지 일부로 이루어지는 상기 제2 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  15. 제14항에 있어서, 상기 제2 패턴막 중 일부를 제거하기 위하여 습식 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  16. 제8항에 있어서, 상기 제2 라인 패턴은 상기 피치의 1/4인 폭을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  17. 제8항에 있어서, 상기 미세 패턴은 라인 앤드 스페이스 패턴(line and space pattern)인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  18. 기판 상에 임의의 피치(pitch, P)를 가지고 제1 방향으로 반복 형성되는 복수의 제1 라인 패턴들로 이루어지고 피쳐 사이즈를 갖는 제1 패턴을 형성하는 단계와,
    상기 제1 라인 패턴들중 상호 인접한 2개의 제1 라인 패턴들 사이에 리세스(recess)가 형성되도록 상기 제1 마스크 패턴의 상면 및 측벽을 덮는 캡핑막을 형성하는 단계와,
    상기 캡핑막 위의 상기 리세스 내에서 상기 제1 방향으로 반복 형성되는 복 수의 제2 라인 패턴들로 이루어지는 제2 패턴을 형성하는 단계와,
    상기 제1 라인 패턴 및 제2 라인 패턴을 식각 마스크로 하여 상기 제1 막을 이방성 식각하여 반피치(P/2)를 갖는 미세 패턴을 형성하는 단계를 포함하고,
    상기 제1 라인 패턴을 상기 제1 방향과 수직한 제2 방향으로 2F(피쳐 사이즈의 2배)보다 초과되게 끊어(단선시켜) 상기 끊어진 제1 라인 패턴의 양측에 위치하는 상기 제2 라인 패턴들을 제1 방향으로 서로 연결하고,
    상기 연결된 제2 라인 패턴에 인접한 상기 제1 라인 패턴의 일측에 상기 제1 방향으로 단부를 갖는 조그 패턴을 형성하되 상기 조그 패턴의 단부와 상기 조그 패턴과 인접하는 제1 라인 패턴 사이의 제1 방향으로의 거리를 2F(피쳐 사이즈의 2배) 이하로 조절하여 상기 제2 라인 패턴을 상기 제2 방향으로 끊어지게 하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제18항에 있어서, 상기 제1 방향은 포토리소그래피 장치의 조명계를 이용하여 상기 제2 방향보다 해상도를 미세하게 조절할 수 있는 방향인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  20. 제18항에 있어서, 단부를 위로 형성하면서 상기 제1 라인 패턴 및 이에 인접하는 제2 라인 패턴을 제1 구룹으로 형성하고, 단부를 아래로 형성하면서 상기 제1 그룹과 인접하여 상기 제1 라인 패턴 및 제2 라인 패턴을 제2 그룹으로 형성하고, 상기 제1 구룹 및 제2 그룹은 상기 제1 방향으로 반복하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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