KR100816727B1 - Method for manufacturing flash memory device - Google Patents
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Abstract
본 발명은 고유전체막을 유전막으로 사용하는 플래시 메모리 소자 제조시 세정공정에 의한 고유전체막의 손실을 최소화할 수 있는 플래시 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 부유 게이트가 형성된 기판을 제공하는 단계와, 상기 부유 게이트 상부에 고유전체막을 형성하는 단계와, 상기 고유전체막 상부에 제어 게이트를 형성하는 단계와, 상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계와, 상기 식각시 발생된 폴리머를 제거하기 위해 BOE 및 오존을 차례로 이용하여 세정하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.The present invention is to provide a method for manufacturing a flash memory device that can minimize the loss of the high dielectric film by the cleaning process when manufacturing a flash memory device using a high dielectric film as a dielectric film, the present invention provides a substrate having a floating gate Providing, forming a high dielectric film over the floating gate, forming a control gate over the high dielectric film, etching the control gate, the high dielectric film, and the floating gate; In order to remove the polymer generated during the etching provides a flash memory device manufacturing method comprising the step of cleaning using BOE and ozone in sequence.
플래시 메모리 소자, IPD, 고유전체막, 금속, 세정공정 Flash memory device, IPD, high dielectric film, metal, cleaning process
Description
도 1은 플래시 메모리 소자 제조시 고유전율의 IPD(Inter Poly Dielectric)막(고유전체막)의 필요성을 설명하기 위해 도시한 플래시 메모리 소자의 문턱전압 특성을 나타낸 그래프.FIG. 1 is a graph showing threshold voltage characteristics of a flash memory device to explain the necessity of an interlayer dielectric (IPD) film having a high dielectric constant in manufacturing a flash memory device.
도 2는 종래기술에 따라 고유전체막을 적용하는 플래시 메모리 소자를 도시한 단면도.2 is a cross-sectional view showing a flash memory device to which a high dielectric film is applied according to the prior art;
도 3은 본 발명의 실시예1에 따라 게이트 구조물을 형성한 후, BOE(Buffered Oxide Etchant)및 오존을 차례로 이용한 세정공정을 실시한 실험예1의 결과를 보여주는 도면.3 is a view showing the results of Experimental Example 1, after the gate structure is formed in accordance with Example 1 of the present invention, a cleaning process using BOE (Buffered Oxide Etchant) and ozone in sequence.
도 4는 본 발명의 실시예1에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 결과를 보여주는 도면.FIG. 4 is a view showing the results of Experiment 2, in which a flash memory device having a high dielectric film of AZAZA, AHAHA, and HfAlO structure was fabricated according to Example 1 of the present invention, and then subjected to a cleaning process using BOE and ozone in sequence. .
도 5는 본 발명의 실시예1에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 파티클 분석 결과를 보여주는 도면.FIG. 5 illustrates the particle analysis results of Experimental Example 2, in which a flash memory device including a high dielectric film having AZAZA, AHAHA, and HfAlO structures was fabricated according to Example 1 of the present invention, and then subjected to a cleaning process using BOE and ozone. Showing drawings.
도 6은 본 발명의 실시예2에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, SPM(Sulfuric acid-Peroxide Mixture), BOE 및 SC-1(Standard Cleaning-1)을 차례로 이용한 세정공정을 실시한 실험예3의 결과를 보여주는 도면.FIG. 6 illustrates a flash memory device having a high dielectric film having AZAZA, AHAHA and HfAlO structures, respectively, according to Example 2 of the present invention, followed by Sulfuric acid-Peroxide Mixture (SPM), BOE, and SC-1 (Standard Cleaning- 1 is a view showing the results of Experimental Example 3 performing a washing step using.
도 7은 본 발명의 실시예2에 따라 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시한 실험예3의 파티클 분석 결과를 보여주는 도면.7 shows a flash memory device having a high dielectric film of AZAZA, AHAHA, and HfAlO structure, respectively, according to Example 2 of the present invention, followed by a cleaning step using SPM, BOE, and SC-1 in order. Drawing showing particle analysis results.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10, 30 : 기판10, 30: substrate
11, 31 : 터널 산화막11, 31: tunnel oxide film
13, 32 : 부유 게이트13, 32: floating gate
17, 33 : 고유전체막17, 33: high dielectric film
19, 34 : 제어 게이트19, 34: control gate
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 고유전율의 IPD(Inter Poly Dielectric)막을 유전막으로 사용하는 플래시 메모리 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a flash memory device manufacturing method using a high dielectric constant IPD (Inter Poly Dielectric) film as a dielectric film.
최근, 70nm급 이하의 플래시 메모리 소자를 구현하기 위해서 유전막을 기존의 ONO(Oxide/Nitride/Oxide)막 구조 대신에 더 큰 유전용량을 확보할 수 있도록 Al2O3막, ZrO2막, HfO2막 또는 이들을 적층한 적층막과 같은 고유전율(high-k)의 IPD(Inter Poly Dilectric)막(이하, 고유전체막이라 함)으로 형성하는 연구가 활발히 이루어지고 있다. 이는, 플래시 메모리 소자의 고집적화에 대응하여 메모리 셀 크기(size)가 작아짐에 따라 일정한 커플링 비(coupling ratio)를 유지하기 위하여 기존의 ONO(Oxide-Nitride-Oxide)막 두께를 낮출 경우에는 누설전류가 급격히 증가하는 문제가 발생하기 때문이다. Recently, Al 2 O 3 film, ZrO 2 film, and HfO 2 film can be used to secure a larger dielectric capacity instead of the existing ONO (Oxide / Nitride / Oxide) film structure in order to implement flash memory devices of 70 nm or less. Alternatively, research has been actively conducted to form high-k IPD films (hereinafter, referred to as high-k dielectric films) such as laminated films laminated thereon. In response to high integration of flash memory devices, the leakage current is reduced when the existing oxide-nitride-oxide (ONO) film thickness is reduced in order to maintain a constant coupling ratio as the memory cell size decreases. This is because a problem occurs that increases rapidly.
특히, 이러한 고유전체막은 플래시 메모리 소자에 있어 간섭 캐패시턴스는 감소시키면서 커플링 비는 증가시키는 효과를 가져올 수 있기 때문에 더욱 각광받고 있다. 이는, 도 1에 도시된 그래프를 보더라도 알 수 있다. 도 1을 참조하면, 프로그램 동작을 위한 문턱전압(Pgm Vt)을 높히기 위해서라도 고유전체막을 적용하거나 새로운 구조의 셀(cell)을 개발해야 할 필요성이 있음을 알 수 있다. 그러나, 새로운 구조의 셀을 개발하는데에는 현재 기술로서 여러 가지 어려움이 따르는 바, 고유전체막을 적용하는 것이 필요한 상황이다.In particular, such high-k dielectric films are getting more attention because they can reduce the interference capacitance and increase the coupling ratio in flash memory devices. This can be seen by looking at the graph shown in FIG. Referring to FIG. 1, it is understood that even in order to increase the threshold voltage Pgm Vt for a program operation, it is necessary to apply a high dielectric film or to develop a cell having a new structure. However, in order to develop a cell having a new structure, there are various difficulties as current technologies, and it is necessary to apply a high dielectric film.
도 2는 이러한 고유전체막을 적용하는 플래시 메모리 소자를 도시한 단면도이다. 도 2에 도시된 바와 같이, 이러한 플래시 메모리 소자는 고유전체막(15)이 유전막(17)의 일종으로 사용되고 있다. 예컨대, 터널 산화막(11)을 통해 기판(10)과 분리된 부유 게이트(13) 상부에 산화막(14)/고유전체막(15)/산화막(16)이 적층된 적층구조의 유전막(17)이 형성되어 있고, 유전막(17) 상에는 제어 게이트(19)가 형성된 구조를 갖는다.2 is a cross-sectional view showing a flash memory device to which such a high dielectric film is applied. As shown in FIG. 2, in the flash memory device, a high
그러나, 이러한 고유전체막은 Al, Zr 및 Hf와 같은 금속 물질을 함유하고 있어 상기와 같은 게이트 구조물을 형성하기 위한 식각(etching)공정 및 후속으로 실시하는 세정(cleaning)공정에서 여러 가지 문제를 일으키게 된다. 특히, 상기와 같은 게이트 구조물을 형성한 후 실시하는 세정공정시 고유전체막이 상당한 양의 손실을 입게 되는 문제를 갖고 있다. 그러나, 현재에는 고유전체막을 적용하면서도 이러한 손실을 방지하기 위해 특별한 레시피(recipe)가 없는 실정이다.However, the high dielectric film contains metal materials such as Al, Zr, and Hf, which causes various problems in the etching process for forming the gate structure and the subsequent cleaning process. . In particular, there is a problem in that a high amount of the high dielectric film is lost in the cleaning process performed after the formation of the gate structure as described above. However, at present, there is no special recipe to prevent such a loss while applying a high dielectric film.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고유전체막을 사용하는 플래시 메모리 소자 제조시 세정공정에 의한 고유전체막의 손실을 최소화할 수 있는 플래시 메모리 소자 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and provides a flash memory device manufacturing method capable of minimizing the loss of the high dielectric film by a cleaning process when manufacturing a flash memory device using a high dielectric film. The purpose is.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 부유 게이트가 형성된 기판을 제공하는 단계와, 상기 부유 게이트 상부에 고유전체막을 형성하는 단계와, 상기 고유전체막 상부에 제어 게이트를 형성하는 단계와, 상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계와, 상기 식각시 발생된 폴리머를 제거하기 위해 BOE 및 오존을 차례로 이용하여 세정하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method including providing a substrate on which a floating gate is formed, forming a high dielectric film on the floating gate, and forming a control gate on the high dielectric film. And etching the control gate, the high-k dielectric layer and the floating gate, and sequentially cleaning the BOE and ozone to remove the polymer generated during the etching. to provide.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 부유 게이트가 형성된 기판을 제공하는 단계와, 상기 부유 게이트 상부에 고유전체막을 형성하는 단계와, 상기 고유전체막 상부에 제어 게이트를 형성하는 단계와, 상기 제어 게이트, 상기 고유전체막 및 상기 부유 게이트를 식각하는 단계와, 상기 식각시 발생된 폴리머를 제거하기 위해 SPM(Sulfuric acid-Peroxide Mixture), BOE 및 SC-1(Standard Cleaning-1)을 차례로 이용하여 세정하는 단계를 포함하는 플래시 메모리 소자 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of providing a substrate on which a floating gate is formed, forming a high dielectric film on the floating gate, and a control gate on the high dielectric film. Forming, etching the control gate, the high-k dielectric layer, and the floating gate; and removing sulfuric acid-peroxide mixture (SPM), BOE, and SC-1 (Standard Cleaning) to remove the polymer generated during the etching. A flash memory device manufacturing method including the step of cleaning using -1) is provided.
본 발명은 고유전체막을 사용하는 플래시 메모리 소자 제조시 게이트 식각공정을 실시한 후 세정공정을 실시할 때, BOE 및 오존을 차례로 이용하거나 SPM, BOE 및 SC-1을 차례로 이용함으로써, 세정공정시 금속 물질을 함유한 고유전체막이 다량 손실되는 것을 방지할 수 있다.In the present invention, when the gate etching process is performed after fabricating a flash memory device using a high-k dielectric film, the cleaning process is performed by using BOE and ozone, or SPM, BOE, and SC-1, in turn. The loss of a large amount of the high-k dielectric film containing the film can be prevented.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.
실시예1Example 1
도 3 내지 도 5는 본 발명의 실시예1에 따른 고유전율의 IPD막을 구비한 플래시 메모리 소자 제조방법을 설명하기 위하여 도시한 도면이다. 본 발명의 실시예1에 따르면, 플래시 메모리 소자 제조를 위한 식각공정 후 실시하는 세정공정시 BOE(Buffered Oxide Etchant) 및 오존을 차례로 이용한다. 예컨대, 세정공정시에는 NH4F 및 HF를 17:0.06의 비율로 혼합한 BOE 용액을 먼저 사용하고, 후속으로 오존을 순수(DI Water)에 희석시켜 사용한다. 이러한 본 발명의 실시예1에 따르면, 식각공정시 발생된 폴리머(polymer)는 제거되면서 고유전체막 내에 함유된 금속으로 인해 고유전체막이 손실되는 것을 방지할 수 있다. 이는, 도 3 내지 도 5에 도시된 바와 같은 다양한 실험예를 보더라도 알 수 있다.3 to 5 are diagrams for explaining a method of manufacturing a flash memory device having an IPD film having a high dielectric constant according to Embodiment 1 of the present invention. According to Embodiment 1 of the present invention, a buffered oxide etchant (BOE) and ozone are sequentially used in a cleaning process performed after an etching process for manufacturing a flash memory device. For example, in the washing process, a BOE solution obtained by mixing NH 4 F and HF in a ratio of 17: 0.06 is used first, and then ozone is diluted and used in DI water. According to Example 1 of the present invention, the polymer generated during the etching process may be removed to prevent the high dielectric film from being lost due to the metal contained in the high dielectric film. This can be seen by looking at various experimental examples as shown in FIGS. 3 to 5.
먼저, 도 3은 터널 산화막(31)이 형성된 기판(30) 상에 부유 게이트(32)/금속을 함유하는 고유전체막(33)/제어 게이트(34)의 적층 구조를 갖는 게이트 구조물을 형성한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예1의 결과를 보여주는 도면이다. 도 3을 참조하면, 게이트 구조물 형성 후 BOE및 오존을 차례로 이용한 세정공정을 실시하게 되면 게이트 구조물 형성을 위한 식각공정시 발생된 폴리머는 제거되고 고유전체막(33)의 손실은 발생하지 않음을 알 수 있다.First, FIG. 3 shows a gate structure having a stacked structure of a high
도 4는 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 결과를 보여주는 도면이다. 여기서, AZAZA 구조란 Al2O3과 ZrO2가 교번적으로 적층된 적층구조를 말하고, AHAHA 구조란 Al2O3과 HfO2이 교번적으로 적층된 적층구조를 말하며, HfAlO는 하프늄알루미늄산화막을 말한다. 도 4를 참조하면, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 BOE및 오존을 차례로 이용한 세정공정을 실시하게 되면 게이트 구조물 형성을 위한 식각공정시 발생된 폴리머는 제거되고 고유전체막의 손실은 발생하지 않음을 알 수 있다.4 is a view showing the results of Experiment 2 in which a flash memory device having a high dielectric film having AZAZA, AHAHA, and HfAlO structures was fabricated, and then a cleaning process using BOE and ozone was sequentially performed. Here, the AZAZA structure refers to a laminated structure in which Al 2 O 3 and ZrO 2 are alternately stacked, and the AHAHA structure refers to a laminated structure in which Al 2 O 3 and HfO 2 are alternately stacked, and HfAlO is a hafnium aluminum oxide film. Say. Referring to FIG. 4, when a gate structure including a high dielectric film of AZAZA, AHAHA, and HfAlO structures is formed, a cleaning process using BOE and ozone is sequentially performed to remove polymers generated during an etching process for forming the gate structure. It can be seen that no loss of the high-k dielectric film occurs.
도 5는 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예2의 파티클 분석 결과를 보여주는 도면이다. 도 5를 참조하더라도, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 BOE및 오존을 차례로 이용한 세정공정을 실시하게 되면 파티클(particle) 상태가 양호함을 알 수 있다.FIG. 5 is a view showing particle analysis results of Experimental Example 2 in which a flash memory device including a high dielectric film having AZAZA, AHAHA, and HfAlO structures was fabricated, and then a cleaning process using BOE and ozone was sequentially performed. Referring to FIG. 5, when the gate structure including the high dielectric films of the AZAZA, AHAHA, and HfAlO structures is formed, the particle state is good when the cleaning process using BOE and ozone is performed sequentially.
실시예2Example 2
도 6 및 도 7은 본 발명의 실시예2에 따른 고유전체막을 구비한 플래시 메모리 소자 제조방법을 설명하기 위하여 도시한 도면이다. 본 발명의 실시예2에 따르면, 플래시 메모리 소자 제조를 위한 식각공정 후 실시하는 세정공정시 SPM, BOE 및 SC-1을 차례로 이용한다. 예컨대, 세정공정시에는 H2SO4 및 H2O2를 혼합한 SPM 용액을 먼저 사용하고, NH4F 및 HF를 17:0.06의 비율로 혼합한 BOE 용액을 사용한 후, 마지막으로 NH4OH, H2O2 및 H2O를 혼합한 SC-1 용액을 사용한다. 바람직하게는, BOE를 이용한 세정공정은 약 2초간 실시한다. 이러한 본 발명의 실시예2에 따르면, 식각공정시 발생된 폴리머는 쉽게 제거되면서 고유전체막 내에 함유된 금속으로 인해 고유전체막이 손실되는 것을 방지할 수 있다. 이는, 도 6 및 도 7에 도시된 바와 같은 실험예를 보더라도 알 수 있다.6 and 7 are views for explaining a method of manufacturing a flash memory device having a high dielectric film according to a second embodiment of the present invention. According to Embodiment 2 of the present invention, SPM, BOE, and SC-1 are sequentially used in a cleaning process performed after an etching process for manufacturing a flash memory device. For example, in the washing process, an SPM solution containing H 2 SO 4 and H 2 O 2 is used first, followed by a BOE solution containing NH 4 F and HF in a ratio of 17: 0.06, and finally NH 4 OH. SC-1 solution mixed with H 2 O 2 and H 2 O is used. Preferably, the washing process using BOE is performed for about 2 seconds. According to the second embodiment of the present invention, the polymer generated during the etching process can be easily removed to prevent the high dielectric film from being lost due to the metal contained in the high dielectric film. This can be seen even when looking at the experimental example as shown in Figure 6 and 7.
도 6은 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시한 실험예3의 결과를 보여주는 도면이다. 여기서, AZAZA 구조란 Al2O3과 ZrO2가 교번적으로 적층된 적층구조를 말하고, AHAHA 구조란 Al2O3과 HfO2이 교번적으로 적층된 적층구조를 말하며, HfAlO는 하프늄알루미늄산화막을 말한다. 도 6을 참조하면, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시하게 되면 게이트 구조물 형성을 위한 식각공정시 발생된 폴리머는 제거되고 고유전체막의 손실은 발생하지 않음을 알 수 있다.FIG. 6 is a view showing the results of Experiment 3, in which a flash memory device having a high dielectric film of AZAZA, AHAHA, and HfAlO structures was fabricated, and then subjected to a cleaning process using SPM, BOE, and SC-1 in sequence. Here, the AZAZA structure refers to a laminated structure in which Al 2 O 3 and ZrO 2 are alternately stacked, and the AHAHA structure refers to a laminated structure in which Al 2 O 3 and HfO 2 are alternately stacked, and HfAlO is a hafnium aluminum oxide film. Say. Referring to FIG. 6, when a gate structure including a high dielectric film having AZAZA, AHAHA, and HfAlO structures is formed, a cleaning process using SPM, BOE, and SC-1 is sequentially performed, and the gate structure is formed during the etching process for forming the gate structure. It can be seen that the polymer is removed and no loss of high dielectric film occurs.
도 7은 각각 AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비한 플래시 메모리 소자를 제조한 후, BOE및 오존을 차례로 이용한 세정공정을 실시한 실험예3의 파티클 분석 결과를 보여주는 도면이다. 도 7을 참조하더라도, AZAZA, AHAHA 및 HfAlO 구조의 고유전체막을 구비하는 게이트 구조물을 형성한 후 SPM, BOE 및 SC-1을 차례로 이용한 세정공정을 실시하게 되면 파티클 상태가 양호함을 알 수 있다.FIG. 7 is a view showing particle analysis results of Experimental Example 3 in which a flash memory device including a high dielectric film having AZAZA, AHAHA, and HfAlO structures was fabricated, and then a cleaning process using BOE and ozone was sequentially performed. Referring to FIG. 7, it can be seen that a particle state is good when a gate structure including a high dielectric film having AZAZA, AHAHA, and HfAlO structures is formed, followed by a cleaning process using SPM, BOE, and SC-1.
이하에서는, 일례로 상기와 같은 세정공정을 실시하기 전에 플래시 메모리 소자를 제조하는 방법에 대해 간략히 설명하기로 한다. Hereinafter, as an example, a method of manufacturing a flash memory device will be briefly described before performing the above cleaning process.
먼저, 웰(well) 형성 이온주입공정 및 문턱전압 조절을 위한 이온주입공정이 완료된 기판 상에 터널 산화막을 형성한 후, 부유 게이트용 제1 폴리실리콘막을 증착한다. 예컨대, 제1 폴리실리콘막은 800~1200Å의 두께로 증착한다. 그런 다음, 제1 폴리실리콘막 상에 버퍼 산화막을 증착한 후, 패드 질화막을 증착한다. 예컨대, 버퍼 산화막은 50~100Å의 두께로 증착하고, 패드 질화막은 300~500Å의 두께로 증착한다. First, a tunnel oxide film is formed on a substrate on which a well forming ion implantation process and an ion implantation process for adjusting the threshold voltage are completed, and then a first polysilicon film for floating gate is deposited. For example, the first polysilicon film is deposited to a thickness of 800 to 1200 Å. Then, after depositing the buffer oxide film on the first polysilicon film, the pad nitride film is deposited. For example, the buffer oxide film is deposited to a thickness of 50 to 100 GPa, and the pad nitride film is deposited to a thickness of 300 to 500 GPa.
이어서, 패드 질화막 상에 하드마스크를 형성하고 소정의 포토레지스트 패턴을 통해 하드마스크를 식각한다. 예컨대, 하드마스크는 산화막 또는 산화막/실리콘산화질화막(SiON)의 적층막으로 형성한다. 그런 다음, 하드마스크로 인해 노출된 영역의 패드 질화막, 버퍼 산화막, 제1 폴리실리콘막, 터널 산화막 및 기판을 일정 깊이 식각하여 트렌치를 형성한다. Subsequently, a hard mask is formed on the pad nitride film and the hard mask is etched through a predetermined photoresist pattern. For example, the hard mask is formed of a laminated film of an oxide film or an oxide film / silicon oxynitride film (SiON). Then, a trench is formed by etching the pad nitride layer, the buffer oxide layer, the first polysilicon layer, the tunnel oxide layer, and the substrate in a region exposed by the hard mask to a predetermined depth.
이어서, 월(wall)산화공정을 실시하여 트렌치의 내부면을 따라 월산화막을 형성한 후 트렌치 내에 고립된 소자분리막을 형성한다. 그런 다음, 패드 질화막 및 버퍼 산화막을 제거한 후, PCL(Periphery Closed Layer) 마스크를 이용한 식각공정을 통해 주변 영역을 제외한 셀 영역의 소자분리막을 일정 깊이 리세스시킨다. 예컨대, HF가 포함된 습식식각용액을 이용해 소자분리막을 400~1000Å 정도 식각하여 리세스시킨다.Subsequently, a wall oxidation process is performed to form a monthly oxide film along the inner surface of the trench, and then an isolation device is formed in the trench. Then, after removing the pad nitride layer and the buffer oxide layer, the device isolation layer in the cell region except for the peripheral region is recessed to a predetermined depth through an etching process using a peripheral closed layer (PCL) mask. For example, the device isolation layer is etched and recessed by using a wet etching solution containing HF about 400 to 1000 Å.
이어서, PCL 마스크를 제거한 후, 고유전체막을 증착한다. 그런 다음, 캐핑막으로 제2 폴리실리콘막을 증착한 후, 주변 영역의 제2 폴리실리콘막 및 고유전체막을 일부 식각한다. 이후, 제어 게이트용 제3 폴리실리콘막을 증착한 후, 게이트 마스크를 이용한 식각공정을 통해 플래시 메모리 셀을 구성하는 게이트 구조물 및 주변 영역의 트랜지스터를 구성하는 게이트 구조물을 형성한다.Subsequently, after removing the PCL mask, a high dielectric film is deposited. Then, after the second polysilicon film is deposited by the capping film, the second polysilicon film and the high dielectric film in the peripheral region are partially etched. Thereafter, after depositing the third polysilicon layer for the control gate, a gate structure constituting a flash memory cell and a gate structure constituting a transistor in a peripheral region are formed through an etching process using a gate mask.
본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상 설명한 바와 같이, 본 발명에 의하면, 금속을 함유하는 고유전체막을 사용하는 플래시 메모리 소자 제조를 위한 식각공정 후 실시하는 세정공정시 BOE(Buffered Oxide Etchant) 및 오존을 차례로 이용하거나 SPM, BOE 및 SC-1을 차례로 이용함으로써, 세정공정에 의한 고유전체막의 손실을 최소화할 수 있다. As described above, according to the present invention, in the cleaning process performed after the etching process for manufacturing a flash memory device using a high dielectric film containing a metal, BOE (Buffered Oxide Etchant) and ozone are sequentially used or SPM, BOE, and SC are used. By using -1 in sequence, it is possible to minimize the loss of the high dielectric film by the cleaning process.
또한, 본 발명에 의하면, 고유전체막을 유전막으로 사용하므로, 간섭 캐패시턴스는 감소시키면서 커플링비는 증가시킬 수 있다.In addition, according to the present invention, since the high dielectric film is used as the dielectric film, the coupling ratio can be increased while the interference capacitance is reduced.
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