KR100816123B1 - Nand flash memory device - Google Patents

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KR100816123B1
KR100816123B1 KR1020070000222A KR20070000222A KR100816123B1 KR 100816123 B1 KR100816123 B1 KR 100816123B1 KR 1020070000222 A KR1020070000222 A KR 1020070000222A KR 20070000222 A KR20070000222 A KR 20070000222A KR 100816123 B1 KR100816123 B1 KR 100816123B1
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장채규
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주식회사 하이닉스반도체
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Abstract

A NAND flash memory device is provided to reduce the area of a memory device by decreasing the number of page buffers corresponding to bitlines. N even memory strings and n odd memory strings are formed in which a plurality of memory cells are serially connected between a drain select transistor and a source select transistor. First to n-th drain select lines(DSL0,DSL1) and first to n-th source select lines(SSL0,SSL1) are commonly connected to drain select transistors and source select transistors of one of the even memory strings and one of the odd memory strings. A memory cell array includes a first bitline connected to the drain select transistors of the even memory strings and a second bitline connected to the drain select transistors of the odd memory strings. An X decoder selects the first to n-th drain select lines, the first to n-th source select lines and a plurality of wordlines connected to the gates of the memory cells according to an input address. A page buffer selects the first or second bitline according to a control signal and performs an operation for programming or reading data, commonly connected to the first and second bitlines. A plurality of first and second bitlines and a plurality of page buffers are included. One of the even memory string or odd memory string can be operated.

Description

낸드 플래시 메모리 소자{Nand flash memory device}Nand flash memory device

도 1은 종래의 낸드 플래시 메모리 소자의 회로도이다.1 is a circuit diagram of a conventional NAND flash memory device.

도 2a는 본 발명의 제 1 실시 예에 따른 낸드 플래시 메모리 소자의 회로도이다.2A is a circuit diagram of a NAND flash memory device according to a first embodiment of the present invention.

도 2b는 도 2a의 비트라인 연결 회로도이다.FIG. 2B is a bit line connection circuit diagram of FIG. 2A.

도 3은 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 회로도이다.3 is a circuit diagram of a flash memory device according to a second embodiment of the present invention.

*도면의 주요 부분의 간단한 설명** Brief description of the main parts of the drawings *

200 : 낸드 플래시 메모리 소자 210 : 메모리 셀 어레이200: NAND flash memory device 210: memory cell array

S1 내지 S2m : 셀 스트링 220 : X 디코드S1 to S2m: cell string 220: X decode

230 : 페이지 버퍼부230: page buffer unit

B1 내지 Bm : 제 1 내지 제 m 페이지 버퍼B1 to Bm: first to m th page buffers

240 : Y 디코더240: Y decoder

본 발명은 낸드 플래시 메모리(NAND Flash Memory) 소자에 관한 것으로, 특히 페이지 버퍼를 이용하여 셀 밀도를 증가시킨 낸드 플래시 메모리 소자에 관한 것이다.The present invention relates to a NAND flash memory device, and more particularly, to a NAND flash memory device having an increased cell density using a page buffer.

낸드 플래시 메모리 소자의 메모리 셀들은 반도체 기판 위에 소오스-드레인 사이에 형성되는 전류 통로 및 상기 반도체 기판 위에 절연막 사이에 형성되는 플로팅 게이트와 제어 게이트로 구성된다. 그리고 플래시 메모리 셀의 프로그램은 일반적으로 메모리 셀의 소오스/드레인 영역과 반도체 기판을 접지시키고, 제어 게이트에 양의 고전압을 인가하여 플로팅 게이트와 기판 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하 F-N 터널링이라 함)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압의 전계에 의해 기판의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다.Memory cells of a NAND flash memory device include a current path formed between a source and a drain on a semiconductor substrate, and a floating gate and a control gate formed between an insulating layer on the semiconductor substrate. In general, a program of a flash memory cell grounds a source / drain region of a memory cell and a semiconductor substrate, and applies a positive high voltage to a control gate to perform Fowler-Nordheim tunneling (FN) between the floating gate and the substrate. Tunneling). In F-N tunneling, electrons of a substrate are accumulated in a floating gate by a high voltage electric field applied to a control gate, thereby increasing a threshold voltage of a memory cell.

상수란 낸드 플래시 메모리 셀은 메모리 셀들로 이루어진 다수의 스트링 블록 단위로 구성된다.A constant NAND flash memory cell is composed of a plurality of string block units composed of memory cells.

도 1은 종래의 낸드 플래시 메모리 소자의 회로도이다.1 is a circuit diagram of a conventional NAND flash memory device.

도 1을 참조하면, 낸드 플래시 메모리 소자(100)는 데이터를 저장하는 메모리 셀들로 구성되는 메모리 셀 어레이(110)와, 입력 어드레스에 따라 상기 메모리 셀 어레이의 워드라인(WL)을 선택하는 X 디코더(120)와, 상기 메모리 셀 어레이(110)에 포함되는 다수의 비트라인들 중 한 쌍의 비트라인과 연결되어 선택되는 메모리 셀에 데이터를 프로그램하거나, 메모리 셀의 데이터를 독출 하는 제 1 내지 제 n 페이지 버퍼(PB1 내지 PBn)로 구성되는 페이지 버퍼부(130)와, 상기 제 1 내지 제 n 페이지 버퍼(PB1 내지 PBn)들에 연결되어, 입력 어드레스에 따른 데이터 입출력 경로를 제공하는 Y 디코더(140)를 포함한다.Referring to FIG. 1, the NAND flash memory device 100 may include a memory cell array 110 including memory cells for storing data, and an X decoder for selecting a word line WL of the memory cell array according to an input address. A first to first data program or read data of the memory cell connected to a pair of bit lines of the plurality of bit lines included in the memory cell array 110, A Y decoder connected to the page buffer unit 130 including n page buffers PB1 to PBn and the first to nth page buffers PB1 to PBn and providing a data input / output path according to an input address ( 140).

메모리 셀 어레이(110)는 복수개의 메모리 셀들이 직렬로 접속되어 이루는 제 1 내지 제 2n 스트링(S1 내지 S2n)이 포함되고, 제 1 내지 제 2n 스트링(S1 내지 S2n)들은 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조이고, 공통적인 드레인 선택 라인(Drain Select Line; DSL)과 소오스 선택 라인(Source Select Line; SSL)에 연결된다. 상기 DSL에 의해 드레인 선택 트랜지스터(Drain Select Transistor; DST)가 동작하고, SSL에 의해 소오스 선택 트랜지스터(Source Select Transistor; SST)가 동작한다. 그리고 모든 셀들은 워드라인(Word Line; WL)에 의해 동작한다. 상기 DST의 드레인에는 비트라인이 연결되며, 한 쌍의 비트라인(BLE 및 BLO)이 페이지 버퍼 하나에 연결된다.The memory cell array 110 includes first to second n strings S1 to S2n formed by connecting a plurality of memory cells in series, and the first to second n strings S1 to S2n are drained or sourced from adjacent cells. Are shared with each other, and are connected to a common drain select line (DSL) and a source select line (SSL). The drain select transistor (DST) is operated by the DSL, and the source select transistor (SST) is operated by SSL. And all the cells are operated by a word line (WL). A bit line is connected to the drain of the DST, and a pair of bit lines BLE and BLO are connected to one page buffer.

낸드 플래시 메모리는 초기에 하나의 페이지 버퍼에 하나의 스트링을 적용하다가 밀도가 증가하고 기술이 발전됨에 따라 하나의 페이지 버퍼에 도 1과 같이 2 개의 스트링을 연결하여 동작하도록 변경되었다. 이 비트라인 2개를 이븐(EVEN)과 오드(ODD)로 구분하여 셀 밀도가 증가함에 따른 커플링 노이즈를 감소시키는 방향으로 발달하였다.NAND flash memory is initially changed to apply one string to one page buffer, and as the density increases and technology advances, two strings are connected to one page buffer as shown in FIG. 1 to operate. The two bit lines were divided into EVEN and ODD, and developed to reduce coupling noise as the cell density increased.

따라서 메모리 셀 어레이(110)에 2n 개의 셀 스트링이 있는 경우, 페이지 버퍼는 n 개가 필요하다. 그러나 기술에 발달이 계속됨에 따라 비트라인의 공간과 트랜지스터의 사이즈가 작아져도 한 쌍의 비트라인에 연결되는 페이지 버퍼의 기본적인 사이즈가 줄어질지 않고 있다.Therefore, when there are 2n cell strings in the memory cell array 110, n page buffers are required. However, as the technology continues to develop, even if the space of a bit line and the size of a transistor are smaller, the basic size of a page buffer connected to a pair of bit lines is not reduced.

따라서 낸드 플래시 메모리 소자의 면적을 줄이는데 페이지 버퍼의 개수 또는 사이즈가 크게 영향을 준다.Therefore, the number or size of page buffers greatly affects the area of NAND flash memory devices.

따라서 본 발명이 이루고자 하는 기술적 과제는 비트라인에 대응되는 페이지 버퍼의 개수를 줄임으로써 메모리 소자의 면적을 줄일 수 있도록 하는 낸드 플래시 메모리 소자를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide a NAND flash memory device capable of reducing the area of a memory device by reducing the number of page buffers corresponding to bit lines.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 낸드 플래시 메모리 소자는,The NAND flash memory device according to an aspect of the present invention for achieving the above technical problem,

낸드 플래시 메모리 소자에 있어서, 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 사이에 다수의 메모리 셀들이 직렬로 연결되는 각각 n 개의 이븐 메모리 스트링 및 오드 메모리 스트링들과, 상기 이븐 메모리 스트링들 중 하나의 메모리 스트링 및 오드 스트링들중 하나의 메모리 스트링의 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 게이트에 공통 연결되는 제 1 내지 제 n 드레인 선택 라인 및 제 1 내지 제 n 소오스 선택 라인과, 상기 이븐 메모리 스트링들의 드레인 선택 트랜지스터들에 연결되는 제 1 비트라인과, 상기 오드 메모리 스트링들의 드레인 선택 트랜지스터들에 연결되는 제 2 비트라인을 포함하는 메모리 셀 어레이; 상기 1 내지 제 n 드레인 선택 라인과, 제 1 내지 제 n 소오스 선택 라인과, 상기 메모리 셀들의 게이트에 연결되는 다수의 워드라인들을 입력 어드레스에 따라 선택하는 X 디코더; 상기 제 1 비트라인과 제 2 비트라인에 공통으로 연결되어 제어신호에 따라 제 1 또는 제 2 비트라인을 선택하여 데이터의 프로그램 또는 독출을 위한 동작을 수행하는 페이지 버퍼를 포함하고, 상기 제 1 및 제 2 비트라인과 페이 지 버퍼를 복수 개 포함하는 것을 특징으로 한다.A NAND flash memory device comprising: n even memory strings and odd memory strings each having a plurality of memory cells connected in series between a drain select transistor and a source select transistor, one memory string of the even memory strings, and First to nth drain select lines and first to nth source select lines commonly connected to the drain select transistor of one of the memory strings and the gate of the source select transistor, and the drain select transistors of the even memory strings A memory cell array comprising a first bit line coupled to the second bit line and a second bit line coupled to the drain select transistors of the odd memory strings; An X decoder for selecting the first to nth drain select lines, the first to nth source select lines, and a plurality of word lines connected to gates of the memory cells according to an input address; And a page buffer connected to the first bit line and the second bit line in common and selecting a first or second bit line according to a control signal to perform an operation for programming or reading data. And a plurality of second bit lines and page buffers.

상기 이븐 메모리 스트링 또는 오드 메모리 스트링 중 어느 하나만이 동작하는 것을 특징으로 한다.Only one of the even memory string and the odd memory string may be operated.

상기 제 1 내지 제 n 드레인 선택 라인과 제 1 내지 제 n 소오스 선택라인에 의해 선택되는 이븐 및 오드 메모리 스트링 중, 제어신호에 의해 선택되는 비트라인과 연결되는 메모리 스트링이 동작하는 것을 특징으로 한다.Among the even and odd memory strings selected by the first to nth drain selection lines and the first to nth source selection lines, a memory string connected to a bit line selected by a control signal operates.

본 발명의 또 다른 특징에 따른 낸드 플래시 메모리 소자는, According to another aspect of the present invention, a NAND flash memory device includes:

낸드 플래시 메모리 소자에 있어서, 상기 다수의 메모리 셀들이 직렬로 연결되고, 비트라인과 상기 직렬로 연결된 메모리 셀들의 일측 사이에 연결되는 드레인 선택 트랜지스터와 상기 직렬로 연결된 메모리 셀들의 타측과 공통 접지 라인의 상에 연결되는 소오스 선택 트랜지스터를 포함하는 메모리 스트링을 각각 두개 포함하는 복수의 메모리 그룹들; 행방향으로 정렬되는 메모리 셀들의 게이트 전극이 연결되는 워드라인들과, 상기 복수의 메모리 그룹들 중 홀수번째 메모리 그룹들의 드레인 선택 트랜지스터의 게이트 전극이 연결되는 제 1 드레인 선택 라인과, 소오스 선택 트랜지스터의 게이트 전극이 연결되는 제 1 소오스 선택 라인과, 상기 복수의 메모리 그룹들 중 짝수번째 메모리 그룹들의 드레인 선택 트랜지스터의 게이트 전극이 연결되는 제 2 드레인 선택 라인과, 소오스 선택 트랜지스터의 게이트 전극이 연결되는 제 2 소오스 선택 라인들이 연결되는 X 디코더; 및 이븐 비트라인을 첫 번째 라인에 연결하고 오드 비트 라인을 두 번째 라인에 연결하고 있는 다수의 페이지 버퍼들을 포함한다.In the NAND flash memory device, the plurality of memory cells are connected in series, and a drain select transistor connected between a bit line and one side of the serially connected memory cells and the other side of the serially connected memory cells and a common ground line. A plurality of memory groups each comprising two memory strings comprising a source select transistor coupled to the phase; Word lines connected to gate electrodes of memory cells aligned in a row direction, a first drain select line connected to a gate electrode of drain select transistors of odd-numbered memory groups among the plurality of memory groups, and a source select transistor A first source select line connected to a gate electrode, a second drain select line connected to a gate electrode of drain select transistors of even-numbered memory groups among the plurality of memory groups, and a first electrode connected to a gate electrode of a source select transistor An X decoder to which two source select lines are connected; And a plurality of page buffers connecting the even bit line to the first line and the odd bit line to the second line.

상기 각각의 메모리 스트링들 중 어느 하나만이 동작하는 것을 특징으로 한다.Only one of the memory strings may be operated.

상기 제 1 또는 제 2 드레인 선택 라인과 제 1 또는 제 2 소오스 선택라인에 의해 선택되는 두 개의 메모리 스트링 중, 제어신호에 의해 선택되는 비트라인과 연결되는 메모리 스트링이 동작하는 것을 특징으로 한다.A memory string connected to a bit line selected by a control signal is operated among two memory strings selected by the first or second drain select line and the first or second source select line.

상기 메모리 스트링들은 복수개의 워드라인에 의해 연결되는 것을 특징으로 한다.The memory strings are connected by a plurality of word lines.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2a는 본 발명의 제 1 실시 예에 따른 낸드 플래시 메모리 소자의 회로도이다.2A is a circuit diagram of a NAND flash memory device according to a first embodiment of the present invention.

도 2a를 참조하면, 본 발명의 제 1 실시 예에 따른 낸드 플래시 메모리 소자(200)는 데이터를 저장하는 메모리 셀들로 구성되는 메모리 셀 어레이(210)와, 입력 어드레스에 따라 상기 메모리 셀 어레이의 워드라인(WL)을 선택하는 X 디코더(220)와, 상기 메모리 셀 어레이(210)에 포함되는 다수의 비트라인들 중 한 쌍의 비트라인과 연결되어 선택되는 메모리 셀에 데이터를 프로그램하거나, 메모리 셀의 데이터를 독출 하는 제 1 내지 제 m 페이지 버퍼(PB1 내지 PBm)로 구성되는 페이지 버퍼부(230)와, 상기 제 1 내지 제 m 페이지 버퍼(PB1 내지 PBm)들에 연결되어, 입력 어드레스에 따른 데이터 입출력 경로를 제공하는 Y 디코더(240)를 포함한다.Referring to FIG. 2A, a NAND flash memory device 200 according to a first embodiment of the present invention may include a memory cell array 210 including memory cells for storing data and a word of the memory cell array according to an input address. Program data into a memory cell selected by being connected to an X decoder 220 selecting a line WL and a pair of bit lines among a plurality of bit lines included in the memory cell array 210, or A page buffer unit 230 including first to m th page buffers PB1 to PBm for reading data of the first and second page buffers PB1 to PBm, and connected to the first to m th page buffers PB1 to PBm, And a Y decoder 240 that provides a data input / output path.

메모리 셀 어레이(210)는 복수개의 메모리 셀들이 직렬로 접속되어 이루는 제 1 내지 제 n 스트링(S1 내지 Sn)이 포함된다. 상기 스트링들은 4개의 스트링에 대하여 하나의 페이지 버퍼가 연결되는데, 이때 4 개의 스트링들 중에서 첫 번째와 두 번째 스트링은 제 1 드레인 선택 라인(Drain Select Line; DSL0)과 제 1 소오스 선택 라인(Source Select Line; SSL1)과 공통으로 연결된다. 그리고 상기 4개의 스트링들 중 세 번째와 네 번째 스트링들은 제 2 드레인 선택 라인(DSL1)과 제 2 소오스 선택 라인(SSL1)과 공통으로 연결된다.The memory cell array 210 includes first to n th strings S1 to Sn formed by connecting a plurality of memory cells in series. The strings are connected to one page buffer for four strings, wherein the first and second strings of the four strings are a first drain select line (DSL0) and a first source select line (Source Select). Line; commonly connected with SSL1). Third and fourth strings of the four strings are commonly connected to the second drain select line DSL1 and the second source select line SSL1.

상기 4개의 스트링이 하나의 페이지 버퍼와 연결되기 때문에, n 개의 스트링에 대해 페이지 버퍼는 n/4 개가 된다(즉, 본 발명의 실시 예에서 m = n/4 이다). 상기 4 개의 스트링이 공유하는 페이지 버퍼와 연결된 회로는 다음과 같이 구성된다.Since the four strings are concatenated with one page buffer, there are n / 4 page buffers for n strings (that is, m = n / 4 in an embodiment of the present invention). The circuit connected to the page buffer shared by the four strings is configured as follows.

도 2b는 도 2a의 비트라인 연결 회로도이다.FIG. 2B is a bit line connection circuit diagram of FIG. 2A.

도 2b는 도 2a의 제 1 내지 제 4 스트링(S1 내지 S4)과 연결되는 제 1 페이지 버퍼(PB1)와의 연결 관계를 나타낸 도면이다.FIG. 2B is a diagram illustrating a connection relationship with the first page buffer PB1 connected to the first to fourth strings S1 to S4 of FIG. 2A.

도 2b를 참조하면, 제 1 및 제 3 스트링(S1, S3)은 오드 비트라인(BLO)에 연결되고, 제 2 및 제 4 스트링(S2, S4)은 이븐 비트라인(BLE)과 연결된다. 상기 이븐 및 오드 비트라인(BLE, BLO)과 제 1 페이지 버퍼(PB1)는 기존의 비트라인 선택부(250)와 연결된다.Referring to FIG. 2B, the first and third strings S1 and S3 are connected to the odd bit line BLO, and the second and fourth strings S2 and S4 are connected to the even bit line BLE. The even and odd bit lines BLE and BLO and the first page buffer PB1 are connected to the existing bit line selector 250.

상기 제 1 내지 제 4 스트링(S1 내지 S4)들의 선택 동작은 다음과 같다.The selection operation of the first to fourth strings S1 to S4 is as follows.

제 1 스트링(S1)을 선택하고자 할 때, 제 1 DSL(DSL0)과 제 1 SSL(SSL0)을 선택함으로써 제 1 및 제 2 스트링(S1, S2)을 선택한다. 그리고 비트라인 선택부(250)에서 오드 비트라인(BLO)을 선택하기 위해 오드 비트라인 선택 신호(SEBLO; Select Bit Line Odd)를 하이레벨로 인가한다. 따라서 제 1 스트링(S1)이 오드 비트라인(BLO)을 통해 제 1 페이지 버퍼(PB1)와 연결된다. 그리고 제 2 스트링(S2)을 선택하기 위해서는 이븐 비트라인 선택신호(SEBLE)를 하이 레벨로 인가함으로써 이븐 비트라인(BLE)이 제 1 페이지 버퍼(PB1)와 연결된다. 따라서 이븐 비트라인(BLE)과 연결되는 제 2 스트링(S2)이 선택된다.When the first string S1 is to be selected, the first and second strings S1 and S2 are selected by selecting the first DSL DSL0 and the first SSL SSL0. In order to select the odd bit line BLO, the bit line selector 250 applies an odd bit line select signal SEBLO to a high level. Therefore, the first string S1 is connected to the first page buffer PB1 through the odd bit line BLO. In order to select the second string S2, the even bit line BLE is connected to the first page buffer PB1 by applying the even bit line selection signal SEBLE to a high level. Therefore, the second string S2 connected to the even bit line BLE is selected.

제 3 및 제 4 스트링을 선택하기 위해서는 제 2 DSL(DSL1)과 제 2 SSL(SSL1)을 선택하고, 이븐 비트라인(BLE) 또는 오드 비트라인(BLO)을 제 2 페이지 버퍼(PB1)와 연결한다. 상기와 같이 제 1 내지 4 스트링(S1 내지 S4)을 각각 선택할 수 있으므로, 스트링 커플링을 효과적으로 방지하고, 페이지 버퍼의 활용도는 증가한다. To select the third and fourth strings, the second DSL DSL1 and the second SSL SSL1 are selected, and the even bit line BLE or the odd bit line BLO is connected to the second page buffer PB1. do. Since the first to fourth strings S1 to S4 can be selected as described above, string coupling can be effectively prevented and the utilization of the page buffer is increased.

또한, 2 개의 비트라인과 2개의 스트링 사이에 하나의 페이지 버퍼를 구성하기 위해서는 낸드 플래시 메모리 소자의 레이아웃을 구성하여 적용하는데 많은 어려움이 있었으나, 2 개의 비트라인과 4 개의 스트링 사이에 하나의 페이지 버퍼를 구성함으로써 공간 및 페이지 버퍼의 위치 선정에 있어서도 보다 자유롭게 된다.In addition, in order to configure a page buffer between two bit lines and two strings, there have been many difficulties in configuring and applying a layout of a NAND flash memory device, but one page buffer between two bit lines and four strings. By constructing the circuit, the position of the space and the page buffer can be freer.

상술한 바와 같이 4개의 스트링이 두 개의 비트라인(BLE 및 BLO)과 연결되어 하나의 페이지 버퍼를 공유함으로써 비트라인과 페이지 버퍼의 개수는 늘어나지 않 아도 스트링의 개수는 늘어나도록 한다.As described above, four strings are connected to two bit lines BLE and BLO to share one page buffer, thereby increasing the number of strings without increasing the number of bit lines and page buffers.

상기 본 발명의 실시 예는 4 개의 스트링이 두 개의 비트라인(BLE 및 BLO)을 통해 하나의 페이지 버퍼를 공유하기 위해 제 1 및 제 2 DSL(DSL0, DSL1) 과 제 1 및 제 2 SSL(SSL0 및 SSL1)을 이용하여 낸드 플래시 메모리 소자를 구성하였으나, 제 1 내지 제 4 DSL(DSL0 내지 DSL3)과 제 1 내지 제 4 SSL(SSL0 내지 SSL3)을 이용함으로써 8 개의 스트링이 두 개의 비트라인(BLE 및 BLO)과 하나의 페이지 버퍼를 공유하도록 구성하는 것도 가능하다. 따라서 페이지 버퍼의 개수는 증가하지 않는 상태로 스트링을 증가시킬 수 있으므로 블록의 밀도를 높여 셀 효율을 증가시킬 수 있다.According to the embodiment of the present invention, four strings share a single page buffer through two bit lines BLE and BLO, and the first and second DSLs DSL0 and DSL1 and the first and second SSLs SSL0. And the NAND flash memory device using SSL1, but eight strings are divided into two bit lines BLE by using the first to fourth DSLs DSL0 to DSL3 and the first to fourth SSLs SSL0 to SSL3. And BLO) to share one page buffer. Therefore, since the number of page buffers can be increased without increasing the number of page buffers, the cell efficiency can be increased by increasing the density of blocks.

도 3은 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 블록도이다.3 is a block diagram of a flash memory device according to a second embodiment of the present invention.

도 3을 참조하면, k 개의 스트링이 하나의 비트라인에 비트라인(BLE)을 공유하는 플래시 메모리 소자의 회로를 간략화하여 도시한 것으로, 각각 한 쌍의 스트링은 각각 공통의 드레인 선택 라인(DSL0 내지DSLk)과 소오스 선택라인(SSL0 내지 SSLk)에 연결되어 동작한다.Referring to FIG. 3, a circuit diagram of a flash memory device in which k strings share a bit line BLE in one bit line is illustrated in a simplified manner, and each pair of strings has a common drain select line DSL0 through. DSLk) and source selection lines SSL0 through SSLk.

상기 한 쌍의 스트링들을 각각 하나는 이븐 스트링으로 하고, 다른 하나는 오드 스트링으로 할 때, 이븐 스트링에 연결되는 이븐 드레인 선택 트랜지스터들은 이븐 비트라인(BLE)에 연결되고, 오드 스트링에 연결되는 오드 드레인 선택 트랜지스터들은 오드 비트라인(BLO)에 연결된다.When each of the pair of strings is an even string and the other is an odd string, even drain select transistors connected to the even string are connected to an even bit line BLE, and an odd drain connected to the odd string. The select transistors are connected to the odd bit line BLO.

따라서 다수의 드레인 선택 라인(DSL0 내지DSLk)과 소오스 선택라인(SSL0 내지 SSLk)들 중 어느 하나의 드레인 선택라인(예를 들어 DSLk)과 소오스 선택 라인 (예를 들어 SSLk)을 선택하고, 이븐 또는 오드 비트라인(BLE 또는 BLO)을 선택하면, 상기 선택된 드레인 선택 라인과 소오스 선택라인(DSLk 와 SSLk)에 공통으로 연결된 두 개의 스트링 중, 선택된 이븐 또는 오드 비트라인(BLE 또는 BLO)에 연결된 스트링이 동작하도록 선택된다.Accordingly, any one of the plurality of drain selection lines DSL0 to DSLk and the source selection lines SSL0 to SSLk and the source selection line (for example, DSLk) and the source selection line (for example, SSLk) are selected, and even or When the odd bit line (BLE or BLO) is selected, a string connected to the selected even or odd bit line (BLE or BLO) is selected from the two strings commonly connected to the selected drain select line and the source select line DSLk and SSLk. Is selected to operate.

따라서 k 개의 스트링이 하나의 비트라인을 공유한다 하여도 드레인 선택라인과 소오스 선택라인 및 비트라인의 선택을 제어함으로써 하나의 스트링만을 선택하여 비트라인에 연결하는 것이 가능하다.Therefore, even if k strings share one bit line, it is possible to select only one string and connect it to the bit line by controlling the selection of the drain select line, the source select line, and the bit line.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리 소자는 하나의 페이지 버퍼의 다수의 스트링을 비트라인의 증가 없이 연결할 수 있도록 함으로써 페이지 버퍼의 숫자와 위치에 상관없이 스트링을 늘리고, 늘어난 스트링간의 커플링 효과를 방지할 수 있는 동작 방식을 제공한다.As described above, the NAND flash memory device according to the present invention allows a plurality of strings of one page buffer to be connected without increasing the bit line, thereby increasing the string regardless of the number and position of the page buffer, and increasing the number of pairs between the strings. It provides a way of operation to prevent the ring effect.

Claims (7)

낸드 플래시 메모리 소자에 있어서,In the NAND flash memory device, 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 사이에 다수의 메모리 셀들이 직렬로 연결되는 각각 n 개의 이븐 메모리 스트링 및 오드 메모리 스트링들과,N even memory strings and odd memory strings each having a plurality of memory cells connected in series between a drain select transistor and a source select transistor; 상기 이븐 메모리 스트링들 중 하나의 메모리 스트링 및 오드 스트링들중 하나의 메모리 스트링의 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 게이트에 공통 연결되는 제 1 내지 제 n 드레인 선택 라인 및 제 1 내지 제 n 소오스 선택 라인과, First to nth drain select lines and first to nth source select lines commonly connected to a drain select transistor and a gate of a source select transistor of one of the even memory strings and one of the odd strings and, 상기 이븐 메모리 스트링들의 드레인 선택 트랜지스터들에 연결되는 제 1 비트라인과, 상기 오드 메모리 스트링들의 드레인 선택 트랜지스터들에 연결되는 제 2 비트라인을 포함하는 메모리 셀 어레이;A memory cell array including a first bit line coupled to drain select transistors of the even memory strings and a second bit line coupled to drain select transistors of the odd memory strings; 상기 1 내지 제 n 드레인 선택 라인과, 제 1 내지 제 n 소오스 선택 라인과, 상기 메모리 셀들의 게이트에 연결되는 다수의 워드라인들을 입력 어드레스에 따라 선택하는 X 디코더;An X decoder for selecting the first to nth drain select lines, the first to nth source select lines, and a plurality of word lines connected to gates of the memory cells according to an input address; 상기 제 1 비트라인과 제 2 비트라인에 공통으로 연결되어 제어신호에 따라 제 1 또는 제 2 비트라인을 선택하여 데이터의 프로그램 또는 독출을 위한 동작을 수행하는 페이지 버퍼를 포함하고,A page buffer connected to the first bit line and the second bit line in common and selecting a first or second bit line according to a control signal to perform an operation for programming or reading data; 상기 제 1 및 제 2 비트라인과 페이지 버퍼를 복수 개 포함하는 것을 특징으 로 하는 낸드 플래시 메모리 소자.And a plurality of first and second bit lines and a page buffer. 제 1항에 있어서,The method of claim 1, 상기 이븐 메모리 스트링 또는 오드 메모리 스트링 중 어느 하나만이 동작하는 것을 특징으로 하는 낸드 플래시 메모리 소자.And only one of the even memory string and the odd memory string operates. 제 1항에 있어서,The method of claim 1, 상기 제 1 내지 제 n 드레인 선택 라인과 제 1 내지 제 n 소오스 선택라인에 의해 선택되는 이븐 및 오드 메모리 스트링 중, 제어신호에 의해 선택되는 비트라인과 연결되는 메모리 스트링이 동작하는 것을 특징으로 하는 낸드 플래시 메모리 소자.A NAND memory string connected to a bit line selected by a control signal among the even and odd memory strings selected by the first to nth drain selection lines and the first to nth source selection lines Flash memory devices. 낸드 플래시 메모리 소자에 있어서,In the NAND flash memory device, 다수의 메모리 셀들이 직렬로 연결되고, 비트라인과 상기 직렬로 연결된 메모리 셀들의 일측 사이에 연결되는 드레인 선택 트랜지스터와 상기 직렬로 연결된 메모리 셀들의 타측과 공통 접지 라인의 상에 연결되는 소오스 선택 트랜지스터를 포함하는 메모리 스트링을 각각 두개 포함하는 복수의 메모리 그룹들;A plurality of memory cells are connected in series, a drain select transistor connected between a bit line and one side of the serially connected memory cells, and a source select transistor connected on the other side of the serially connected memory cells and a common ground line. A plurality of memory groups each including two memory strings; 행방향으로 정렬되는 메모리 셀들의 게이트 전극이 연결되는 워드라인들과,Word lines to which gate electrodes of memory cells aligned in a row direction are connected; 상기 복수의 메모리 그룹들 중 홀수번째 메모리 그룹들의 드레인 선택 트랜지스터의 게이트 전극이 연결되는 제 1 드레인 선택 라인과, 소오스 선택 트랜지스 터의 게이트 전극이 연결되는 제 1 소오스 선택 라인과, A first drain select line connected to a gate electrode of a drain select transistor of odd-numbered memory groups among the plurality of memory groups, a first source select line connected to a gate electrode of a source select transistor, 상기 복수의 메모리 그룹들 중 짝수번째 메모리 그룹들의 드레인 선택 트랜지스터의 게이트 전극이 연결되는 제 2 드레인 선택 라인과, 소오스 선택 트랜지스터의 게이트 전극이 연결되는 제 2 소오스 선택 라인들이 연결되는 X 디코더; 및An X decoder having a second drain select line connected to a gate electrode of a drain select transistor of even memory groups among the plurality of memory groups and a second source select line connected to a gate electrode of a source select transistor; And 이븐 비트라인을 첫 번째 라인에 연결하고 오드 비트 라인을 두 번째 라인에 연결하고 있는 다수의 페이지 버퍼들Multiple page buffers connecting the even bitline to the first line and the odd bitline to the second line 을 포함하는 낸드 플래시 메모리 메모리 소자.NAND flash memory memory device comprising a. 제 4항에 있어서,The method of claim 4, wherein 상기 각각의 메모리 스트링들 중 어느 하나만이 동작하는 것을 특징으로 하는 낸드 플래시 메모리 소자.And only one of the respective memory strings operates. 제 4항에 있어서,The method of claim 4, wherein 상기 제 1 또는 제 2 드레인 선택 라인과 제 1 또는 제 2 소오스 선택라인에 의해 선택되는 두 개의 메모리 스트링 중, 제어신호에 의해 선택되는 비트라인과 연결되는 메모리 스트링이 동작하는 것을 특징으로 하는 낸드 플래시 메모리 소자.NAND flash, characterized in that the memory string connected to the bit line selected by the control signal of the two memory strings selected by the first or second drain select line and the first or second source select line is operated. Memory elements. 제 4항에 있어서,The method of claim 4, wherein 상기 메모리 스트링들은 복수개의 워드라인에 의해 연결되는 것을 특징으로 하는 낸드 플래시 메모리 소자.And the memory strings are connected by a plurality of word lines.
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