KR100808581B1 - An input buffer circuit with glitch preventing function - Google Patents

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KR100808581B1 KR1020010086606A KR20010086606A KR100808581B1 KR 100808581 B1 KR100808581 B1 KR 100808581B1 KR 1020010086606 A KR1020010086606 A KR 1020010086606A KR 20010086606 A KR20010086606 A KR 20010086606A KR 100808581 B1 KR100808581 B1 KR 100808581B1
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Abstract

입력신호가 전원전압의 절반 정도이더라도 안정되게 어드레스 변이 검출 신호를 생성할 수 있는 입력 버퍼 회로가 개시된다. 본 발명에 의한 입력 버퍼 회로는 외부로부터 입력되는 신호의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인 경우에는 제1 제어신호를 생성하고, 다른 경우에는 제2 제어신호를 생성하는 절반 전압 검출부와, 상기 입력신호를 버퍼링하여 출력하는 제1 버퍼부와, 상기 제1 버퍼의 출력신호를 소정 시간 지연시키는 지연부와, 상기 제1 제어신호에 의해 디스에이블 되고 상기 제2 제어신호에 의해 인에이블 되며 상기 지연부의 출력신호를 버퍼링하여 출력하는 제2 버퍼부를 구비하는 것을 특징으로 한다.

Figure R1020010086606

입력 버퍼, 글리치, 어드레스 변이, 절반 전압 검출

An input buffer circuit capable of generating an address transition detection signal stably even if the input signal is about half of the power supply voltage is disclosed. The input buffer circuit according to the present invention is characterized in that the voltage Vin of the signal inputted from the outside is higher than the power supply voltage Vcc, the first reference voltage Vr1 and the second reference voltage Vr2 by Vr1 <Vin < A half voltage detector for generating a first control signal when Vr1 = Vcc / 2 - V1 and Vr2 = Vcc / 2 + V2 and generating a second control signal in other cases; A delay unit for delaying the output signal of the first buffer by a predetermined time, a second delay unit for delaying the output signal of the delay unit by being disabled by the first control signal and being enabled by the second control signal, And outputting the second buffer unit.

Figure R1020010086606

Input buffer, glitch, address transition, half voltage detection

Description

글리치 방지 기능을 갖는 입력 버퍼 회로{AN INPUT BUFFER CIRCUIT WITH GLITCH PREVENTING FUNCTION}AN INPUT BUFFER CIRCUIT WITH GLITCH PREVENTING FUNCTION WITH GLITCH PROTECTION [

도 1은 종래의 입력 버퍼 회로의 회로도.1 is a circuit diagram of a conventional input buffer circuit;

도 2는 본 발명의 일 실시예에 의한 입력 버퍼 회로의 회로도.2 is a circuit diagram of an input buffer circuit according to an embodiment of the present invention;

본 발명은 입력 버퍼 회로에 관한 것으로서, 특히 글리치 방지(glitch preventing) 기능을 갖는 입력 버퍼 회로에 관한 것이다. The present invention relates to an input buffer circuit, and more particularly to an input buffer circuit having a glitch preventing function.

에스램(SRAM)에서 입력 버퍼에 전원전압(Vcc)의 절반 정도 되는 입력신호가 인가되면, 외부 어드레스에 대한 정보를 제대로 인식하지 못해서 칩(chip)이 불안정한 상태로 동작하게 된다. When an input signal of about half the power supply voltage (Vcc) is applied to the input buffer in the SRAM, the chip does not recognize the information on the external address and operates in an unstable state.

도 1은 종래의 입력 버퍼의 회로도이다. 도 1에서 Vcc는 전원단자를, Vss는 접지단자를 각각 표시한다. 도 1에 도시되어 있는 바와 같이, 외부로부터 입력되는 신호(IN)는 PMOS 트랜지스터(MP12)와 NMOS 트랜지스터(MN11)의 게이트에 인가된다. 칩 선택 신호(CS)는 인버터(IV11)에 인가되어, 반전된 후 NMOS 트랜지스터(MP11, MN12)의 게이트에 인가된다. 먼저, 칩 선택 신호(CS)가 로우 레벨이면 NMOS 트랜지 스터(MN12)가 턴온 되므로 노드(nd11)는 로우 레벨로 초기화된다. 그리고 칩 선택 신호(CS)가 하이 레벨이면 PMOS 트랜지스터(MP11)가 턴온 되므로 노드(nd11)는 입력신호(IN)의 반전된 레벨을 갖는다. 노드(nd11)의 신호는 3개의 인버터(IN12, IV13, IV14)를 경유하여 출력신호(OUT)로서 출력되고, 인버터(IV12)의 출력신호는 어드레스 변이 검출 발생부(102)로 인가된다. 어드레스 변이 검출 발생부(102)는 입력신호(IN)가 하이 레벨에서 로우 레벨로, 또는 로우 레벨에서 하이 레벨로 바뀔 때마다 어드레스 변이 검출(address transition detection : 이하, "ATD"라고 함) 신호를 발생한다. 그리고 이렇게 발생된 ATD 신호들을 합쳐서 칩 내부를 제어하는 신호들을 생성한다. 1 is a circuit diagram of a conventional input buffer. 1, Vcc denotes a power supply terminal, and Vss denotes a ground terminal. As shown in Fig. 1, an externally input signal IN is applied to the gates of the PMOS transistor MP12 and the NMOS transistor MN11. The chip select signal CS is applied to the inverter IV11, inverted and then applied to the gates of the NMOS transistors MP11 and MN12. First, when the chip select signal CS is at a low level, the NMOS transistor MN12 is turned on, so that the node nd11 is initialized to a low level. When the chip select signal CS is at the high level, the PMOS transistor MP11 is turned on, so that the node nd11 has the inverted level of the input signal IN. The signal of the node nd11 is outputted as the output signal OUT via the three inverters IN12, IV13 and IV14 and the output signal of the inverter IV12 is applied to the address transition detection generating section 102. [ The address transition detection generating section 102 outputs an address transition detection (hereinafter referred to as "ATD ") signal every time the input signal IN changes from a high level to a low level or from a low level to a high level Occurs. The generated ATD signals are combined to generate signals for controlling the inside of the chip.

그런데 입력신호(IN)가 전원전압(Vcc)의 절반 근처이면 노드(nd11)의 전위가 불안정해져서 ATD 신호가 계속 발생되거나, 또는 ATD 신호의 폭이 불규칙해진다. 이렇게 불안정한 ATD 신호들을 합쳐서 칩 내부를 제어하는 신호를 생성하면 칩이 비정상적인 동작을 하게 되는 문제점이 있다. However, when the input signal IN is near half of the power source voltage Vcc, the potential of the node nd11 becomes unstable and the ATD signal continues to be generated, or the width of the ATD signal becomes irregular. If the unstable ATD signals are combined to generate a signal for controlling the inside of the chip, there is a problem that the chip operates abnormally.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 입력신호가 전원전압의 절반 정도이더라도 안정되게 어드레스 변이 검출 신호를 생성할 수 있는 입력 버퍼 회로를 제공하는 것을 일 목적으로 한다. It is an object of the present invention to provide an input buffer circuit capable of stably generating an address transition detection signal even if the input signal is about half of the power supply voltage.

또한 본 발명은 글리치 방지 기능이 있는 입력 버퍼 회로를 제공하는 것을 다른 목적으로 한다. Another object of the present invention is to provide an input buffer circuit having a glitch prevention function.

이러한 목적을 이루기 위한 본 발명은 글리치 방지 기능이 있는 입력 버퍼 회로에 있어서, 외부로부터 입력되는 신호의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인 경우에는 제1 제어신호를 생성하고, 다른 경우에는 제2 제어신호를 생성하는 절반 전압 검출부와, 상기 입력신호를 버퍼링하여 출력하는 제1 버퍼부와, 상기 제1 버퍼의 출력신호를 소정 시간 지연시키는 지연부와, 상기 제1 제어신호에 의해 디스에이블 되고 상기 제2 제어신호에 의해 인에이블 되며 상기 지연부의 출력신호를 버퍼링하여 출력하는 제2 버퍼부를 구비하는 것을 특징으로 한다. According to an aspect of the present invention, there is provided an input buffer circuit having a glitch protection function, wherein a voltage Vin of a signal input from the outside is a power supply voltage Vcc, a first reference voltage Vr1, ) For generating a first control signal when Vr1 <Vin <Vr2 (where Vr1 = Vcc / 2 - V1 and Vr2 = Vcc / 2 + V2) A delay unit for delaying an output signal of the first buffer by a predetermined time; and a control unit which is disabled by the first control signal and outputs the second control signal, And a second buffer unit which is enabled by the delay unit and buffers the output signal of the delay unit and outputs the buffered signal.

지연부의 출력신호를 래치하는 제1 래치부를 더 구비하는 것이 바람직하며, 이 때 제2 버퍼부는 제1 래치부의 출력신호를 버퍼링하여 출력한다. 제2 버퍼부의 출력신호를 버퍼링하여 출력하는 제2 래치부를 더 구비하는 것이 더욱 바람직하다. 또한 제2 래치부의 출력신호를 수신하여 어드레스 변이 검출 신호를 생성하는 어드레스 변이 검출부(address transition detector)를 더 구비할 수 있다. And a first latch unit latching an output signal of the delay unit, wherein the second buffer unit buffers and outputs the output signal of the first latch unit. And a second latch unit for buffering and outputting an output signal of the second buffer unit. And an address transition detector for receiving an output signal of the second latch and generating an address transition detection signal.

이와 같은 본 발명의 구성에 의하면, 입력 버퍼에 Vcc/2 정도의 신호가 인가되면 이 신호를 입력 버퍼의 내부로 전달하지 않고, 제1 기준전압보다 작거나 제2 기준전압보다 큰 신호가 인가될 때에만 내부로 전달하여 입력 버퍼의 글리치를 제거할 수 있다. 따라서 반도체 메모리 장치에서 어드레스 변이 검출이 정상적으로 이루어질 수 있도록 한다. According to the configuration of the present invention, when a signal of about Vcc / 2 is applied to the input buffer, the signal is not transferred to the inside of the input buffer, and a signal smaller than the first reference voltage or larger than the second reference voltage is applied The glitches of the input buffer can be removed. Therefore, the address shift detection can be normally performed in the semiconductor memory device.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설 명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, like reference numerals are used to refer to the same or similar components and signals.

도 2는 본 발명의 일 실시예에 의한 입력 버퍼의 회로도이다. 도 2에 도시되어 있는 바와 같이, 입력 버퍼 회로(200)는 절반 전압 검출부(201)와 버퍼부(205)와 지연부(206)와 제2 버퍼부(210)를 구비하고 있다. 또한 제1 래치부(208)와 제2 래치부(212)와 ATD 발생부(214)를 구비하고 있다. 도 2에서 IN은 입력신호를, CS는 칩 선택 신호를 가리키며, OUT는 입력 버퍼 회로(200)의 출력신호를, ATD는 어드레스 변이 검출 신호를 가리킨다. 2 is a circuit diagram of an input buffer according to an embodiment of the present invention. 2, the input buffer circuit 200 includes a half voltage detection unit 201, a buffer unit 205, a delay unit 206, and a second buffer unit 210. And further includes a first latch portion 208, a second latch portion 212, and an ATD generating portion 214. 2, IN denotes an input signal, CS denotes a chip selection signal, OUT denotes an output signal of the input buffer circuit 200, and ATD denotes an address transition detection signal.

먼저 절반 전압 검출부(201)는 외부로부터 입력되는 신호(IN)의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인지 여부를 판정하는 역할을 한다. 본 실시예에서 V1과 V2는 0.5V 이다. 도 2에 도시되어 있는 바와 같이, 절반 전압 검출부(201)는 2개의 센스 앰프(202, 203)와 배타적 논리합(exclusive-OR) 연산을 수행하는 논리 게이트(204)로 이루어진다. 센스 앰프(202)는 2개의 PMOS 트랜지스터(MP21, MP22)와 3개의 NMOS 트랜지스터(MN21, MN22, MN23)로 구성된 차동 증폭기의 구조를 가지고 있으며, 입력신호(IN)와 제1 기준전압(Vr1)을 비교하는 역할을 한다. 센스 앰프(203)는 2개의 PMOS 트랜지스터(MP23, MP24)와 3개의 NMOS 트랜지스터(MN24, MN25, MN26)로 구성된 차동 증폭기의 구조를 가지고 있으며, 입력신호(IN)와 제2 기준전압(Vr2)을 비교하는 역할을 한다. 논리 게이트(204)는 센스 앰프(202)의 출력단자(nd21)에 인가되는 신호와 센스 앰프(203)의 출력단자(nd22)에 인가되는 신호에 대해 배타적 논리합 연산을 수행하고, 그 연산 결과를 버퍼부(210)로 제공한다. First, the half-voltage detecting unit 201 detects that the voltage Vin of the signal IN input from the outside is higher than the power source voltage Vcc, the first reference voltage Vr1, the second reference voltage Vr2, Vr1 <Vin <Vr2 (Here, Vr1 = Vcc / 2 - V1 and Vr2 = Vcc / 2 + V2). In the present embodiment, V1 and V2 are 0.5V. As shown in FIG. 2, the half-voltage detecting section 201 is composed of a logic gate 204 performing an exclusive-OR operation with two sense amplifiers 202 and 203. The sense amplifier 202 has a structure of a differential amplifier composed of two PMOS transistors MP21 and MP22 and three NMOS transistors MN21, MN22 and MN23. The sense amplifier 202 receives the input signal IN and the first reference voltage Vr1, . The sense amplifier 203 has a structure of a differential amplifier composed of two PMOS transistors MP23 and MP24 and three NMOS transistors MN24, MN25 and MN26. The sense amplifier 203 receives the input signal IN and the second reference voltage Vr2, . The logic gate 204 performs an exclusive OR operation on the signal applied to the output terminal nd21 of the sense amplifier 202 and the signal applied to the output terminal nd22 of the sense amplifier 203, And provides it to the buffer unit 210.

버퍼부(205)는 칩 선택 신호(CS)에 의해 인에이블 되어 입력신호(IN)를 버퍼링하는 역할을 한다. 칩 선택 신호(CS)는 인버터(IV21)에 의해 반전되어 NMOS 트랜지스터(MN28)의 게이트와 PMOS 트랜지스터(MP25)의 게이트에 인가된다. 칩 선택 신호(CS)가 로우 레벨이면 NMOS 트랜지스터(MN28)가 턴온 되어 노드(nd24)는 로우 레벨로 초기화된다. 칩 선택 신호(CS)가 하이 레벨이면 PMOS 트랜지스터(MP25)가 턴온 되며, 입력신호(IN)가 하이 레벨이면 NMOS 트랜지스터(MN27)를 경유하여 노드(nd24)로 로우 레벨의 신호를 출력하고, 입력신호(IN)가 로우 레벨이면 PMOS 트랜지스터(MP26)를 경유하여 하이 레벨의 신호를 출력한다. 노드(nd24)의 신호는 인버터(IV22)에서 반전되어 지연부(206)로 인가된다. The buffer unit 205 is enabled by the chip select signal CS to buffer the input signal IN. The chip select signal CS is inverted by the inverter IV21 and applied to the gate of the NMOS transistor MN28 and the gate of the PMOS transistor MP25. When the chip select signal CS is at a low level, the NMOS transistor MN28 is turned on and the node? 24 is initialized to a low level. When the chip select signal CS is at a high level, the PMOS transistor MP25 is turned on. When the input signal IN is at a high level, a low level signal is outputted to the node nd24 via the NMOS transistor MN27, And outputs a high level signal via the PMOS transistor MP26 if the signal IN is at a low level. The signal of the node nd 24 is inverted by the inverter IV 22 and applied to the delay unit 206.

지연부(206)는 버퍼부(205)의 출력신호를 소정 시간 지연시켜서 래치부(208)로 제공한다. 입력신호(IN)와 칩 선택 신호(CS)의 인가에 따른 논리 게이트(204)의 출력신호와 버퍼부(205)의 출력신호가 거의 동일하게 버퍼부(210)에 도달하도록 하는 역할을 한다. 래치부(208)는 인버터(IV23, IV24)로 이루어지며, 지연부(206)의 출력신호를 래치하고, 이를 버퍼부(210)로 제공한다. 래치부(208)는 절반 전압 검출부(201)의 출력신호와 버퍼부(205)의 출력신호가 버퍼부(210)에 도달하는 시간의 불일치로 입력 버퍼 회로(200)가 전체적으로 오동작 하는 것을 방지하는 역할을 한다. The delay unit 206 delays the output signal of the buffer unit 205 by a predetermined time and provides it to the latch unit 208. [ The output signal of the logic gate 204 and the output signal of the buffer unit 205 according to the application of the input signal IN and the chip selection signal CS reach the buffer unit 210 almost in the same manner. The latch unit 208 consists of inverters IV23 and IV24 and latches the output signal of the delay unit 206 and provides it to the buffer unit 210. [ The latch unit 208 prevents the input buffer circuit 200 from malfunctioning as a whole due to a mismatch between the output signal of the half-voltage detecting unit 201 and the output signal of the buffer unit 205 to reach the buffer unit 210 It plays a role.

버퍼부(210)는 절반 전압 검출부(201)로부터 출력되어 노드(nd23)에 인가되 는 신호에 의해 인에이블/디스에이블이 제어된다. 도 2에 도시되어 있는 바와 같이, 노드(nd23)의 신호는 PMOS 트랜지스터(MP27)의 게이트로 제공되고, 인버터(IV25)에 의해 반전되어 NMOS 트랜지스터(MN30)의 게이트로 제공된다. PMOS 트랜지스터(MP27)의 소오스는 전원단자(Vcc)에 연결되고, 게이트는 노드(nd23)에 연결되며, 드레인은 PMOS 트랜지스터(MP28)의 소오스에 연결된다. PMOS 트랜지스터(MP28)의 소오스는 PMOS 트랜지스터(MP27)의 드레인에 연결되고, 게이트는 래치부(208)의 출력단자에 연결되며, 드레인은 NMOS 트랜지스터(MN29)의 드레인에 연결된다. NMOS 트랜지스터(MN29)의 드레인은 PMOS 트랜지스터(MP28)의 드레인에 연결되어 버퍼부(210)의 출력단자를 구성하고, 게이트는 PMOS 트랜지스터(MP28)와 같이 래치부(208)의 출력단자에 연결되며, 소오스는 NMOS 트랜지스터(MN30)의 드레인에 연결되어 있다. NMOS 트랜지스터(MN30)의 드레인은 NMOS 트랜지스터(MN29)의 소오스에 연결되고, 게이트는 인버터(IV25)의 출력단자에 연결되며, 소오스는 접지단자(Vss)에 연결된다. 버퍼부(210)는 노드(nd23)의 신호가 로우 레벨일 때 인에이블 되어 래치부(208)의 출력신호를 반전시켜서 인버터(IV26)로 제공한다. The buffer unit 210 is enabled / disabled by a signal output from the half-voltage detecting unit 201 and applied to the node nd23. As shown in Fig. 2, the signal of the node nd23 is provided to the gate of the PMOS transistor MP27, inverted by the inverter IV25 and provided to the gate of the NMOS transistor MN30. The source of the PMOS transistor MP27 is connected to the power supply terminal Vcc, the gate is connected to the node nd23, and the drain is connected to the source of the PMOS transistor MP28. The source of the PMOS transistor MP28 is connected to the drain of the PMOS transistor MP27, the gate is connected to the output terminal of the latch unit 208, and the drain is connected to the drain of the NMOS transistor MN29. The drain of the NMOS transistor MN29 is connected to the drain of the PMOS transistor MP28 to constitute the output terminal of the buffer unit 210 and the gate thereof is connected to the output terminal of the latch unit 208 like the PMOS transistor MP28 , And the source is connected to the drain of the NMOS transistor MN30. The drain of the NMOS transistor MN30 is connected to the source of the NMOS transistor MN29, the gate thereof is connected to the output terminal of the inverter IV25, and the source is connected to the ground terminal Vss. The buffer unit 210 is enabled when the signal of the node nd23 is at the low level, inverts the output signal of the latch unit 208, and provides it to the inverter IV26.

인버터(IV26)를 경유하여 버퍼부(210)의 출력신호는 래치부(212)로 제공된다. 래치부(212)는 2개의 인버터(IV27, IV28)로 이루어져 있으며, 래치부(208)와 같이 안정된 동작을 위해 구비된다. 인버터(IV29)를 경유하여 래치부(212)의 출력신호는 반전되어 출력신호(OUT)로서 출력된다. ATD 발생부(214)는 래치부(212)의 출력신호를 수신하여 ATD 신호를 생성한다. 래치부(212)의 출력신호가 하이 레벨에 서 로우 레벨로, 또는 로우 레벨에서 하이 레벨로 바뀔 때 ATD 신호가 발생된다.The output signal of the buffer unit 210 is supplied to the latch unit 212 via the inverter IV26. The latch unit 212 is composed of two inverters IV27 and IV28 and is provided for stable operation like the latch unit 208. [ The output signal of the latch unit 212 is inverted and outputted as the output signal OUT via the inverter IV29. The ATD generator 214 receives the output signal of the latch 212 and generates an ATD signal. An ATD signal is generated when the output signal of the latch unit 212 is changed from a high level to a low level or from a low level to a high level.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The embodiments described herein are for the purpose of enabling those skilled in the art to readily understand and practice the present invention, and are not intended to limit the scope of the present invention. Accordingly, it should be noted that various modifications and changes may be made by those skilled in the art within the scope of the present invention. The scope of the present invention is principally determined by the following claims.

이와 같은 본 발명의 구성에 의하면, 입력 버퍼에 Vcc/2 정도의 신호가 인가되면 이 신호를 입력 버퍼의 내부로 전달하지 않고, 제1 기준전압보다 작거나 제2 기준전압보다 큰 신호가 인가될 때에만 내부로 전달하여 입력 버퍼의 글리치를 제거할 수 있다. 따라서 반도체 메모리 장치에서 어드레스 변이 검출이 정상적으로 이루어질 수 있도록 한다. According to the configuration of the present invention, when a signal of about Vcc / 2 is applied to the input buffer, the signal is not transferred to the inside of the input buffer, and a signal smaller than the first reference voltage or larger than the second reference voltage is applied The glitches of the input buffer can be removed. Therefore, the address shift detection can be normally performed in the semiconductor memory device.

Claims (6)

글리치 방지 기능이 있는 입력 버퍼 회로에 있어서,In an input buffer circuit having a glitch protection function, 외부로부터 입력되는 입력신호의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인 경우에는 제1 제어신호를 생성하고, 다른 경우에는 제2 제어신호를 생성하는 절반 전압 검출부와,The voltage Vin of the input signal inputted from the outside is higher than the power supply voltage Vcc, the first reference voltage Vr1 and the second reference voltage Vr2 by Vr1 <Vin <Vr2 (where Vr1 = Vcc / 2 - V1 Vr2 = Vcc / 2 + V2), and generates a second control signal in other cases; 상기 입력신호를 버퍼링하여 출력하는 제1 버퍼부와,A first buffer unit for buffering and outputting the input signal, 상기 제1 버퍼의 출력신호를 소정 시간 지연시키는 지연부와,A delay unit for delaying an output signal of the first buffer by a predetermined time; 상기 제1 제어신호에 의해 디스에이블 되고 상기 제2 제어신호에 의해 인에이블 되며 상기 지연부의 출력신호를 버퍼링하여 출력하는 제2 버퍼부를A second buffer unit that is disabled by the first control signal and is enabled by the second control signal and buffers and outputs the output signal of the delay unit; 구비하는 것을 특징으로 하는 입력 버퍼 회로.And the input buffer circuit. 제 1 항에 있어서,The method according to claim 1, 상기 지연부의 출력신호를 래치하는 제1 래치부를 더 구비하며,And a first latch unit latching an output signal of the delay unit, 상기 제2 버퍼부는 상기 래치부의 출력신호를 버퍼링하여 출력하는 것을 특징으로 하는 입력 버퍼 회로.Wherein the second buffer unit buffers an output signal of the latch unit and outputs the buffered signal. 제 1 항에 있어서,The method according to claim 1, 상기 제2 버퍼부의 출력신호를 버퍼링하여 출력하는 제2 래치부를 더 구비하 는 것을 특징으로 하는 입력 버퍼 회로.And a second latch unit for buffering the output signal of the second buffer unit and outputting the buffered output signal. 제 3 항에 있어서, The method of claim 3, 상기 제2 래치부의 출력신호를 수신하여 어드레스 변이 검출 신호를 생성하는 어드레스 변이 검출부(address transition detector)를 더 구비하는 것을 특징으로 하는 입력 버퍼 회로. Further comprising an address transition detector for receiving an output signal of the second latch and generating an address transition detection signal. 제 1 항에 있어서,The method according to claim 1, 상기 절반 전압 검출부는The half- 상기 입력전압(Vin)과 상기 제1 기준전압의 크기를 비교하는 제1 비교수단과,First comparison means for comparing the magnitude of the input voltage Vin with the magnitude of the first reference voltage, 상기 입력전압(Vin)과 상기 제2 기준전압의 크기를 비교하는 제2 비교수단과,Second comparing means for comparing the magnitude of the input voltage Vin with the magnitude of the second reference voltage, 상기 제1 비교수단과 제2 비교수단의 출력신호에 대해 배타적 논리합(Exclusive-OR) 연산을 수행하는 논리 게이트를 A logic gate for performing an Exclusive-OR operation on the output signals of the first comparing means and the second comparing means; 구비하는 것을 특징으로 하는 입력 버퍼 회로.And the input buffer circuit. 제 5 항에 있어서,6. The method of claim 5, 상기 제2 버퍼부는The second buffer unit 상기 논리 게이트의 출력신호를 반전시키는 인버터와,An inverter for inverting an output signal of the logic gate, 소오스는 전원단자에 연결되고, 게이트에는 상기 논리 게이트의 출력신호가 입력되는 제1 PMOS 트랜지스터와,A first PMOS transistor having a source connected to a power supply terminal, a gate receiving an output signal of the logic gate, 소오스는 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 게이트에는 상기 지연부의 출력신호가 입력되는 제2 PMOS 트랜지스터와,A second PMOS transistor having a source connected to a drain of the first PMOS transistor, a gate receiving an output signal of the delay unit, 드레인은 상기 제2 PMOS 트랜지스터의 드레인에 연결되고, 게이트에는 상기 지연부의 출력신호가 입력되는 제1 NMOS 트랜지스터와,A first NMOS transistor having a drain connected to a drain of the second PMOS transistor, a gate receiving an output signal of the delay unit, 드레인은 상기 제1 NMOS 트랜지스터의 소오스에 연결되고, 게이트에는 상기 인버터의 출력신호가 입력되며, 소오스는 접지단자에 연결되는 제2 NMOS 트랜지스터를 A drain connected to a source of the first NMOS transistor, an output signal of the inverter input to a gate, and a source connected to a ground terminal, 구비하며, 상기 제2 버퍼부의 출력단자는 상기 제1 NMOS 트랜지스터의 드레인인 것을 특징으로 하는 입력 버퍼 회로.And an output terminal of the second buffer unit is a drain of the first NMOS transistor.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699862B1 (en) 2005-08-26 2007-03-27 삼성전자주식회사 Dual reference input receiver of semiconductor device and method for receiving input data signal
KR100712998B1 (en) * 2005-10-06 2007-05-02 주식회사 하이닉스반도체 Buffer
KR100838367B1 (en) * 2007-04-05 2008-06-13 주식회사 하이닉스반도체 Semiconductor memory device having two stage input buffer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0130037B1 (en) * 1993-12-18 1998-04-06 김광호 Semiconductor integrated circuit input buffer
KR19980026512A (en) * 1996-10-09 1998-07-15 김광호 Trip adjustment circuit of input buffer circuit
KR19990004875A (en) * 1997-06-30 1999-01-25 김영환 Input buffer of semiconductor memory device
KR20000038596A (en) * 1998-12-08 2000-07-05 윤종용 Input buffer of semiconductor memory device
KR20000043230A (en) * 1998-12-28 2000-07-15 김영환 Data input buffer
KR20010005098A (en) * 1999-06-30 2001-01-15 김영환 Device and method for controlling input buffer of DDR SDRAM

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0130037B1 (en) * 1993-12-18 1998-04-06 김광호 Semiconductor integrated circuit input buffer
KR19980026512A (en) * 1996-10-09 1998-07-15 김광호 Trip adjustment circuit of input buffer circuit
KR19990004875A (en) * 1997-06-30 1999-01-25 김영환 Input buffer of semiconductor memory device
KR20000038596A (en) * 1998-12-08 2000-07-05 윤종용 Input buffer of semiconductor memory device
KR20000043230A (en) * 1998-12-28 2000-07-15 김영환 Data input buffer
KR20010005098A (en) * 1999-06-30 2001-01-15 김영환 Device and method for controlling input buffer of DDR SDRAM

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