KR100805528B1 - 반도체 메모리 장치에서의 선택적 리프레시 방법 및 시스템 - Google Patents

반도체 메모리 장치에서의 선택적 리프레시 방법 및 시스템 Download PDF

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Abstract

반도체 메모리 장치에서 데이터를 리프레시하는 방법 및 장치가 개시되고, 이 반도체 메모리 장치에서 리프레시 동작은 제한된 개수의 열을 위해 수행된다. 상기 열의 제한된 개수는, 예컨대, 감시된 기록 동작에 의해 결정된 것처럼, 유효한 데이터를 포함하는 열만을 포함할 수도 있다.

Description

반도체 메모리 장치에서의 선택적 리프레시 방법 및 시스템{METHOD AND APPARATUS FOR PARTIAL REFRESHING OF DRAM}
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 리프레시를 필요로 하는 메모리 셀을 갖는 동적 반도체 메모리 장치에 관한 것이다.
극히 미세한 CMOS 기술의 발달은 DRAM(Dynamic RAM) 장치, PSRAM(Pseudo Static RAM) 장치 등과 같은 고속의 반도체 메모리 장치들의 수요를 증가시켜왔다. 본 명세서에서, 그러한 메모리 장치들은 공통적으로 DRAM 장치로서 참조된다. 이러한 장치들은 하나의 반도체 및 하나의 커패시터를 포함하는 메모리 셀을 이용한다. 누설로 인하여, 메모리 셀은 주기적인 리프레시가 필요하고 이를 통해 이 메모리 셀에 저장된 데이터를 오류 또는 시간 경과로 인한 손실로부터 보호한다. 메모리 셀에 저장된 데이터는 액세스 될 때 자동으로 풀 로직 레벨로 재저장된다(예컨대, 독출 또는 기록 동작). 그러므로, DRAM 장치는 전형적으로 메모리 셀 리프레시를 촉진시키기 위한 리프레시 회로를 포함한다.
도 1은 네 개의 뱅크(1040-1043)에 배치된 메모리 셀의 열(row)을 리프레시하기 위해서 종래의 리프레시 회로(120)를 이용한 바람직한 DRAM 장치(100)를 나타낸다. 도시한 바와 같이, 리프레시 회로(120)는 일반적으로 리프레시 타이머(122) 및 리프레시 주소 계수기(126)를 포함한다. 리프레시 타이머(122)는, 명령 버스(128)를 통해서 외부 장치에 의해 송신된 자체- 리프레시 명령을 명령 디코더(112)가 검출하는 것에 응답하여, 자체- 리프레시 모드가 개시될 때 작동된다. 작동되면, 리프레시 타이머는 주기적인 리프레시 요청 신호를 발생하며, 이 신호는 뱅크 제어 로직(106)을 통해 리프레시 동작을 개시한다. 리프레시 요청 신호의 빈도는 각 열을 확보하도록 선택되고, 각 열은 메모리 셀의 최소 지정 유지 시간 내에 액세스 된다.
리프레시 요청 신호에 응답하여, 뱅크 제어 로직은 리프레시 주소 계수기(126)에 의해 발생된 열 주소(row address, RA)로서 표시되는 메모리의 열을 리프레시한다. 열 주소의 상위 비트는 어떤 뱅크(104)가 리프레시될 열을 포함하는지를 나타낼 것이다. 리프레시 요청 신호는 또한 지연 회로(124)를 작동시킬 수도 있고, 그 출력은 리프레시 주소 계수기가 열 주소를 증가시키도록 신호를 보낸다. 도시한 바와 같이, 외부 리프레시 명령(예컨대, 자동-리프레시 명령)은, OR 게이트(128)를 통해서, 리프레시 요청을 개시하고 리프레시 주소 계수기가 열 주소를 증가시키도록 신호를 보낼 수도 있다.
셀의 각 열은 지정된 셀 유지 시간 내에 액세스 되어야 하므로, 리프레시 동 작은 빈번히 일어난다. 결과적으로, 메모리 셀을 리프레시하는 것은 전력-소비 루틴이다. 배터리로 전력을 공급하는 컴퓨터 시스템(예컨대, 팜-탑 컴퓨터, 이동 및 핸드-헬드 전자 장치 등과 같은)에서, 전력 소비의 최소화는 매우 중요하다. 메모리의 전력 소비를 감소시킬 하나의 방법은 부분 어레이 리프레시(partial array refresh, PAR) 방식으로 공지되었다. 다수의 메모리 뱅크들을 갖는 DRAM 장치에서 PAR 방식을 이용하면, 메모리 셀이 유효한 데이터를 포함하는 메모리 뱅크만이 리프레시 된다.
도 2는 네 개의 뱅크(1040-1043)를 구비한 DRAM 장치에서 사용하기 위한 바람직한 PAR 방식의 논리적 다이어그램을 나타낸다. 모드 레지스터(도 1에 도시한 모드 레지스터(114))의 비트는 어떤 주소 범위에서 리프레시 동작이 발생할지에 대해 결정하도록 프로그램될 수도 있다. 도시한 바와 같이, 모든 네 개의 뱅크, 첫 번째 두 개의 뱅크, 제1 뱅크, 또는 제1 뱅크의 단지 절반만이 선택될 수도 있다. 자체-리프레시 전류는 선택된 뱅크의 개수에 비례할 것이다. 예컨대, 자체-리프레시 전류는, 단지 첫 번째 두 개의 뱅크가 선택된다면, 50%가 감소할 것이다.
그러나, PAR 방식이 갖는 하나의 단점은, DRAM 및 DDR DRAM과 같은 다중 뱅크 메모리의 성능이, 서로 다른 뱅크를 포함하는 동작을 인터리빙 함으로써 종종 최적화되고, 따라서 각 뱅크로의 액세스와 관련된 어느 정도의 지연 시간이 감추어져 있다는 것이다. 예컨대, 두 개 또는 그 이상의 뱅크를 인터리빙 방법으로 동작함으로써, 선-충전 시간 또는 뱅크 활성화로부터 행 액세스까지의 시간이 감추어질 수도 있다. 그러나, PAR 방식에서 단지 하나의 뱅크가 선택된다면, 다중 뱅크 동작은 더 이상 이용 가능한 옵션이 아니다. PAR 방식이 지닌 다른 단점은 선택된 뱅크에서의 모든 메모리 셀이 실제로 유효한 데이터를 포함하는 것 같지는 않다는 것이다. 결과적으로, 계속해서 리프레시될 유효한 데이터를 포함하지 않는 열의 개수로 인하여, 전력의 절약이 극대화되지 않는다.
따라서, 반도체 메모리 장치에서 향상된 데이터 리프레시 방법 및 회로 구성이 필요하다.
본 발명의 실시예는 일반적으로 반도체 메모리 장치의 데이터 리프레시 방법 및 회로 구성을 제공하며, 이 반도체 메모리 장치의 리프레시 동작은 제한된 열의 개수만큼 수행된다.
일 실시예는 반도체 메모리 장치에서 전류를 감소시키는 방법을 제공하며, 이 반도체 메모리 장치는 메모리 셀의 다수의 열을 포함한다. 이 방법은 일반적으로 리프레시될 메모리 셀의 열을 나타내는 다수의 비트를 유지하는 단계, 및 다수의 비트에 의해서 표시되는 것과 같은 리프레시될 열만을 리프레시하는 단계를 포함한다.
다른 실시예는 하나 또는 그 이상의 반도체 메모리 장치에서 선택적으로 메모리 셀의 열을 리프레시하는 방법을 제공한다. 이 방법은 일반적으로 메모리 셀에의 기록 동작을 감시하는 단계, 감시된 기록 동작과 관련된 메모리 셀을 포함하는 열을 나타내는 다수의 비트를 유지하는 단계, 및 다수의 비트를 기반으로 리프레시 동작이 수행되는 열의 개수를 제한하는 단계를 포함한다.
다른 실시예는 반도체 메모리 장치를 제공하며, 이 반도체 장치는 메모리 셀의 다수의 열, 리프레시 회로, 열 상태 회로 및 리프레시 작동 회로를 포함한다. 리프레시 회로는 일반적으로 메모리 장치가 자체-리프레시 모드가 될 때, 메모리 셀의 열을 위한 리프레시 요청을 송신하도록 구성된다. 열 상태 회로는 일반적으로 리프레시될 열을 나타내는 다수의 비트를 유지시키도록 구성된다. 리프레시 작동 회로는 일반적으로 열 상태 회로의 비트를 기반으로 리프레시 요청이 발송되는 열의 개수를 제한한다.
다른 실시예는 일반적으로 메모리 장치를 포함하는 시스템을 제공하며, 이 메모리 장치는 메모리 셀의 다수의 열 및 메모리 제어기를 포함한다. 메모리 장치는 기록된 메모리 셀을 포함하는 열이 나타내는 열 데이터를 기반으로, 자체-리프레시 동안에, 리프레시될 열의 개수를 제한하도록 구성된다. 메모리 제어기는 메모리 장치로의 기록 동작을 감시하도록 구성되고, 이 감시된 기록 동작을 기반으로 열 데이터를 발생하고, 그리고 자체-리프레시 모드에서 메모리 장치에 저장하기에(placing) 앞서서 이 열 데이터를 메모리 장치로 전송한다.
본 발명이 가르치는 것은 첨부된 도면과 연계하여 다음의 상세한 설명을 참조함으로써 쉽게 이해될 수 있으며, 도면에는:
도 1은 종래 기술에 따른 리프레시 회로를 이용한 바람직한 반도체 메모리 장치를 나타낸다.
도 2는 종래 기술에 따른 부분 어레이 리프레시(partial array refresh, PAR) 방식의 논리적 블록 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 바람직한 리프레시 회로를 나타낸다.
도 4는 도 3에서 나타낸 바람직한 리프레시 회로에서 이용되는 신호의 바람직한 타이밍 다이어그램이다.
도 5a는 본 발명의 일 실시예에 따른 도 3의 상태 램 블록의 메모리 셀의 바람직한 회로 구성을 나타낸다.
도 5b는 본 발명의 일 실시예에 따른 도 3의 상태 램 블록의 바람직한 배치 다이어그램을 나타낸다.
도 6(a)는 본 발명의 일 실시예에 따른 상태 램을 구비한 메모리 제어기를 이용하는 바람직한 시스템을 나타낸다.
도 6(b)-6(c)는 본 발명의 일 실시예에 따라, 메모리 제어기 상태 램에서 메모리 장치 상태 램으로 전송하는 바람직한 다이어그램을 나타낸다.
이해를 돕기 위해서, 식별 참조 번호들은, 가능한 곳에서, 도면에 공통적인 식별 요소를 나타내도록 사용된다.
그러나, 본 발명은 다른 유효한 실시예에 대해서 동일하게 인정될 수도 있으므로, 첨부된 도면은, 단지 본 발명의 바람직한 실시예만을 도시하며, 따라서 본 발명의 범위를 제한하지 않는다.
본 발명은 반도체 메모리 장치에서 데이터 리프레시 방법 및 회로 구성을 제공하며, 이 반도체 메모리 장치에서 유효한 데이터를 포함하는 메모리 셀을 구비한 열만이 리프레시된다. 일부 실시예에서, 메모리 회로(본 명세서에는 상태 램으로 참조됨)에서의 비트는 유효한 데이터를 포함하는 열을 나타내도록 유지될 수도 있다. 다시 말하면, 상태 램에서의 각 비트는 리프레시 가능한 열과 대응할 수도 있고, 이 대응하는 열은 비트의 상태를 포함하며, 이 비트의 상태는 리셋 이벤트로 인하여 대응 열에서 메모리 셀의 기록 여부를 나타낸다. 리프레시 동작을 수행하면, 상태 램에서 비트에 의해 표시된 바와 같이, 단지 기록된 열만이 리프레시되며, 따라서, 유효한 데이터를 포함하지 않은 열을 위한 불필요한 리프레시 동작을 피할 수도 있고, 그리고 전력을 감소시킨다.
본 명세서에 기재되는 리프레시 회로는 리프레시가 필요한 동적 메모리 셀을 이용하는 임의의 형태의 장치에서 유용하게 사용될 수도 있다(예컨대, 프로세서, 디지털 신호 처리기, 또는 DRAM을 내장한 다른 형태의 장치). 그러나, 이해를 돕기 위해서, 이하의 기재는 DRAM 또는 PSRAM 장치와 같은 메모리 장치로 참조 되지만, 리프레시 회로가 사용될 수도 있는 장치들의 예를 제한하지 않는다. 이하의 기재는 자체-리프레시 동작 중에(예컨대, 장치가 대기 상태이거나 긴 아이들 상태인 동안) 리프레시되는 열의 개수를 제한하는 것을 기재할지라도, 이 기술분야의 숙련자는 이 기술이 자동-리프레시 동작 중에(예컨대, 장치가 활성 상태인 동안에 메모리 제어기에 의해 제어됨) 리프레시되는 열의 개수를 제한하는 것에도 응용될 것임을 이해할 것이다.
바람직한 리프레시 회로
도 3은 도 1에 따라 위에서 기술된 PSRAM 또는 DRAM 장치(100)와 같은 메모리 장치에서 사용되는 바람직한 리프레시 회로(320)를 나타낸다. 도시한 바와 같이, 리프레시 회로(320)는 리프레시 타이머(322) 및 도 1의 리프레시 회로(120)와 같이, 종래의 리프래시 회로에서 사용되는 것과 동일한 방식으로 동작하는 리프레시 주소 계수기(326)를 포함할 수도 있다. 그러나, 이 리프레시 회로(320)에 부가된 상태 램 블록(330)은 예컨대, 유효한 데이터를 포함하는 열에 대해서만 리프레시 동작을 제한한다.
도시한 바와 같이, 리프레시 타이머(322)는 자체-리프레시 명령에 응답하여 작동될 수도 있다(예컨대, 외부 장치에 의해 발송된 자체-리프레시 명령). 작동되면, 리프레시 타이머는 주기적인 리프레시 요청 신호(REFRESH_REQUEST)를 발생한다. 리프레시 요청은 또한 외부에서 제공된 "자동" 리프레시 명령에 대한 응답으로 개시될 수도 있다. 어떠한 경우에서도, 리프레시될 열은 RAC(326)에 의해 발생된 열 주소(RA)에 의해 결정될 것이다. 그러나, 리프레시 동작이 리프레시 요청 신호(예컨대, 리프레시 요청 신호 및 열 주소를 뱅크 제어 로직에 제공함으로써)를 기반으로 상기 표시된 열을 위해 자동으로 개시되는 것보다, 리프레시 동작은 작동 신호(REFRESH_ENABLE)가 상태 램 블록(330)에 의해 활성화될 때에만 개시될 것이 고, 현재 열이 유효한 데이터를 포함하는 것을 나타낸다.
도시한 바와 같이, 리프레시 동작은 리프레시 작동 신호(REFRESH_ENABLE) 및 리프레시 요청 신호(REFRESH_REQUEST) 모두가 활성화될 때만 (AND 게이트(340)에 의해서) 활성화되는 리프레시 시작 신호(REFRESH_START)에 의해 개시될 것이다. 따라서, 리프레시 동작 중에, 상태 램 블록(330)은 일반적으로 현재 열 주소(RA)에 대응하는 열이 유효한 데이터를 갖는 메모리 셀을 포함하는지를 결정하는 것에 응답하여 리프레시 작동 신호(REFRESH_ENABLE)를 활성화하도록 구성된다. 만일 현재 열이 유효한 데이터를 포함하면, 리프레시 작동 신호(REFRESH_ENABLE)가 활성화되고, 그리고 리프레시 요청 신호(REFRESH_REQUEST)는 리프레시 시작 신호(REFRESH_START)를 발생시키며, 이 리프레시 시작 신호는 현재 열 주소(RA)에 의해 표시된 열을 위한 리프레시 동작을 개시한다. 이에 반하여, 만일 메모리 셀의 현재 열이 유효한 데이터를 포함하지 않는다면, 리프레시 작동 신호(REFRESH_ENABLE)는 비활성화될 것이고, 현재의 열을 위한 리프레시 동작을 금지한다. 물론, 이 기술분야의 숙련자는 다른 실시예에서, 리프레시 작동 신호(REFRESH_ENABLE)가 다른 방식으로, 예컨대 리프레시 타이머(322)를 작동시키지 않음으로써 리프레시 동작을 또한 금지하는, 리프레시 동작을 금지시키도록 이용될 수도 있다는 것을 이해할 것이다.
리프레시 회로(320)의 다양한 구성요소의 동작은 추가로 도 4를 참조하여 기술될 것이고, 도 4는 리프레시 동작을 위한 바람직한 타이밍 다이어그램을 나타낸다. 물론, 이 기술분야의 숙련자는 도시된 로직 레벨이 임의적이고, 각 신호를 위 한 실제 로직 레벨 및 타이밍은 예컨대, 정확한 회로 구현에 따라 변화할 수도 있다는 것을 이해할 것이다.
시간 T1에서, 자체-리프레시 모드가 개시되고, 리프레시 타이머(332)를 작동시킨다. 시간 T2k에서, RAC(326)에 의해 발생된 열 주소는 열(K)을 나타내는 반면에, 리프레시 요청 신호(REFRESH_REQUEST)가 리프레시 타이머(332)에 의해 발생된다. 도시한 바와 같이, 상태 램 블록(330)은 리프레시 작동 신호(REFRESH_ENABLE)를 활성화시키며, 열(K)에서 적어도 하나의 메모리 셀이 유효한 데이터를 포함한다는 것을 나타낸다. 결과적으로, 시간 T3에서(예컨대, 게이트(320)의 전송 지연으로만 T2k와 구별함), 리프레시 시작 신호(REFRESH_START)가 활성화되고, 열(K)을 위한 리프레시 동작을 개시한다.
그러면, RAC(126)는 열 주소를 K+1로 증가시키고, 열의 메모리 셀은 유효한 데이터를 포함하지 않게 된다. 응답으로, 상태 램 블록(330)은 시간 T4에서 리프레시 작동 신호(REFRESH_ENABLE)를 비활성화시킨다. 결과적으로, 다른 리프레시 요청 신호(REFRESH_REQUEST)가 리프레시 타이머(332)에 의해 시간 T2k +1에서 발생될때, 리프레시 시작 신호(REFRESH_START)는 활성화되지 않고 열(K)을 위한 리프레시 동작은 개시되지 않는다. 한편 열 주소가 유효한 데이터를 포함하는 열(K+2)로 증가되면(도시된 예에서 열(K+2)), 리프레시 작동 신호(REFRESH_ENABLE)는 다시 활성화되고, 리프레시 동작이 그 열을 위해 작동한다.
바람직한 상태 램 회로 구성
상태 램 블록(330)은 리프레시 가능한 열의 판독 상태(read-out of the status)를 저장 및 제공하는 모든 적절한 회로를 포함할 수도 있다. 일부 실시예에서, 상태 램 블록(330)은 N-비트 레지스터를 포함하며, 이 레지스터는 비트 정보를 보유하기 위한 N 메모리 셀의 어레이로서 정렬되며, 메모리의 리프레시 가능한 열에 각각 대응한다. 각 비트의 논리 상태는 대응 열에서의 임의의 메모리 셀이 유효한 데이터를 포함하는지 여부를 나타낼 것이고 따라서 리프레시될 것이다. 예컨대, 만일 열의 적어도 하나의 메모리 셀이 유효한 데이터를 포함하면, 대응 비트는 논리 HIGH 상태를 가질 수 있다. 따라서, 리프레시 작동 신호(REFRESH_ENABLE)는 상태 램 블록(330)으로부터 현재의 열 주소(RA)에 대응하는 비트의 독출을 간단하게 나타낸다.
리프레시 회로(320)는 상태 램 블록(330)이 리프레시 동작 중에 독출되고 정규의 기록 동작 중에 기록되는 것을 허가하는 임의의 회로를 포함할 수도 있다. 예컨대, 자체- 리프레시 중에 작동되는 독출 게이트(RG) 회로(344)는, 현재의 열 주소를 상태 램 블록(330)에 인가하고, 대응하는 셀의 독출을 작동시키기 위한 임의의 적당한 제어 신호를 발생하도록 구성될 수도 있다. 유사하게, 기록 동작 중에 작동되는 기록 게이트(WG) 회로(344)는, 외부에 제공된 기록 어드레스(XA로 인용)를 상태 램 블록(330)에 인가하고, 기록된 대응 열을 나타내기 위해서 셀에 기록을 작동시키기 위한 임의의 적당한 제어 신호를 발생시키도록 구성되며, 이에 따 라, 유효한 데이터를 포함한다.
다시 말하면, 열에서의 임의의 셀에 대한 기록 동작은 상태 램 블록(330)에서의 대응 비트가 셋(set) 되도록 한다. 일부 실시예에서, 이 비트는 리셋 이벤트가 일어날 때까지 셋으로 유지될 수도 있으며, 예컨대, 이 리셋 이벤트는 모든 비트를 삭제하는 리셋 신호(RESET)의 활성화에 의해 발생된다. 아래에서 더욱 상세하게 기재된 바와 같이, 리셋 신호는 하드웨어 제어(예컨대, 외부에서 접근가능한 핀을 통해) 또는 소프트웨어 제어(예컨대, 모드 레지스터 셋 명령을 통해)로 활성화될 수도 있다. 임의의 경우에서, 리셋 신호(RESET)의 활성화는 상태 램 블록(330)을 초기화하고, 이 상태 램 블록(330)의 비트가 기록 동작을 통해 유효한 데이터를 포함하는 대응 열을 나타내도록 프로그램될 때로부터 정의되며, 이는 때때로 유용할 것이다. 예컨대, 리프레시 회로(302)를 사용하는 메모리 장치를 구비하는 시스템이 파워 온 자체-테스트(POST)와 같은 초기화 테스트를 수행할 때, 상태 램 블록(330)의 모든 비트는 이 테스트로 인하여 셋될 것이다. 따라서, 이 테스트 후에 모든 열이 리프레시 되는 것으로부터 방지하기 위해서, 상태 램 블록(330)은 리셋될 것이다.
상태 램 블록(330)의 메모리 셀은 비트 정보를 저장하기에 적당한 임의의 형태를 가질 것이다(그리고 반드시 램이 될 필요는 없다). 도 5a는 바람직한 메모리 셀(306)의 일 형태를 도시한다. 도시한 바와 같이, 메모리 셀(306)은 독출 통과 게이트(505), 기록 스위치(506), 리셋 스위치(507), 및 데이터 래치(508)을 포함한다. 도시한 바와 같이, 한 쌍의 상보적인 독출 게이트 신호(RG/RG#)가 활성화될 때, 예컨대, 도 5b에 도시된 바와 같은 열 디코더 회로(604) 및 행 디코더 회로(606)에 의해서, 독출 통과 게이트(505)는 독출 데이터 라인(RDL, 502)과 연결될 수도 있다.
유사하게, 기록 게이트 신호(WG)가 활성화될 때, 기록 스위치(506)는 기록 데이터 라인(WDL, 504)과 연결될 수도 있으며, 따라서 WDL(504)의 상태가 데이터 래치(508)에 기록되도록 허가된다. 도시한 바와 같이, 래치(508)의 전방 인버터(I2)는 되먹임 인버터(I1)보다 더 강하게 될 것이고, 이는 기록 스위치(506)를 통한 래치(508)로의 기록을 더 쉽게 하고, 통과 게이트(505)를 통한 독출 동작을 빠르게 할 것이다. 바람직한 구성에서, 대응 열에 기록될 때, 노드(ST#)를 LOW로 풀링함으로써, 기록 게이트 신호(WG)가 HIGH인 동안 셀(306)에 기록되며, 따라서, 논리 HIGH를 인버터(I2)를 통해 노드(ST)로 래치한다. 래치(508)을 리셋하기 위해서, 리셋 신호가 활성화될 때(LOW), 노드(ST#)는 리셋 스위치(507)를 통해 풀링될 것이다. 앞서 기술한 바와 같이, 공통 리셋 신호는 상태 램 블록(330)의 모든 메모리 셀(306)을 리셋할 수도 있다.
도 5b는 상태 램 블록(330)의 모든 메모리 셀(306)의 바람직한 배치(600)를 도시한다. 기판 표면 구역을 절약하기 위해서뿐만 아니라 배치를 간편하게 하기 위해서, 메모리 셀(306)은 어레이 구조(602)로 정렬될 수도 있다. 예컨대, 리프레시될 열의 개수가 서로 다른 실시예를 위해 광범위하게 변화되는 반면에, 이 어레이(602)가 차지하는 표면 구역은 전형적으로 전체 기판 표면 구역의 1% 이하가 적당할 것이다. 따라서, 전력 소모의 절약은 필요한 표면 구역의 비용을 능가하게 될 것이다.
기록 동작 동안에, 한 쌍의 기록 게이트 신호(WG)는 열 디코더(604) 및 행 디코더(608)에 의해서 발생될 것이다(현재의 열에 대응하는 단 하나의 신호만이 활성화되어). 예컨대, 행 디코더(608)에 의해 발생된 기록 게이트 신호(WG)가 풀 다운 트랜지스터(612)를 통해 대응하는 WDL 라인을 LOW로 풀링할 수도 있는 반면에, 열 디코더(604)에 의해 발생된 기록 게이트 신호(WG)는 기록 스위치(506)(도 5a에 도시됨)를 작동시킬 수도 있다. 도시한 바와 같이, 기록 동작 동안에, 행 디코더(608)는 입력으로 외부 주소(XA, 열이 포함됨을 나타냄)의 LSB를 수신하는 반면에, 열 디코더(604)는 입력으로 외부 주소(XA)의 MSB를 수신할 수도 있다. 따라서, 전체 WDL 라인이 풀 다운될 동안, 이 WDL 라인과 연결된 단지 하나의 메모리 셀의 기록 스위치(506)가 작동될 것이다.
유사한 방식으로, 기록 동작 동안, 행 디코더(608)는 입력으로 열 주소(RA)의 LSB를 수신하는 반면에, 열 디코더(604)는 입력으로 현재의 열 주소(RA)의 MSB를 수신할 수도 있다. 따라서, 전체 RDL(502)이 리프레시 작동 신호(REFRESH_ENABLE)의 출력을 구동(트랜지스터(610)를 통해)하는 인버터(618)의 입력과 연결될 동안에, RDL 라인과 연결된 단지 하나의 메모리 셀(306)의 독출 통과 게이트(504)는 스위치 온될 것이다. 따라서, 인버터(618)의 출력은 선택된 열을 위한 메모리 셀의 상태를 나타낸다.
메모리 제어기 상태 램
일부 실시예에서, 어떤 열이 유효한 데이터를 포함하는 지를 추적하기 위해서 메모리 장치상에서 기록 동작을 감시하는 것보다는, 기록 동작을 외부에서 예컨대, 메모리 제어기에서, 감시하는 편이 낫다. 예컨대, 도 6(a)는 바람직한 시스템(600)을 도시하며, 이 시스템(600) 내의 메모리 제어기(602)는 하나 또는 그 이상의 메모리 장치(604)상에 존재하는 메모리 셀의 열과 관련된 기록 동작을 감시한다. 메모리 제어기(602)는 상태 램 블록(630C)을 포함하는데, 이 상태 램 블록은 메모리 장치(604)의 대응 열이 유효한 데이터를 포함하는 것을 나타내는 정보의 비트를 저장하도록 구성될 수도 있다.
예컨대, 메모리 제어기 상태 램 블록(630C)은 메모리 제어기(602)가 모든 메모리 장치(604)의 열의 상태를 감시하기에 충분한 개수의 비트를 포함할 수도 있다. 메모리 장치(604)를 자체-리프레시 모드로 설정하기 전에, 메모리 제어기는 열 상태 정보를 메모리 제어기 상태 램 블록(630C)에서 개별 메모리 장치(604)의 상태 램 블록(630M)으로 전송할 수도 있다. 이 전송이 완료된 후에, 메모리 제어기(602)는 메모리 장치(604)를 자체-리프레시 모드로 설정할 수도 있다.
도 6(b)는 메모리 제어기(602)가 메모리 장치(604)를 자체-리프레시 모드로 준비시키고 그 모드로 설정할 수 있도록 하기 위해서 수행되는 바람직한 동작 순 서(650)를 나타낸다. 동작 순서(650)는 비트를 메모리 제어기 상태 램 블록(630C)에서 다수의 메모리 장치(604)의 상태 램 블록(630M)으로 동시에 전송하도록 수행될 수 있거나, 또는 동작 순서(650)는 각 메모리 장치(604)를 위해 반복될 수도 있다.
메모리 제어기(602)는 먼저, 상태 램 블록(630M)을 위한 리셋 명령(652)을 인가할 수도 있으며, 그 이후에 메모리 제어기 상태 램 블록(630C)에서 상태 램 블록(630M)으로 데이터(654)를 전송하기 위한 명령이 뒤따른다. 일단 전송이 완료되면, 자체-리프레시 명령(656)이 인가되며, 메모리 장치(604)를 자체-리프레시 모드(658)에 설정한다. 자체-리프레시 모드 동안, 리프레시 동작은, 전송된 상태 램 내용에 의해 표시되는 것처럼, 자체-리프레시 모드가 끝날 때(600)까지 열이 유효한 데이터를 포함하도록 수행될 것이다.
도 6(c)는 제어기 상태 램 블록(630C)의 내용이 메모리 상태 램 블록(630M)으로 전송시키는 바람직한 순서(660)를 도시한다. 도시한 바와 같이, 제1 클록 주기에서 MRS 명령은 예컨대, 모드 레지스터 비트를 셋 함으로써 전송의 시작을 신호할 수도 있다. 연이은 클록 주기 동안에, 제어기는 주소 버스 상에서 상태 램 열 주소 및 데이터(DQ) 버스(의 라인) 상에서 대응하는 내용을 구동시킬 수도 있다. 일단 전송이 완료되면, 다른 MRS 명령은 예컨대, 모드 레지스터 비트를 삭제함으로써 완료를 신호할 수도 있다. 본 실시예에 따르면, 위에서 기술된 상태 램 회로(330)는, 위에서 기술된 정규의 기록 엑세스 작동하는 것과는 다르게, 연결된 기 록 게이트(WG)가 전송된 내용이 HIGH(대응하는 열이 작동되어야 하는 것을 위한 리프레시를 나타내는)인 경우에만 작동되는 것을 보장하기 위해서 수정될 수도 있다. 다시 말하면, 정규 기록 액세스 작동 중에, 비트는 대응하는 열 메모리 셀에 기록된 데이터의 상태(HIGH 또는 LOW)와 관계없이 셋 된다. 그러나, 내용이 변화되면, 비트는, 단지 제어기 상태 램 블록(630C)에서의 대응 비트가 셋 될 때만 셋 된다.
도 6(a)로 돌아가서 참조하면, 메모리 제어기 상태 램 블록(630C)은 메모리 장치(604)의 상태 램 블록(630C)이 보유한 것보다 더 많은 개수의 비트를 전송할 수도 있다. 이는 예컨대, 리프레시 주소 계수기 블록에서 열 주소 부분(더 낮은 비트)을 압축함으로써, 메모리가 한번에 하나의 열(row)보다 더 많은 개수의 리프레시 동작을 수행하는 경우일 수도 있다. 그러나, 이러한 경우에서조차, 상태 램 셀(306)에 대한 하나 이상의 셋 동작이 동일한 결과(대응하는 열 또는 열이 갖는 유효한 데이터를 나타냄)를 가짐에 따라, 앞서 기술된 상태 램 블록(도 5a-도 5b에 도시됨)를 이용하여 그 전송이 수행되어야 한다. 따라서, 함께 리프레시된 다중 열을 위해, 이 다중 열에 대응하는 상태 램 셀(306)은, 만일 임의의 다중 열이 리프레시에 필요한 유효한 데이터를 포함한다면, 셋 되어야 한다.
하이브리드 부분 어레이 리프레시 구성
일부 실시예에서, 본 명세서에 기재된 기술은 종래의 부분 어레이 리프레 시(PAR) 구성과 연관지어 이용될 수도 있다. 예컨대, 앞서 기술한 바와 같이, 종래의 PAR 구성은 리프레시를 하기 위해서 메모리 블록의 선택된 (부분적) 범위는 유효한 데이터를 포함하지 못하는 다수의 열을 포함할 수도 있기에 다소 덜 최적화되었다. 그러나, 본 명세서에서 기재된 기술을 이용하면, 유효한 데이터(예컨대, 상태 램 블록에 의해 나타내는 것처럼)를 포함하는 메모리 블록의 선택된 범위 내에서 그러한 열만이 리프레시 될 수 있고, 따라서 추가로 전력을 감소시킨다. 그러나, 메모리의 선택되지 못한 뱅크를 위해서, 상태 램 내용과 관계없이, 모든 리프레시 동작이 금지될 수도 있다.
앞서 설명한 것이 본 발명의 실시예를 나타내는 반면에, 본 발명의 다른 그리고 추가의 실시예들은 그것의 기본적인 범위로부터 벗어나지 않고서 변형될 수도 있으며, 그것의 범위는 이하의 청구 범위에 의해 결정된다.

Claims (24)

  1. 하나 또는 그 이상의 반도체 메모리 장치에서 메모리 셀의 열(row)을 선택적으로 리프레시하는 방법에 있어서,
    상기 반도체 메모리 장치와 연결된 메모리 제어기에 의해 메모리 셀에 대한 기록 동작을 감시하는 단계;
    상기 메모리 제어기 상에서 상기 감시되는 기록 동작과 관련된 메모리 셀이 포함되는 열을 나타내는 다수의 비트를 저장하는 단계;
    상기 다수의 비트를 상기 반도체 메모리 장치로 전송하는 단계; 및
    상기 반도체 메모리 장치를 자체-리프레시 모드로 설정하고, 상기 다수의 비트에 의해 표시되는 것에 따라, 상기 감시된 기록 동작과 관련된 메모리 셀이 포함되는 그 열만을 위한 리프레시 동작을 수행하는 단계를 포함하며;
    메모리 셀의 어레이 내의 상기 반도체 메모리 장치에는 리프레시될 열을 나타내는 열 데이터가 저장되고, 그리고
    상기 메모리 제어기는 추가로 상기 반도체 메모리 장치에 상기 리프레시될 열을 나타내는 열 데이터를 전송하기 전에 상기 메모리 셀의 어레이를 리셋하도록 구성된
    반도체 메모리 장치에서의 선택적 리프레시 방법.
  2. 제 1 항에 있어서,
    제 2 다수의 비트를 제 2 반도체 메모리 장치로 전송하는 단계; 및
    상기 제 2 반도체 메모리 장치를 자체-리프레시 모드로 설정하고, 상기 제2 다수의 비트에 의해 표시되는 것에 따라, 상기 감시된 기록 동작과 관련된 메모리 셀이 포함되는 그 열만을 위한 리프레시 동작을 수행하는 단계를 포함하는 반도체 메모리 장치에서의 선택적 리프레시 방법.
  3. 메모리 셀의 다수의 열을 구비하고, 리프레시될 열을 나타내는 열 데이터를 기반으로, 자체-리프레시 모드 동안에, 리프레시되는 상기 열의 개수를 제한하도록 구성된 반도체 메모리 장치; 및
    상기 반도체 메모리 장치에 대한 기록 동작을 감시하고, 상기 감시된 기록 동작을 기반으로 상기 리프레시될 열을 나타내는 열 데이터를 발생하며, 상기 리프레시될 열을 나타내는 열 데이터를 자체에 저장하고, 그리고 상기 반도체 메모리 장치를 자체-리프레시 모드로 설정하기 전에 상기 반도체 메모리 장치에 상기 리프레시될 열을 나타내는 열 데이터를 전송하도록 구성된 메모리 제어기를 포함하며,
    메모리 셀의 어레이 내의 상기 반도체 메모리 장치에는 상기 리프레시될 열을 나타내는 열 데이터가 저장되고, 그리고
    상기 메모리 제어기는 추가로 상기 반도체 메모리 장치에 상기 리프레시될 열을 나타내는 열 데이터를 전송하기 전에 상기 메모리 셀의 어레이를 리셋하도록 구성된 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 제어기는 상기 반도체 메모리 장치의 모드 레지스터에 대한 기록에 의해 상기 메모리 셀의 어레이를 리셋하도록 구성된 시스템.
  5. 제 3 항에 있어서,
    상기 메모리 제어기는 기록된 대응하는 열 내의 하나 또는 그 이상의 셀을 나타내기 위해서 상기 리프레시될 열을 나타내는 열 데이터 내의 비트를 세트하도록 구성된 시스템.
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