KR100804567B1 - Semiconductor device - Google Patents

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KR100804567B1
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신지 미야타
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 1개의 외부 단자로부터 다수의 동작 모드를 설정 가능하게 하면서 전원 전압에 상관없이 안정된 동작 모드 설정 동작을 확보할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a semiconductor device capable of setting a plurality of operation modes from one external terminal and ensuring a stable operation mode setting operation regardless of a power supply voltage.

본 발명의 반도체 장치는 칩(1)의 외부 단자에 접속되는 외부 저항(Ro)과, 외부 저항(Ro)에 흐르는 전류에 기초하여 설정 신호(SG)를 생성하는 전류 검출 회로(3)와, 설정 신호(SG)에 기초하여 내부 회로(2)의 동작 모드를 설정하는 모드 설정 회로(4)를 구비하는 것을 특징으로 한다. The semiconductor device of the present invention includes an external resistor Ro connected to an external terminal of the chip 1, a current detection circuit 3 for generating a set signal SG based on a current flowing through the external resistor Ro, It is characterized by including the mode setting circuit 4 which sets the operation mode of the internal circuit 2 based on the setting signal SG.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

도 1은 칩을 나타내는 개요도. 1 is a schematic diagram showing a chip.

도 2는 제1 실시 형태의 전류 검출 회로를 나타내는 회로도. 2 is a circuit diagram showing a current detection circuit according to the first embodiment.

도 3은 제1 실시 형태의 전류 검출 회로의 동작을 나타내는 설명도. 3 is an explanatory diagram showing the operation of the current detection circuit of the first embodiment;

도 4는 칩 내를 나타내는 단면도. 4 is a cross-sectional view showing the inside of a chip;

도 5는 제2 실시 형태의 전류 검출 회로를 나타내는 회로도. 5 is a circuit diagram showing a current detection circuit according to a second embodiment.

도 6은 제2 실시 형태의 전류 검출 회로의 동작을 나타내는 설명도. 6 is an explanatory diagram showing the operation of the current detection circuit according to the second embodiment;

도 7은 제3 실시 형태의 전류 검출 회로를 나타내는 회로도. 7 is a circuit diagram showing a current detection circuit of a third embodiment.

도 8은 제4 실시 형태를 나타내는 블록도. 8 is a block diagram showing a fourth embodiment.

도 9는 제5 실시 형태를 나타내는 블록도. 9 is a block diagram showing a fifth embodiment;

도 10은 제6 실시 형태를 나타내는 블록도. 10 is a block diagram showing a sixth embodiment;

도 11은 제7 실시 형태를 나타내는 블록도. 11 is a block diagram showing a seventh embodiment.

도 12는 제8 실시 형태를 나타내는 블록도. 12 is a block diagram showing an eighth embodiment;

도 13은 제9 실시 형태를 나타내는 블록도. Fig. 13 is a block diagram showing a ninth embodiment.

도 14는 제10 실시 형태를 나타내는 블록도. Fig. 14 is a block diagram showing a tenth embodiment.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 칩1: chip

2: 내부 회로(내부 회로)2: internal circuit (internal circuit)

3: 전류 검출 회로3: current detection circuit

4: 모드 설정 회로4: mode setting circuit

6a 내지 6c: 비교기6a to 6c: comparator

8a 내지 8c: 래치 회로 8a to 8c: latch circuit

Ro: 외부 저항 Ro: external resistance

SG: 설정 신호SG: setting signal

본 발명은 외부로부터 복수의 동작 모드를 선택하여 설정 가능하게 한 반도체 장치에 관한 것이다. The present invention relates to a semiconductor device in which a plurality of operation modes can be selected and set from the outside.

복수의 동작 모드를 선택 가능하게 한 내부 회로를 탑재한 칩에서는 외부로부터 각 동작 모드에 대응하는 설정 신호를 공급해야 한다. 이러한 설정 신호를 각각 외부 단자로부터 공급하고자 하면, 단자 수가 한정되어 있는 경우에는 복수의 동작 모드에 대응하는 설정 신호를 공급하는 일이 곤란해진다. 그래서 복수의 동작 모드에 대응하는 설정 신호를 1개의 단자로부터 내부 회로에 공급하는 것이 필요해지고 있다. In a chip equipped with an internal circuit which enables a plurality of operation modes to be selected, a setting signal corresponding to each operation mode must be supplied from the outside. If each of these setting signals is to be supplied from an external terminal, it becomes difficult to supply setting signals corresponding to a plurality of operation modes when the number of terminals is limited. Therefore, it is necessary to supply setting signals corresponding to a plurality of operation modes from one terminal to the internal circuit.

동작 모드를 설정하기 위한 설정 신호를 외부로부터 칩 내에 입력하기 위한 한 방법으로서, 모드 설정용 외부 단자로부터 설정 신호로서 소정의 전압 레벨의 신호를 입력하는 것이 행해진다.As a method for inputting a setting signal for setting the operation mode from the outside into the chip, inputting a signal of a predetermined voltage level as a setting signal from an external terminal for mode setting is performed.

이러한 입력 방법에서는 설정 신호의 전압 레벨이 H 레벨과 L 레벨의 2종류이면, 1개의 외부 단자로 2종류의 동작 모드가 설정 가능해진다. 그런데 더욱 다수의 동작 모드를 설정해야 하는 경우에는 설정 신호를 입력하기 위한 외부 단자 수를 증대시켜야 한다. In such an input method, when the voltage level of the set signal is two types of H level and L level, two types of operation modes can be set by one external terminal. However, when more operating modes need to be set, the number of external terminals for inputting the setting signal should be increased.

또한, 단자 수를 증대시키는 일 없이 많은 종류의 동작 모드 설정 신호를 입력하기 위해서는 외부 단자에 다종류의 전압 레벨의 설정 신호를 입력 가능하게 하고 내부 회로에 전압 검출 회로를 탑재해야 한다. In addition, in order to input many kinds of operation mode setting signals without increasing the number of terminals, it is necessary to enable input of various kinds of voltage level setting signals to external terminals and to mount a voltage detection circuit in the internal circuit.

특허문헌 1에는 패드에 흐르는 전류를 검출함으로써 동작 모드를 검출하는 동작 모드 검출 장치에 있어서 공통의 패드로 복수의 동작 모드를 검출 가능하게 하는 구성이 개시되어 있다. Patent Literature 1 discloses a configuration in which a plurality of operation modes can be detected by a common pad in an operation mode detection device that detects an operation mode by detecting a current flowing through a pad.

특허문헌 2에는 출력 단자에 외부 회로를 접속함으로써 내부 회로를 전압 강하시키고 그 전압 변화에 기초하여 내부 회로의 기능을 전환하는 구성이 개시되어 있다. Patent Literature 2 discloses a configuration in which an internal circuit is dropped by connecting an external circuit to an output terminal and the function of the internal circuit is switched based on the voltage change.

[특허문헌 1] 일본 특허 공개 평성 제7-263505호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 7-263505

[특허문헌 2] 일본 특허 공개 평성 제5-190771호 공보[Patent Document 2] Japanese Unexamined Patent Application Publication No. 5-190771

다수의 동작 모드를 설정하는 설정 신호를 각각 독립한 외부 단자로부터 입력하면, 칩의 단자 수의 증대를 초래하고 단자 수가 한정되어 있는 경우에는 설정 신호를 입력하기 위한 단자를 확보하는 것이 곤란해진다. Inputting setting signals for setting a plurality of operation modes from independent external terminals causes an increase in the number of terminals of the chip, and it is difficult to secure a terminal for inputting the setting signals when the number of terminals is limited.

1개의 외부 단자로 복수의 동작 모드를 설정하기 위해서, 많은 종류의 전압 레벨의 설정 신호를 입력하는 구성에서는 설정 전압을 저항 분압에 의해 생성하면 많은 종류의 설정 전압의 설정이 용이하다. In order to set a plurality of operation modes with one external terminal, in a configuration in which a set signal of many kinds of voltage levels is input, many kinds of set voltages can be easily set by generating the set voltage by the resistance voltage divider.

그러나, 저항 분할에 의한 설정 전압의 생성은 전원 전압의 변동에 의한 영향을 받기 쉽다. 따라서 동작 모드를 정확히 설정할 수 없는 경우가 있다. However, generation of the set voltage by resistance division is susceptible to the fluctuation of the power supply voltage. Therefore, the operation mode may not be set correctly.

본 발명의 목적은 1개의 외부 단자로부터 다수의 동작 모드를 설정 가능하게 하면서, 전원 전압에 상관없이 안정된 동작 모드 설정 동작을 확보할 수 있는 반도체 장치를 제공하는 것에 있다.An object of the present invention is to provide a semiconductor device capable of setting a plurality of operation modes from one external terminal and ensuring a stable operation mode setting operation regardless of the power supply voltage.

상기 목적은 칩의 외부 단자에 접속되는 외부 저항과, 상기 외부 저항에 흐르는 전류에 기초하여 설정 신호를 생성하는 전류 검출 회로와, 상기 설정 신호에 기초하여 내부 회로의 동작 모드를 설정하는 모드 설정 회로를 구비한 반도체 장치에 의해 달성된다. The object is an external resistor connected to an external terminal of the chip, a current detection circuit for generating a setting signal based on a current flowing in the external resistance, and a mode setting circuit for setting an operation mode of an internal circuit based on the setting signal. It is achieved by a semiconductor device having a.

(제1 실시 형태)(1st embodiment)

도 1은 다수의 동작 모드를 설정 가능하게 한 칩을 나타낸다. 칩(1) 상에는 메인 회로(2)와 전류 검출 회로(3)가 탑재된다. 메인 회로(2)에는 전류 검출 회로(3)로부터 출력되는 설정 신호군(SG)에 기초하여 메인 회로(2)에 복수의 동작 모드를 설정 가능하게 하는 모드 설정 회로(4)가 탑재되어 있다. 1 shows a chip that makes it possible to set multiple modes of operation. The main circuit 2 and the current detection circuit 3 are mounted on the chip 1. The main circuit 2 is equipped with a mode setting circuit 4 that enables a plurality of operation modes to be set in the main circuit 2 based on the set signal group SG output from the current detection circuit 3.

상기 전류 검출 회로(3)에는 칩(1)의 1개의 외부 단자를 통해 외부 저항(Ro)이 접속된다. 그리고, 외부 저항(Ro)의 저항값을 조정함으로써 상기 설정 신호군 (SG)을 변경할 수 있게 되어 있다. An external resistor Ro is connected to the current detection circuit 3 via one external terminal of the chip 1. The set signal group SG can be changed by adjusting the resistance value of the external resistor Ro.

상기 전류 검출 회로(3)의 구체적 구성을 도 2에 나타낸다. 증폭기(5)의 반전 입력 단자에는 기준 전압(Vref)이 입력되고, 출력 단자는 P 채널 MOS 트랜지스터(Tr1 내지 Tr4)의 게이트에 접속된다. 상기 트랜지스터(Tr1 내지 Tr4)의 소스에는 전원(Vcc)이 공급된다. The specific structure of the said current detection circuit 3 is shown in FIG. The reference voltage Vref is input to the inverting input terminal of the amplifier 5, and the output terminal is connected to the gates of the P-channel MOS transistors Tr1 to Tr4. The power source Vcc is supplied to the sources of the transistors Tr1 to Tr4.

상기 트랜지스터(Tr4)의 드레인은 상기 외부 저항(Ro)을 통해 그라운드(GND)에 접속되는 동시에 상기 증폭기(5)의 비반전 입력 단자에 접속된다. 상기 트랜지스터(Tr1)의 드레인은 저항(R1)을 통해 그라운드(GND)에 접속된다. The drain of the transistor Tr4 is connected to the ground GND through the external resistor Ro and at the same time to the non-inverting input terminal of the amplifier 5. The drain of the transistor Tr1 is connected to the ground GND through the resistor R1.

상기 트랜지스터(Tr2)의 드레인은 저항(R2)을 통해 그라운드(GND)에 접속되고, 상기 트랜지스터(Tr3)의 드레인은 저항(R3)을 통해 그라운드(GND)에 접속된다. 상기 저항(R1 내지 R3)은 칩 내에 형성되고 그 저항값은 R1<R2<R3이 되도록 설정되어 있다. The drain of the transistor Tr2 is connected to the ground GND through a resistor R2, and the drain of the transistor Tr3 is connected to the ground GND through a resistor R3. The resistors R1 to R3 are formed in the chip and their resistance values are set such that R1 < R2 < R3.

상기 트랜지스터(Tr1)의 드레인은 비교기(6a)의 플러스측 입력 단자에 접속되고 그 비교기(6a)의 마이너스측 입력 단자에는 기준 전압(Vref)이 입력된다. The drain of the transistor Tr1 is connected to the positive side input terminal of the comparator 6a, and the reference voltage Vref is input to the negative side input terminal of the comparator 6a.

상기 트랜지스터(Tr2)의 드레인은 비교기(6b)의 플러스측 입력 단자에 접속되고 그 비교기(6b)의 마이너스측 입력 단자에는 기준 전압(Vref)이 입력된다. The drain of the transistor Tr2 is connected to the positive side input terminal of the comparator 6b, and the reference voltage Vref is input to the negative side input terminal of the comparator 6b.

상기 트랜지스터(Tr3)의 드레인은 비교기(6c)의 플러스측 입력 단자에 접속되고 그 비교기(6c)의 마이너스측 입력 단자에는 기준 전압(Vref)이 입력된다. The drain of the transistor Tr3 is connected to the positive side input terminal of the comparator 6c and the reference voltage Vref is input to the negative side input terminal of the comparator 6c.

다음에, 상기한 바와 같이 구성된 전류 검출 회로(3)의 동작을 설명한다. Next, the operation of the current detection circuit 3 configured as described above will be described.

증폭기(5)는 트랜지스터(Tr4)의 드레인 전압이 기준 전압(Vref)이 되는 것과 같은 전압을 각 트랜지스터(Tr1 내지 Tr4)의 게이트에 출력한다. 따라서 외부 저항(Ro)에 흐르는 전류(Io)는 Vref/Ro로 구해진다. The amplifier 5 outputs a voltage such that the drain voltage of the transistor Tr4 becomes the reference voltage Vref to the gates of the transistors Tr1 to Tr4. Therefore, the current Io flowing through the external resistor Ro is obtained by Vref / Ro.

또한, 각 트랜지스터(Tr1 내지 Tr4)에는 동일한 게이트 전압이 공급되기 때문에 각 저항(R1 내지 R3)에도 동일한 전류(Io)가 흐른다. 따라서 각 트랜지스터(Tr1 내지 Tr3)는 각 저항(R1 내지 R3)에 동일한 전류(Io)를 공급하는 전류 생성 회로로서 동작한다. In addition, since the same gate voltage is supplied to each of the transistors Tr1 to Tr4, the same current Io flows to each of the resistors R1 to R3. Therefore, each of the transistors Tr1 to Tr3 operates as a current generation circuit for supplying the same current Io to each of the resistors R1 to R3.

그러면 트랜지스터(Tr1)의 드레인 전압(V1)은 (R1/Ro)×Vref가 되고, 트랜지스터(Tr2)의 드레인 전압(V2)은 (R2/Ro)×Vref가 되며, 트랜지스터(Tr3)의 드레인 전압(V3)은 (R3/Ro)×Vref가 된다. Then, the drain voltage V1 of the transistor Tr1 becomes (R1 / Ro) × Vref, and the drain voltage V2 of the transistor Tr2 becomes (R2 / Ro) × Vref, and the drain voltage of the transistor Tr3. (V3) becomes (R3 / Ro) x Vref.

그래서, 외부 저항(Ro)의 저항값의 설정에 의해 각 비교기(6a 내지 6c)의 출력 신호(OUT1 내지 OUT3)는 도 3에 나타내는 값이 된다. Therefore, by setting the resistance value of the external resistor Ro, the output signals OUT1 to OUT3 of each of the comparators 6a to 6c become the values shown in FIG.

즉, 외부 저항(Ro)의 저항값을 저항(R3)보다 크게 설정하면, 비교기(6a 내지 6b)의 출력 신호(OUT1 내지 OUT3)는 모두 L 레벨이 된다. That is, when the resistance value of the external resistor Ro is set larger than the resistor R3, the output signals OUT1 to OUT3 of the comparators 6a to 6b are all at L level.

또한, 외부 저항(Ro)의 저항값을 R2<Ro<R3이 되도록 설정하면, 출력 신호(OUT1)는 H 레벨, 출력 신호(OUT2, OUT3)는 L 레벨이 된다. When the resistance value of the external resistor Ro is set to be R2 < Ro < R3, the output signal OUT1 is at the H level, and the output signals OUT2, OUT3 are at the L level.

또한, 외부 저항(Ro)의 저항값을 R1<Ro<R2가 되도록 설정하면, 출력 신호(OUT1, OUT2)는 H 레벨, 출력 신호(OUT3)는 L 레벨이 된다. When the resistance value of the external resistor Ro is set so that R1 < Ro < R2, the output signals OUT1 and OUT2 are at the H level, and the output signal OUT3 is at the L level.

또한, 외부 저항(Ro)의 저항값을 저항(R1)보다 작게 설정하면, 출력 신호(OUT1 내지 OUT3)는 모두 H 레벨이 된다. When the resistance value of the external resistor Ro is set smaller than the resistor R1, all the output signals OUT1 to OUT3 become H level.

따라서, 외부 저항(Ro)의 저항값의 4가지의 설정에 의해 4가지의 출력 신호 (OUT1 내지 OUT3)를 설정 신호군(SG)으로서 출력 가능해진다. Therefore, the four output signals OUT1 to OUT3 can be output as the set signal group SG by setting four kinds of resistance values of the external resistor Ro.

도 4는 상기 칩(1)을 패키징한 경우를 나타낸다. 패키지(7) 내에는 칩(1)과 외부 저항(Ro)이 배치되고, 외부 저항(Ro)은 칩(1)의 외부 단자에 접속되는 동시에 그라운드(GND) 접속용 패키지 단자에 접속된다. 4 shows a case where the chip 1 is packaged. The chip 1 and the external resistor Ro are disposed in the package 7, and the external resistor Ro is connected to an external terminal of the chip 1 and to a package terminal for ground GND connection.

상기한 바와 같이 구성된 칩(1)에서는 다음에 나타내는 작용 효과를 얻을 수 있다. In the chip 1 constructed as described above, the following operational effects can be obtained.

(1) 칩(1)의 1개의 외부 단자에 접속하는 외부 저항(Ro)의 저항값을 조정함으로써, 전류 검출 회로(3)로부터 4가지의 설정 신호군(SG)을 모드 설정 회로(4)에 출력할 수 있다. 따라서 1개의 외부 단자에 접속하는 외부 저항(Ro)의 저항값을 조정함으로써 메인 회로(2)를 4종류의 동작 모드 중 어느 하나로 동작시킬 수 있다. (1) By adjusting the resistance value of the external resistor Ro connected to one external terminal of the chip 1, the four setting signal groups SG are fed from the current detection circuit 3 to the mode setting circuit 4. Can be output to Therefore, the main circuit 2 can be operated in any one of four types of operation modes by adjusting the resistance value of the external resistor Ro connected to one external terminal.

(2) 외부 저항에 흐르는 전류(Io)와 동일 전류를 내부 저항(R1 내지 R3)에 흘리고, 각 내부 저항(R1 내지 R3)으로 생성되는 전압(V1 내지 V3)과 기준 전압(Vref)을 비교함으로써, 출력 신호(OUT1 내지 OUT3)를 설정 신호군(SG)으로서 출력한다. 따라서 전원(Vcc)의 전압 변동에 상관없이 외부 저항(Ro)의 저항값에만 기초하여 안정된 출력 신호(OUT1 내지 OUT3)를 출력할 수 있다. (2) A current equal to the current Io flowing through the external resistor is passed through the internal resistors R1 to R3, and the voltages V1 to V3 generated by the respective internal resistors R1 to R3 are compared with the reference voltage Vref. This outputs the output signals OUT1 to OUT3 as the set signal group SG. Therefore, the stable output signals OUT1 to OUT3 can be output based only on the resistance value of the external resistor Ro regardless of the voltage variation of the power supply Vcc.

(제2 실시 형태)(2nd embodiment)

도 5는 전류 검출 회로의 제2 실시 형태를 나타낸다. 이 실시 형태는 상기 제1 실시 형태의 전류 검출 회로의 트랜지스터(Tr2, Tr3)를 생략하고 트랜지스터(Tr1)의 드레인과 그라운드(GND) 사이에 저항(R1 내지 R3)을 직렬로 접속한 구성으로 한 것이다. 증폭기(5), 트랜지스터(Tr4) 및 외부 저항(Ro)은 제1 실시 형태와 동일하다. 5 shows a second embodiment of the current detection circuit. In this embodiment, the transistors Tr2 and Tr3 of the current detection circuit of the first embodiment are omitted, and the resistors R1 to R3 are connected in series between the drain of the transistor Tr1 and the ground GND. will be. The amplifier 5, the transistor Tr4 and the external resistor Ro are the same as in the first embodiment.

증폭기(5) 및 트랜지스터(Tr1, Tr4)의 동작에 의해 저항(R1 내지 R3)에는 외부 저항(Ro)에 흐르는 전류(Io)와 동일 전류가 흐른다. By the operation of the amplifier 5 and the transistors Tr1 and Tr4, the same current flows through the resistors R1 to R3 as the current Io flowing through the external resistor Ro.

그러면, 비교기(6a)의 비반전 입력 단자에 입력되는 전압(V4)은 ((R1+R2+R3)/Ro)×Vref가 된다. 또한 비교기(6b)의 비반전 입력 단자에 입력되는 전압(V5)은 ((R2+R3)/Ro)×Vref가 된다. 또한 비교기(6c)의 비반전 입력 단자에 입력되는 전압(V6)은 (R3/Ro)×Vref가 된다. Then, the voltage V4 input to the non-inverting input terminal of the comparator 6a becomes ((R1 + R2 + R3) / Ro) × Vref. In addition, the voltage V5 input to the non-inverting input terminal of the comparator 6b is ((R2 + R3) / Ro) × Vref. In addition, the voltage V6 input to the non-inverting input terminal of the comparator 6c is (R3 / Ro) × Vref.

그래서, 외부 저항(Ro)의 저항값의 설정에 의해 각 비교기(6a 내지 6c)의 출력 신호(OUT1 내지 OUT3)는 도 6에 나타내는 값이 된다. Therefore, by setting the resistance value of the external resistor Ro, the output signals OUT1 to OUT3 of each of the comparators 6a to 6c become the values shown in FIG.

즉, 외부 저항(Ro)의 저항값을 R1+R2+R3보다 크게 설정하면, 비교기(6a 내지 6b)의 출력 신호(OUT1 내지 OUT3)는 모두 L 레벨이 된다.That is, when the resistance value of the external resistor Ro is set larger than R1 + R2 + R3, the output signals OUT1 to OUT3 of the comparators 6a to 6b are all at L level.

또한, 외부 저항(Ro)의 저항값을 R2+R3<Ro<R1+R2+R3이 되도록 설정하면, 출력 신호(OUT1)는 H 레벨, 출력 신호(OUT2, OUT3)는 L 레벨이 된다. When the resistance value of the external resistor Ro is set to be R2 + R3 <Ro <R1 + R2 + R3, the output signal OUT1 is at the H level, and the output signals OUT2, OUT3 are at the L level.

또한, 외부 저항(Ro)의 저항값을 R3<Ro<R2+R3이 되도록 설정하면, 출력 신호(OUT1, OUT2)는 H 레벨, 출력 신호(OUT3)는 L 레벨이 된다. When the resistance value of the external resistor Ro is set to be R3 <Ro <R2 + R3, the output signals OUT1 and OUT2 are at the H level, and the output signal OUT3 is at the L level.

또한, 외부 저항(Ro)의 저항값을 저항(R3)보다 작게 설정하면, 출력 신호(OUT1 내지 OUT3)는 모두 H 레벨이 된다. When the resistance value of the external resistor Ro is set smaller than the resistor R3, all the output signals OUT1 to OUT3 become H level.

따라서, 외부 저항(Ro)의 저항값의 4가지의 설정에 의해 4가지의 출력 신호(OUT1 내지 OUT3)를 설정 신호군(SG)으로서 출력 가능해진다. Therefore, the four output signals OUT1 to OUT3 can be output as the set signal group SG by setting four kinds of resistance values of the external resistor Ro.

상기한 바와 같이 구성된 전류 검출 회로를 구비한 칩에서는 상기 제1 실시 형태와 동일한 작용 효과를 얻을 수 있다. 또한, 저항(R1 내지 R3)을 직렬로 접속하여 외부 저항(Ro)에 흐르는 전류(Io)와 동일 전류를 흘림으로써 전압(V4 내지 V6)을 생성하는 구성으로 했기 때문에 트랜지스터의 수 및 저항을 삭감할 수 있다. In the chip provided with the current detection circuit configured as described above, the same effects as those of the first embodiment can be obtained. In addition, since the voltages V4 to V6 are generated by connecting the resistors R1 to R3 in series to flow the same current as the current Io flowing through the external resistor Ro, the number of transistors and the resistance are reduced. can do.

한편, 저항(Ro)과 저항(R3)을 비교할 때, 트랜지스터(Tr4, Tr1)의 드레인 전압(Vo, V4)이 다르기 때문에, 트랜지스터(Tr4, Tr1)의 정전류 특성에 의해 Io에 오차가 발생한다. 따라서, 트랜지스터(Tr4, Tr1)의 정전류 특성을 충분히 확보해야 한다. On the other hand, when comparing the resistor Ro and the resistor R3, since the drain voltages Vo and V4 of the transistors Tr4 and Tr1 are different, an error occurs in Io due to the constant current characteristics of the transistors Tr4 and Tr1. . Therefore, it is necessary to sufficiently secure the constant current characteristics of the transistors Tr4 and Tr1.

(제3 실시 형태)(Third embodiment)

도 7은 전류 검출 회로의 제3 실시 형태를 나타낸다. 이 실시 형태는 상기 제1 실시 형태의 전류 검출 회로에 소비 전력을 저감하기 위한 파워 다운 기능을 구비한 것이다. 파워 다운 기능 이외의 구성은 제1 실시 형태와 동일하다. 7 shows a third embodiment of the current detection circuit. This embodiment includes a power down function for reducing power consumption in the current detection circuit of the first embodiment. The configuration other than the power down function is the same as in the first embodiment.

트랜지스터(Tr1 내지 Tr4)의 드레인과 저항(R1 내지 R3, Ro) 사이에는 P 채널 MOS 트랜지스터(Tr5 내지 Tr8)가 소비 전류 저감 수단으로서 개재되고, 각 트랜지스터(Tr5 내지 Tr8)의 게이트에는 파워 다운 신호(PD)가 입력된다. P-channel MOS transistors Tr5 to Tr8 are interposed between the drains of the transistors Tr1 to Tr4 and the resistors R1 to R3 and Ro as power consumption reducing means, and a power down signal is provided to the gates of the transistors Tr5 to Tr8. (PD) is input.

파워 다운 신호(PD)는 전원 투입시 등의 동작 모드 설정 동작시에 한하여 L 레벨이 되는 신호이다. 따라서 각 트랜지스터(Tr5 내지 Tr8)는 동작 모드 설정 동작시에 온되고 통상시에는 오프되는 스위치로서 동작한다. The power down signal PD is a signal that becomes L level only in the operation mode setting operation such as power supply. Therefore, each of the transistors Tr5 to Tr8 operates as a switch that is turned on during the operation mode setting operation and turned off normally.

상기 파워 다운 신호(PD)는 증폭기(5) 및 비교기(6a 내지 6c)에도 입력된다. 그리고, 동작 모드 설정 동작시에 파워 다운 신호(PD)가 L 레벨이 되면 증폭기(5) 및 비교기(6a 내지 6c)가 활성화되고, 통상시에 파워 다운 신호(PD)가 H 레벨이 되 면 증폭기(5) 및 비교기(6a 내지 6c)가 불활성화된다. The power down signal PD is also input to the amplifier 5 and the comparators 6a to 6c. The amplifier 5 and the comparators 6a to 6c are activated when the power down signal PD becomes L level during the operation mode setting operation. When the power down signal PD becomes H level, the amplifier 5 becomes normal. (5) and comparators 6a to 6c are deactivated.

또한, 비교기(6a 내지 6c)의 출력 단자에는 래치 회로(8a 내지 8c)가 접속되어 있다. 래치 회로(8a 내지 8c)는 비교기(6a 내지 6c)의 출력 신호(OUT1 내지 OUT3)를 래치하여 출력한다. The latch circuits 8a to 8c are connected to the output terminals of the comparators 6a to 6c. The latch circuits 8a to 8c latch and output the output signals OUT1 to OUT3 of the comparators 6a to 6c.

상기한 바와 같이 구성된 전류 검출 회로에서는 전원 투입시 등에 파워 다운 신호(PD)가 L 레벨이 되면 증폭기(5) 및 비교기(6a 내지 6c)가 활성화되고 트랜지스터(Tr5 내지 Tr8)가 온되기 때문에 제1 실시 형태와 동일하게 동작한다. In the current detection circuit configured as described above, when the power-down signal PD becomes L level when the power is turned on, the amplifier 5 and the comparators 6a to 6c are activated, and the transistors Tr5 to Tr8 are turned on. It operates similarly to the embodiment.

파워 다운 신호(PD)가 H 레벨이 되면, 증폭기(5) 및 비교기(6a 내지 6c)가 불활성화되고 트랜지스터(Tr5 내지 Tr8)가 오프된다. 그러면 저항(R1 내지 R3, Ro)에 흐르는 전류가 차단되고 증폭기(5) 및 비교기(6a 내지 6c)에서도 전류를 소비하지 않는다. 또한, 출력 신호(OUT1 내지 OUT3)는 래치 회로(8a 내지 8c)로부터 계속해서 출력된다. When the power down signal PD becomes H level, the amplifier 5 and the comparators 6a to 6c are deactivated and the transistors Tr5 to Tr8 are turned off. The current flowing through the resistors R1 to R3, Ro is cut off and no current is consumed in the amplifier 5 and the comparators 6a to 6c. The output signals OUT1 to OUT3 are continuously output from the latch circuits 8a to 8c.

따라서, 이 실시 형태에서는 전원 투입시 이외의 통상시에는 전류의 소비를 억제할 수 있기 때문에 상기 제1 실시 형태에 비하여 소비 전력을 저감할 수 있다. Therefore, in this embodiment, since the consumption of current can be suppressed at normal times other than when the power is turned on, the power consumption can be reduced as compared with the first embodiment.

(제4 실시 형태)(4th embodiment)

도 8은 상기 제1 내지 제3 실시 형태의 메인 회로(2)의 구체예로서의 PLL 회로를 나타낸다. 분주기(9)에는 수정 발진기로부터 출력되는 기준 클록 신호(CK)가 입력되고, 분주기(9)는 그 기준 클록 신호(CK)를 1/N로 분주하여 위상 비교기(10)에 출력한다. 8 shows a PLL circuit as a specific example of the main circuit 2 of the first to third embodiments. The reference clock signal CK output from the crystal oscillator is input to the divider 9, and the divider 9 divides the reference clock signal CK at 1 / N and outputs it to the phase comparator 10.

위상 비교기(10)에는 분주기(11)의 출력 신호가 입력된다. 그리고, 위상 비 교기(10)는 분주기(9, 11)의 출력 신호의 위상을 비교하여 위상차 신호를 차지 펌프(12)에 출력한다. The output signal of the divider 11 is input to the phase comparator 10. The phase comparator 10 compares the phases of the output signals of the dividers 9 and 11 and outputs the phase difference signal to the charge pump 12.

차지 펌프(12)는 위상 비교기(10)로부터 출력되는 위상차 신호를 전압으로 변환하여 VCO(전압 제어 발진기)(13)에 출력한다. VCO(13)는 차지 펌프(12)로부터 출력되는 전압에 따른 주파수의 출력 신호(f out)를 출력한다. 또, VCO(13)의 입력 단자와 그라운드(GND) 사이에 루프 필터(14)가 배치되어 차지 펌프(12)의 출력 신호로부터 고주파 성분를 제거하도록 되어 있다. The charge pump 12 converts the phase difference signal output from the phase comparator 10 into a voltage and outputs it to the VCO (voltage controlled oscillator) 13. The VCO 13 outputs an output signal f out of frequency in accordance with the voltage output from the charge pump 12. In addition, the loop filter 14 is arranged between the input terminal of the VCO 13 and the ground GND to remove the high frequency component from the output signal of the charge pump 12.

또한, VCO(13)의 출력 신호(f out)는 상기 분주기(11)에 출력되고, 분주기(11)는 VCO(13)의 출력 신호(f out)를 1/M로 분주하여 상기 위상 비교기(10)에 출력한다. In addition, the output signal f out of the VCO 13 is output to the divider 11, and the divider 11 divides the output signal f out of the VCO 13 at 1 / M to perform the phase. Output to comparator 10.

이와 같이 구성된 PLL 회로는 분주기(11)의 출력 신호의 주파수가 분주기(9)의 출력 신호의 주파수보다 높은 경우에는 위상 비교기(1)의 위상차 신호에 기초하여 차지 펌프(12)의 출력 전압이 저하되고 VCO(13)의 출력 신호(f out)의 주파수가 저하된다. The PLL circuit configured as described above has the output voltage of the charge pump 12 based on the phase difference signal of the phase comparator 1 when the frequency of the output signal of the divider 11 is higher than the frequency of the output signal of the divider 9. This lowers and the frequency of the output signal f out of the VCO 13 decreases.

또한, 분주기(11)의 출력 신호의 주파수가 분주기(9)의 출력 신호의 주파수보다 낮은 경우에는 위상 비교기(1)의 위상차 신호에 기초하여 차지 펌프(12)의 출력 전압이 상승하고 VCO(13)의 출력 신호(f out)의 주파수가 상승한다. In addition, when the frequency of the output signal of the divider 11 is lower than the frequency of the output signal of the divider 9, the output voltage of the charge pump 12 rises based on the phase difference signal of the phase comparator 1, and the VCO The frequency of the output signal f out of (13) increases.

이러한 동작에 의해 출력 신호(f out)의 주파수는 분주기(9, 11)의 출력 신호 주파수가 일치하는 주파수에 수속한다. By this operation, the frequency of the output signal f out converges to the frequency at which the output signal frequencies of the dividers 9 and 11 coincide.

이러한 PLL 회로에서 설정 신호군(SG)을 분주기(9)에 입력하여 분주기(9)의 분주비를 설정 신호군(SG)에 의해 전환 가능하게 함으로써 VCO(13)의 출력 신호(f out)의 주파수의 전환, 즉 동작 모드를 변경할 수 있다. In the PLL circuit, the set signal group SG is input to the divider 9 so that the divider ratio of the divider 9 can be switched by the set signal group SG so as to output the output signal f out of the VCO 13. Can be switched frequency, that is, the operation mode can be changed.

(제5 실시 형태)(5th embodiment)

도 9는 제5 실시 형태를 나타낸다. 이 실시 형태는 제4 실시 형태와 동일한 PLL 회로에서 분주기(11)에 설정 신호군(SG)을 입력하여 분주기(11)의 분주비를 설정 신호군(SG)에 의해 전환 가능하게 한 것이다. 9 shows a fifth embodiment. This embodiment inputs the set signal group SG to the divider 11 in the same PLL circuit as in the fourth embodiment so that the divider ratio of the divider 11 can be switched by the set signal group SG. .

이러한 구성에 의해 분주기(11)의 분주비를 설정 신호군(SG)에 의해 전환하여 VCO(13)의 출력 신호(f out)의 주파수를 전환할 수 있다. With such a configuration, the frequency division ratio of the frequency divider 11 can be switched by the set signal group SG to switch the frequency of the output signal f out of the VCO 13.

(제6 실시 형태)(6th Embodiment)

도 10은 제6 실시 형태를 나타낸다. 이 실시 형태는 제4 실시 형태와 동일한 PLL 회로에서 위상 비교기(10)에 설정 신호군(SG)을 입력하여 위상 비교기(10)의 감도 혹은 이득을 전환 가능하게 한 것이다. 10 shows a sixth embodiment. In this embodiment, the set signal group SG is input to the phase comparator 10 in the same PLL circuit as in the fourth embodiment, so that the sensitivity or gain of the phase comparator 10 can be switched.

이러한 구성에 의해 위상 비교기(10)의 감도 혹은 이득을 전환하여 출력 신호(f out)가 소요의 주파수에 수속하기까지의 록업(lockup) 속도의 전환을 행할 수 있다. By such a configuration, the sensitivity or gain of the phase comparator 10 can be switched to switch the lockup speed until the output signal f out converges to the required frequency.

(제7 실시 형태)(Seventh embodiment)

도 11은 제7 실시 형태를 나타낸다. 이 실시 형태는 제4 실시 형태와 동일한 PLL 회로에서 차지 펌프(12)에 설정 신호군(SG)을 입력하여 차지 펌프(12)의 감도 혹은 이득을 전환 가능하게 한 것이다. 11 shows a seventh embodiment. In this embodiment, the set signal group SG is input to the charge pump 12 in the same PLL circuit as in the fourth embodiment so that the sensitivity or the gain of the charge pump 12 can be switched.

이러한 구성에 의해 차지 펌프(12)의 감도 혹은 이득을 전환하여 출력 신호 (f out)가 소요의 주파수에 수속하기까지의 록업 속도의 전환을 행할 수 있다. By such a configuration, the sensitivity or gain of the charge pump 12 can be switched to switch the lockup speed until the output signal f out converges to the required frequency.

(제8 실시 형태)(8th Embodiment)

도 12는 제8 실시 형태를 나타낸다. 이 실시 형태는 제4 실시 형태와 동일한 PLL 회로에서 루프 필터(14)에 설정 신호군(SG)을 입력하여 루프 필터(14)의 감쇠 특성을 전환 가능하게 한 것이다. 12 shows an eighth embodiment. In this embodiment, the set signal group SG is input to the loop filter 14 in the same PLL circuit as in the fourth embodiment so that the attenuation characteristics of the loop filter 14 can be switched.

이러한 구성에 의해 루프 필터(14)의 감쇠 특성을 전환하여 출력 신호(f out)가 소요의 주파수에 수속하기까지의 록업 속도의 전환을 행할 수 있다. With such a configuration, the attenuation characteristic of the loop filter 14 can be switched to switch the lockup speed until the output signal f out converges to the required frequency.

(제9 실시 형태)(Ninth embodiment)

도 13은 제9 실시 형태를 나타낸다. 이 실시 형태는 제4 실시 형태와 동일한 PLL 회로에서 VCO(13)에 설정 신호군(SG)을 입력하여 VCO(13)의 감도 혹은 이득을 전환 가능하게 한 것이다. 13 shows a ninth embodiment. In this embodiment, the set signal group SG is input to the VCO 13 in the same PLL circuit as in the fourth embodiment, so that the sensitivity or gain of the VCO 13 can be switched.

이러한 구성에 의해 VCO(13)의 감도 혹은 이득을 전환하여 출력 신호(f out)가 소요의 주파수에 수속하기까지의 록업 속도의 전환을 행할 수 있다. By such a configuration, it is possible to switch the sensitivity or gain of the VCO 13 to switch the lockup speed until the output signal f out converges to the required frequency.

(제10 실시 형태)(10th embodiment)

도 14는 제10 실시 형태를 나타낸다. 이 실시 형태는 제4 실시 형태와 동일한 PLL 회로에서 VCO(13)를 구성하는 전류 가변 회로(16)에 설정 신호군(SG)을 입력하여 VCO(13)의 감도 혹은 이득을 전환 가능하게 한 것이다. 14 shows a tenth embodiment. In this embodiment, the set signal group SG is input to the current variable circuit 16 constituting the VCO 13 in the same PLL circuit as in the fourth embodiment, so that the sensitivity or gain of the VCO 13 can be switched. .

VCO(13)는 차지 펌프(12)의 출력 전압을 전류로 변환하는 V-I 변환 회로(15)와, V-I 변환 회로(15)로부터 출력되는 전류값을 설정 신호군(SG)에 기초하여 전환하는 전류 가변 회로(16)와, 전류 가변 회로(16)로부터 출력되는 전류값에 따른 주 파수의 출력 신호(f out)를 출력하는 ICO(17)로 구성되어 있다. The VCO 13 converts an output voltage of the charge pump 12 into a current and converts the current value output from the VI conversion circuit 15 on the basis of the set signal group SG. It consists of the variable circuit 16 and the ICO 17 which outputs the output signal f out of the frequency according to the current value output from the current variable circuit 16. As shown in FIG.

이러한 구성에 의해 VCO(13)의 감도 혹은 이득을 전환하여 출력 신호(f out)가 소요의 주파수에 수속하기까지의 록업 속도의 전환을 행할 수 있다. By such a configuration, it is possible to switch the sensitivity or gain of the VCO 13 to switch the lockup speed until the output signal f out converges to the required frequency.

상기 실시 형태는 이하의 형태로 실시하더라도 좋다. The above embodiment may be implemented in the following forms.

· 제1 실시 형태에서 외부 저항(Ro)은 패키지(7) 외에 배치하더라도 좋다. In the first embodiment, the external resistor Ro may be disposed outside the package 7.

본 발명에 의하면, 1개의 외부 단자로부터 다수의 동작 모드를 설정 가능하게 하면서, 전원 전압에 상관없이 안정된 동작 모드 설정 동작을 확보할 수 있는 반도체 장치를 제공할 수 있다. According to the present invention, it is possible to provide a semiconductor device capable of setting a plurality of operation modes from one external terminal and ensuring a stable operation mode setting operation regardless of the power supply voltage.

Claims (10)

칩의 외부 단자에 접속되는 외부 저항과, An external resistor connected to an external terminal of the chip, 상기 외부 저항에 흐르는 전류에 기초하여 설정 신호를 생성하는 전류 검출 회로와, A current detection circuit for generating a setting signal based on a current flowing in the external resistance; 상기 설정 신호에 기초하여 내부 회로의 동작 모드를 설정하는 모드 설정 회로를 구비하고,A mode setting circuit for setting an operation mode of an internal circuit based on the setting signal, 상기 전류 검출 회로는,The current detection circuit, 복수의 내부 저항과,A plurality of internal resistors, 상기 외부 저항과 상기 내부 저항 각각에 동일 전류를 흘리도록 각각의 게이트가 상호 접속된 복수의 트랜지스터로 이루어지는 전류 생성 회로와,A current generation circuit comprising a plurality of transistors whose gates are interconnected to allow the same current to flow through each of the external resistor and the internal resistor; 상기 내부 저항 각각에서 생성되는 전압과 기준 전압을 비교하고, 그 비교 결과를 상기 설정신호로서 출력하는 복수의 비교기를 구비한 것을 특징으로 하는 반도체 장치. And a plurality of comparators for comparing the voltage generated at each of the internal resistors with a reference voltage, and outputting the comparison result as the set signal. 제1항에 있어서, 상기 복수의 내부 저항을 상기 전류 생성 회로에 대하여 병렬로 접속한 것을 특징으로 하는 반도체 장치. The semiconductor device according to claim 1, wherein the plurality of internal resistors are connected in parallel to the current generating circuit. 제1항에 있어서, 상기 복수의 내부 저항을 상기 전류 생성 회로에 대하여 직렬로 접속한 것을 특징으로 하는 반도체 장치. The semiconductor device according to claim 1, wherein the plurality of internal resistors are connected in series with the current generating circuit. 제1항에 있어서, 상기 전류 생성 회로 및 비교기에는 파워 다운 동작을 나타내는 신호에 응답하여 소비 전류를 차단하는 소비 전류 저감 수단과, 상기 비교기의 출력 신호를 래치하는 래치 회로를 구비한 것을 특징으로 하는 반도체 장치. 2. The current generating circuit and the comparator have a current consumption reducing means for cutting off the current in response to a signal indicating a power-down operation, and a latch circuit for latching an output signal of the comparator. Semiconductor device. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부 회로를 PLL 회로로 구성하고, 상기 모드 설정 회로는 상기 PLL 회로를 구성하는 분주기로 한 것을 특징으로 하는 반도체 장치.The semiconductor device according to any one of claims 1 to 4, wherein the internal circuit is constituted by a PLL circuit, and the mode setting circuit is a divider constituting the PLL circuit. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부 회로를 PLL 회로로 구성하고, 상기 모드 설정 회로는 상기 PLL 회로를 구성하는 위상 비교기로 한 것을 특징으로 하는 반도체 장치.The semiconductor device according to any one of claims 1 to 4, wherein the internal circuit is constituted by a PLL circuit, and the mode setting circuit is a phase comparator constituting the PLL circuit. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부 회로를 PLL 회로로 구성하고, 상기 모드 설정 회로는 상기 PLL 회로를 구성하는 차지 펌프로 한 것을 특징으로 하는 반도체 장치.The semiconductor device according to any one of claims 1 to 4, wherein the internal circuit is constituted by a PLL circuit, and the mode setting circuit is a charge pump constituting the PLL circuit. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부 회로를 PLL 회로로 구성하고, 상기 모드 설정 회로는 상기 PLL 회로를 구성하는 루프 필터로 한 것을 특징으로 하는 반도체 장치. The semiconductor device according to any one of claims 1 to 4, wherein the internal circuit is constituted by a PLL circuit, and the mode setting circuit is a loop filter constituting the PLL circuit. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부 회로를 PLL 회로로 구성하고, 상기 모드 설정 회로는 상기 PLL 회로를 구성하는 전압 제어 발진기로 한 것을 특징으로 하는 반도체 장치.The semiconductor device according to any one of claims 1 to 4, wherein the internal circuit is constituted by a PLL circuit, and the mode setting circuit is a voltage controlled oscillator constituting the PLL circuit. 삭제delete
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