KR100800154B1 - Multi-level driving circuit for double-gate type dram and driving method therefor - Google Patents

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Abstract

A multi-level driving circuit for double-gate type DRAM and a driving method thereof are provided to perform stable cell write operation and low voltage operation, by enabling multi-level driving in an I-transistor DRAM structure. According to 1-transistor DRAM with a double-gate structure, a transistor stores data on a floating body. A word line controls the transistor by being formed on the transistor. A bottom word line controls the transistor by being formed on the bottom of the transistor. A sensing line is connected to the floating body of the transistor. A bit line is connected to the floating body. A sense amplifier discriminates multi-level data by sensing data on the bit line. A write driver is connected to the sense amplifier, and supplies a plurality of driving voltages to the sense amplifier.

Description

더블게이트형 디램의 멀티레벨 구동회로 및 그 구동방법{Multi-level Driving circuit for Double-Gate type DRAM and Driving Method therefor}Multi-level driving circuit for double gate DRAM and its driving method {Multi-level Driving circuit for Double-Gate type DRAM and Driving Method therefor}

도 1은 종래에 제시된 1-트랜지스터형 디램의 단위 셀구조의 단면구성도.1 is a cross-sectional view of a unit cell structure of a conventional 1-transistor DRAM.

도 2는 종래의 1-트랜지스터형 디램의 셀데이터 저장 상태 및 리드 전류의 흐름과정을 보여주는 도면.FIG. 2 is a view illustrating a cell data storage state and a flow of read current of a conventional 1-transistor DRAM. FIG.

도 3은 본 발명에 의한 멀티레벨 구동시의 리드전류의 파형특성을 나타낸 파형도.3 is a waveform diagram showing waveform characteristics of a read current during multilevel driving according to the present invention;

도 4는 본 발명에 의한 더블게이트셀 구조를 나타낸 단면 구조도.Figure 4 is a cross-sectional structural view showing a double gate cell structure according to the present invention.

도 5는 본 발명에 의한 상위 비트 구동방법의 실시예를 나타낸 도면도.5 is a diagram showing an embodiment of a higher bit driving method according to the present invention;

도 6은 본 발명에 의한 차상위 비트 구동방법의 실시예를 나타낸 도면.6 is a view showing an embodiment of a next higher bit driving method according to the present invention.

도 7은 본 발명에 의한 차차상위 비트 구동방법의 실시예를 나타낸 도면.7 is a view showing an embodiment of a next higher bit driving method according to the present invention.

도 8은 본 발명에 의한 하위 비트 구동방법의 실시예를 나타낸 도면.8 is a diagram showing an embodiment of a lower bit driving method according to the present invention;

도 9는 본 발명에 의한 리드 구동방법의 실시예를 나타낸 도면.9 is a view showing an embodiment of a lead driving method according to the present invention.

도 10은 본 발명에 의한 1-트랜지스터형 디램의 어레이구조의 실시예를 나타낸 도면. 10 is a view showing an embodiment of an array structure of a 1-transistor DRAM according to the present invention.

도 11은 본 발명에 의한 라이트사이클의 일 예를 나타낸 도면.11 is a view showing an example of a light cycle according to the present invention.

도 12는 본 발명에 의한 리프레쉬사이클의 일 예를 나타낸 도면.12 is a view showing an example of a refresh cycle according to the present invention.

본 발명은 디램(DRAM)에 관한 것으로서, 특히 1-트랜지스터형(One Transistor Type) 디램의 멀티레벨 구동회로(Multi-level Driving circuit) 및 그 구동방법(Driving Method)에 관한 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to DRAM, and more particularly, to a multi-level driving circuit and a driving method of a one-transistor type DRAM.

반도체 메모리장치로서 대표적인 소자는 디램(DRAM)이다. 디램은 일반적으로 하나의 트랜지스터(transistor)와 하나의 스토리지캐패시터(storage capacitor)로 이루어진 구성이 하나의 단위셀(unit cell)을 이루게 된다. 디지탈 데이터(digital data) 1(=high) 또는 0(=low)은 스토리지캐패시터에 저장되며, 상기 스토리지캐패시터에 저장되는 데이터의 레벨을 정상적으로 유지하기 위해서, 디램은 일정 시간간격을 갖고 데이터 재충전동작인 리프레쉬(refresh)를 수행하게 된다. 이와 같은 단위셀을 갖는 디램은 디디알 시리즈(DDR(Double Data Rate SDRAM) series; 현재 DDR3까지 개발되었음)로 불리우는 동기형 반도체 메모리장치까지 그 개발이 이루어지고 있다.A typical device for a semiconductor memory device is DRAM. In general, a DRAM is composed of one transistor and one storage capacitor, thereby forming one unit cell. Digital data 1 (= high) or 0 (= low) is stored in the storage capacitor, and in order to maintain the level of data stored in the storage capacitor normally, the DRAM has a certain time interval and recharges the data. Refresh will be performed. The DRAM having such a unit cell has been developed to a synchronous semiconductor memory device called a DRAM series (DDR (Double Data Rate SDRAM) series (currently developed to DDR3)).

그러나 디램의 집적도(density)가 기가(Giga)급으로 갈수록 칩의 면적은 점점 더 크게 구현될 수 밖에 없을 것이다. 이는 칩의 크기가 소형화될수록 유리하게 되는 시스템(system)의 입장에서는 부담으로 작용할 것이다.However, as DRAM density rises to Giga level, the chip area will become larger and larger. This will be a burden for the system, which is advantageous as the size of the chip becomes smaller.

이러한 부담을 제거하기 위해 제안된 방식중의 하나가 스토리지캐패시터가 제거되고 하나의 트랜지스터로만 단위셀을 구현한 1-트랜지스터형 디램이다. 상기 1-트랜지스터형 디램은 캐패시터리스형(Capacitor-less type) 디램으로 불리우기도 한다.One of the proposed methods to remove this burden is a 1-transistor type DRAM in which a storage capacitor is removed and a unit cell is implemented with only one transistor. The 1-transistor type DRAM may also be referred to as a capacitorless type DRAM.

도 1은 종래에 제시된 1-트랜지스터형 디램의 단위 셀구조의 단면구성을 보여주고 있다. 도 1의 구성은 SOI(Silicon on Insulator) 구조의 플로우팅바디형 셀(Floating Body cell or Floating channel Cell)을 나타내고 있다. 도시된 바와 같이, 플로우팅바디(Floating Body)에 홀(Hole)과 전자(Electron)를 저장함에 의해 데이터(Data)를 저장하게 된다.FIG. 1 shows a cross-sectional structure of a unit cell structure of a conventional 1-transistor DRAM. 1 illustrates a floating body cell or floating channel cell having a silicon on insulator (SOI) structure. As shown in the drawing, data is stored by storing a hole and an electron in a floating body.

도 2는 종래의 1-트랜지스터형 디램의 셀데이터(Cell Data) 저장 상태 및 리드(Read) 전류를 나타내고 있다. 도 2에서 2A는 데이터 1을 저장한 상태인 Store "1"로서, Store "1" 상태는 플로우팅바디(Floating Body)에 홀(Hole)이 많은 상태가 된다. 도 2의 2B는 데이터 0을 저장한 상태인 Store "0"으로서, Store "0"상태는 플로우팅바디(Floating Body)에 홀(Hole) 이 적은 상태 또는 전자(Electron)가 많은 상태가 된다. 도 2의 2C는 리드(Read)전류의 흐름을 보여주는 것으로서, 리드모드(Read Mode)시에 셀(Cell)의 전류는 Store "1" 일 때가 Store "0"일 때보다 많은 센싱(Sensing) 전류가 흐르게 된다. 도 2에서 트랜지스터의 게이트에 연결된 라인은 워드라인(word line)이고, 트랜지스터의 양쪽 채널에 연결된 라인들은 각각 센싱라인(sensing line)과 비트라인(bit line)을 나타낸다.2 illustrates a cell data storage state and read current of a conventional 1-transistor DRAM. In FIG. 2, 2A is a Store "1" in which data 1 is stored, and the Store "1" state has a lot of holes in a floating body. 2B of FIG. 2 is Store "0" in which data 0 is stored, and the Store "0" state is a state in which a floating body has few holes or a lot of electrons. 2C of FIG. 2 shows the flow of read currents. In the read mode, the current of the cell is greater than that of the store "1" when the store "1". Will flow. In FIG. 2, the line connected to the gate of the transistor is a word line, and the lines connected to both channels of the transistor represent a sensing line and a bit line, respectively.

이와 같이, 종래의 1-트랜지스터(One Transistor)구조의 플로우팅바디(Floating Body)형 디램 셀(DRAM cell)은, NDRO(Non Destructive Read Out) 방식 에 의해 리드(Read) 동작시 Cell 의 Data 가 파괴되지 않아 셀(Cell)의 신뢰성이 향상되고 리드(Read) 속도를 높일 수 있는 장점을 얻을 수 있다. 또한 1-트랜지스터(Transistor)로만 셀(Cell)이 구성되므로 셀사이즈(Cell Size)가 획기적으로 작아질 수 있게 된다.As described above, in a floating body type DRAM cell having a conventional one-transistor structure, data of a cell is read during a read operation by a non-destructive read out (NDRO) method. Since it is not destroyed, it is possible to improve the reliability of the cell and increase the read speed. In addition, since the cell is composed of only 1-transistor, the cell size can be significantly reduced.

그러나, 셀(Cell)의 정보를 리드(Read)하고자 할 때와 셀(Cell) 에 정보를 라이트(Write) 하고자 할 때에 다음과 같은 문제점이 발생하게 된다. 즉, 라이트(Write)시에는 선택된 셀(Cell)뿐만 아니라, 비 선택된 셀(Cell)에도 라이트(Write) 전압이 인가됨에 의해, 비선택 셀(Cell)들의 데이터(Data)가 파괴되는 문제가 발생한다. 이러한 문제점은 반도체 메모리장치로서의 신뢰성을 보증할 수가 없게 된다.However, the following problem occurs when trying to read information of a cell and writing information to a cell. In other words, when a write voltage is applied not only to the selected cell but also to the unselected cell, the data of the unselected cells is destroyed. do. This problem cannot guarantee the reliability as a semiconductor memory device.

또한 종래의 1-트랜지스터형 디램은 멀티레벨을 구동하기 위한 수단이 없어서, 멀티레벨 반도체메모리장치에 적용할 수 없는 문제가 있었다.In addition, the conventional 1-transistor type DRAM does not have a means for driving a multilevel, there is a problem that can not be applied to a multilevel semiconductor memory device.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 신뢰성있는 라이트동작을 수행하는 1-트랜지스터형 디램 구동회로 및 그 구동방법을 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a 1-transistor type DRAM driving circuit which performs a reliable write operation and a driving method thereof.

본 발명의 다른 목적은 셀에 정보를 라이트할 시에, 선택된 셀 외의 비선택 셀의 데이터가 파괴되는 것을 방지하는 1-트랜지스터형 디램 구동회로 및 그 구동방법을 제공함에 있다. Another object of the present invention is to provide a 1-transistor type DRAM driving circuit and a driving method thereof, which prevent data from being destroyed in non-selected cells other than the selected cells when writing information to the cells.

본 발명의 또다른 목적은 신뢰성있는 라이트동작을 보증하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동회로 및 그 구동방법을 제공함에 있다.It is still another object of the present invention to provide a multi-level driving circuit of a 1-transistor type DRAM having a double gate structure that guarantees a reliable write operation, and a driving method thereof.

본 발명의 또다른 목적은 멀티레벨을 구동할 수 있는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동회로 및 그 구동방법을 제공함에 있다.It is still another object of the present invention to provide a multilevel driving circuit of a 1-transistor type DRAM having a double gate structure capable of driving a multilevel, and a driving method thereof.

상기한 목적을 달성하기 위한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 데이터를 플로우팅바디상에 저장하는 트랜지스터; 상기 트랜지스터의 상측에 형성되어 상기 트랜지스터를 제어하기 위한 워드라인; 상기 트랜지스터의 하측에 형성되어 상기 트랜지스터를 제어하기 위한 바텀워드라인; 상기 트랜지스터의 플로우팅바디로 연결된 센싱라인; 상기 플로우팅바디에 연결된 비트라인; 상기 비트라인상의 데이터를 감지하여 멀티레벨 데이터를 구별하기 위한 센스앰프; 및 상기 센스앰프에 연결되고 상기 센스앰프에 복수개의 구동전압을 공급하여 라이트드라이버를 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동회로이다.A 1-transistor DRAM having a double gate structure according to the present invention for achieving the above object comprises a transistor for storing data on a floating body; A word line formed on an upper side of the transistor to control the transistor; A bottom word line formed under the transistor to control the transistor; A sensing line connected to the floating body of the transistor; A bit line connected to the floating body; A sense amplifier for discriminating multilevel data by sensing data on the bit line; And a write driver connected to the sense amplifier and supplying a plurality of driving voltages to the sense amplifier, the multi-level driving circuit of the 1-transistor type DRAM having a double gate structure.

또한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 워드라인과 바텀워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; 상기 워드라인과 바텀워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 상기 워드라인과 바텀워드라인 을 상기 제2정전압레벨로 바이어스하고 라이트드라이버에 의해 구동된 복수개의 멀티레벨 전압을 이용하여 비트라인에 멀티레벨 데이터를 공급하는 데이터라이트과정을 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동방법임을 특징으로 한다. 바람직하게는 상기 데이터라이트과정후에, 상기 워드라인과 바텀워드라인을 상기 음전압레벨로 바이어스하여 상기 라이트데이터를 홀드하는 제2데이터홀드과정을 더 구비한다. 상기 라이트데이터는 4-레벨 전류를 이용하여 구동된 서로다른 레벨의 데이터들임 특징으로 한다.In addition, the 1-transistor type DRAM having a double gate structure according to the present invention comprises: a data holding step of biasing a word line and a bottom word line to a negative voltage level and biasing a sensing line and a bit line to a first constant voltage level; A data purging process for resetting the data by biasing the word line and the bottom word line to a second constant voltage level and biasing the sensing line and bit line to the first constant voltage level; And a data writing process of biasing the word line and the bottom word line to the second constant voltage level and supplying multilevel data to a bit line using a plurality of multilevel voltages driven by a write driver. A multi-level driving method of a 1-transistor type DRAM having a double gate structure. Preferably, the method further includes a second data hold process of holding the write data by biasing the word line and the bottom word line to the negative voltage level after the data write process. The write data are data of different levels driven using a 4-level current.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3은 본 발명에 의한 멀티레벨을 구동하기 위한 한 예로서, 4레벨(4-level) 2비트(2-bit) 셀리드전류(cell read current)의 파형을 나타낸 것이다. 셀드레인(cell drain)전압 Vd=0.2V, 셀소오스(cell source)전압은 그라운드 GND 일시에, 셀게이트(cell gate)전압을 스윕(sweep)했을 때의 셀리드전류(cell read current)를 가정한 경우이다. 4-레벨 전류를 이용해 2-비트를 동작시키는 방법으로서, 가장 높은 레벨은 data 11, 그 다음 낮은 레벨은 data 10, 그 다음 낮은 레벨은 data 01 및 가장 낮은 레벨 data 00 으로 구성된다. 각각의 4-레벨 사이에 REF2, REF1, REF0 가 각각 위치하여 멀티비트 리드(multiple bit read)동작을 수행하게 된다.3 illustrates a waveform of a 4-level 2-bit cell read current as an example for driving the multilevel according to the present invention. The cell drain voltage Vd = 0.2V and the cell source voltage assume the cell read current when the cell gate voltage is swept at ground GND. One case. A 2-bit operation using 4-level current, with the highest level consisting of data 11, the next lowest level of data 10, and the next lowest level of data 01 and the lowest level data 00. REF2, REF1, and REF0 are positioned between each of the four levels to perform a multiple bit read operation.

도 4는 본 발명에 의한 더블게이트셀(Double gate Cell) 구조를 나타낸 단면 구조도이다. 본 출원인은 도 4에 도시된 더블게이트셀 구조 및 그 제조공정을 특허출원 "2006-0068750"호(출원일: 2006.07.21.)를 통해 출원한 바 있다.4 is a cross-sectional structural view showing a double gate cell structure according to the present invention. The applicant has applied for the double gate cell structure shown in FIG. 4 and a manufacturing process thereof through the patent application "2006-0068750" (filed date: July 21, 2006).

본 발명에 의한 1-트랜지스터 디램의 구동방법에 대해 기술하겠다.The driving method of the 1-transistor DRAM according to the present invention will be described.

도 5는 본 발명에 의한 데이터 1을 라이트(write)하는 방법을 나타낸다. 도 5에서 t0, t3, t4 구간은 홀드(Hold) 구간으로서, 이는 Data 유지 구간이 된다. 그리고 t1 은 퍼지(Purge) 구간으로써 셀데이터(Cell Data)를 리셋(Reset)시켜 초기화하는 구간으로서, 이는 본 발명에 의한 1-트랜지스터형 디램의 중요한 구동방법 기술이다. t2 는 데이터 11을 라이트(Write)하는 구간이다.5 shows a method of writing data 1 according to the present invention. In FIG. 5, the sections t0, t3, and t4 are hold sections, which are data holding sections. In addition, t1 is a purge section and is a section for resetting and initializing cell data, which is an important driving method technology of a 1-transistor type DRAM according to the present invention. t2 is a section in which data 11 is written.

이를 상세히 설명하면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다. 상기 워드라인 WL 및 바텀워드라인 BWL은 각각 -Vh와 같이 네거티브(negative)전압으로 유지됨이 바람직하다. In detail, the data of the floating body is maintained under the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND in the period t0. It becomes an operation. The word line WL and the bottom word line BWL are preferably maintained at a negative voltage such as -Vh.

그리고 t1 구간에서 워드라인 WL = VDD , 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 워드라인 WL과 플로우팅바디(Floating Body) 데이터(data) 사이의 커플링캐패시턴스(Coupling Capacitance)에 의해 플로우팅바디(Floating Body)의 전압이 상승하게 된다. 그래서 플로우팅바디(Floating Body)의 홀(Hole)이 센싱라인 SL 과 비트라인 BL로 모두 빠져 나가게 된다. 이로부터 플로우팅바디(Floating Body)는 리셋(Reset) 되어 초기화(initial) 상태가 되어 퍼지(Purge) 동작을 수행하게 된다.And coupling capacitance between the word line WL and the floating body data under the word line WL = VDD, the bottom word line BWL = VDD, the sensing line SL = GND and the bit line BL = GND in the period t1. Due to the coupling capacitance, the voltage of the floating body is increased. Therefore, the hole of the floating body exits both the sensing line SL and the bit line BL. From this, the floating body is reset and reset to an initial state to perform a purge operation.

다음에 t2 구간에서 워드라인 WL = VDD, 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = Vblwt11 조건이 되어 Write 11 전류 즉, Iwt11이 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. 이때 다량의 홀(Hole)이 발생하게 되고 이 Hole 들이 플로우팅바디(Floating Body)에 캡쳐(Capture)된다. 이렇게 캡쳐(Capture)된 홀(Hole)의 전압은 Vblwt11 전압보다는 낮게 된다. 따라서 논리 하이(High) 전압의 홀(Hole)이 플로우팅바디(Floating Body)에 저장되게 된다.Next, in the period t2, the word line WL = VDD, the bottom word line BWL = VDD, the sensing line SL = GND, and the bit line BL = Vblwt11 are used, and the write 11 current, that is, Iwt11 flows from the bit line BL toward the sensing line SL. At this time, a lot of holes are generated and these holes are captured in a floating body. The voltage of the captured hole is lower than the voltage Vblwt11. Therefore, a logic high voltage hole is stored in the floating body.

다음에 t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = Vblwt11 조건이 되어 플로우팅바디(Floating Body)에 저장된 논리 하이(High) 전압의 홀(Hole)들이 저전압 상태에 있도록 워드라인 WL 전압을 음의 홀드(hold) 전압인 -Vh 레벨로 떨어뜨린다.Next, the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = Vblwt11 are applied to the logic high voltage stored in the floating body in the period t3. The word line WL voltage is dropped to the negative hold voltage -Vh level so that the holes are in a low voltage state.

마지막으로 t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존 되게 된다.Finally, in the period t4, the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND are conditions, and the voltage of the hole stored in the floating body is reduced. It will be preserved below ground GND.

도 6은 본 발명에 의한 데이터 "10"을 라이트하는 방법을 나타낸다. 도 6에서 t0, t3, t4 구간은 홀드(Hold) 구간으로서, 이는 Data 유지 구간이 된다. 그리고 t1 은 퍼지(Purge) 구간으로써 셀데이터(Cell Data)를 리셋(Reset)시켜 초기화하는 구간으로서, 이는 본 발명에 의한 1-트랜지스터형 디램의 중요한 구동방법 기술이다. t2 는 데이터 "10" 을 라이트(Write)하는 구간이다.6 shows a method of writing data "10" according to the present invention. In FIG. 6, the sections t0, t3, and t4 are hold sections, which are data holding sections. In addition, t1 is a purge section and is a section for resetting and initializing cell data, which is an important driving method technology of a 1-transistor type DRAM according to the present invention. t2 is a section in which data "10" is written.

이를 상세히 설명하면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다. 상기 워드라인 WL 및 바텀워드라인 BWL은 각각 -Vh와 같이 네거티브(negative)전압으로 유지됨이 바람직하다. In detail, the data of the floating body is maintained under the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND in the period t0. It becomes an operation. The word line WL and the bottom word line BWL are preferably maintained at a negative voltage such as -Vh.

그리고 t1 구간에서 워드라인 WL = VDD , 바텀워드라인 BWL = VDD, 센싱라인 SL = GND, 및 비트라인 BL = GND 조건에서는 워드라인 WL과 플로우팅바디(Floating Body) 데이터(data) 사이의 커플링캐패시턴스(Coupling Capacitance)에 의해 플로우팅바디(Floating Body)의 전압이 상승하게 된다. 그래서 플로우팅바디(Floating Body)의 홀(Hole)이 센싱라인 SL 과 비트라인 BL로 모두 빠져 나가게 된다. 이로부터 플로우팅바디(Floating Body)는 리셋(Reset) 되어 초기화(initial) 상태가 되어 퍼지(Purge) 동작을 수행하게 된다.Coupling between the word line WL and the floating body data under the word line WL = VDD, bottom word line BWL = VDD, sensing line SL = GND, and bit line BL = GND in the period t1. Due to the capacitance (Coupling Capacitance) the voltage of the floating body (Floating Body) is increased. Therefore, the hole of the floating body exits both the sensing line SL and the bit line BL. From this, the floating body is reset and reset to an initial state to perform a purge operation.

다음에 t2 구간에서 워드라인 WL = VDD, 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = Vblwt10 조건이 되어 Write 10 전류 즉, Iwt10이 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. Next, in the period t2, the word line WL = VDD, the bottom word line BWL = VDD, the sensing line SL = GND, and the bit line BL = Vblwt10 are conditions, and the write 10 current, that is, Iwt10 flows from the bit line BL toward the sensing line SL.

이때 도 5의 Vblwt11 전압과 비교시에 Vblwt10 전압이 상대적으로 작아 도 5보다는 소량의 홀(Hole)이 발생하게 되고, 이 홀(Hole)들이 플로우팅바디(Floating Body)에 캡쳐(Capture)된다. 캡쳐(Capture)된 홀(Hole)의 전압은 Vblwt0 전압보다 낮게 된다. 따라서 Low 전압의 홀(Hole)이 플로우팅바디(Floating Body)에 저장된다. At this time, when compared with the voltage Vblwt11 of FIG. 5, the voltage Vblwt10 is relatively small, thereby generating a smaller amount of holes (Hole) than in FIG. 5, and these holes are captured in the floating body. The voltage of the captured hole (Hole) is lower than the voltage Vblwt0. Therefore, a low voltage hole is stored in the floating body.

다음에 t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = Vblwt10 조건이 되어, 플로우팅바디(Floating Body)에 저장된 논리 하이(High) 전압의 홀(Hole)들이 저전압 상태에 있도록 워드라인 WL 전압을 음의 홀드(hold) 전압인 -Vh 로 내려 주게 된다.Next, the logic high voltage stored in the floating body becomes a word line WL = -Vh, a bottom word line BWL = -Vh, a sensing line SL = GND, and a bit line BL = Vblwt10 in a period t3. The word lines WL voltage is lowered to a negative hold voltage of -Vh so that the holes of the transistors are in the low voltage state.

마지막으로 t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존 되게 된다.Finally, in the period t4, the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND are conditions, and the voltage of the hole stored in the floating body is reduced. It will be preserved below ground GND.

도 7은 본 발명에 의한 데이터 "01"을 라이트하는 방법을 나타낸다. 도 7에서 t0, t3, t4 구간은 홀드(Hold) 구간으로서, 이는 Data 유지 구간이 된다. 그리고 t1 은 퍼지(Purge) 구간으로써 셀데이터(Cell Data)를 리셋(Reset)시켜 초기화하는 구간으로서, 이는 본 발명에 의한 1-트랜지스터형 디램의 중요한 구동방법 기술이다. t2 는 데이터 "01"을 라이트(Write)하는 구간이다.7 shows a method of writing data "01" according to the present invention. In FIG. 7, the t0, t3, and t4 sections are hold sections, which are data holding sections. In addition, t1 is a purge section and is a section for resetting and initializing cell data, which is an important driving method technology of a 1-transistor type DRAM according to the present invention. t2 is a section for writing data "01".

이를 상세히 설명하면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다. 상기 워드라인 WL 및 바텀워드라인 BWL은 각각 -Vh와 같이 네거티브(negative)전압으로 유지됨이 바람직하다. In detail, the data of the floating body is maintained under the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND in the period t0. It becomes an operation. The word line WL and the bottom word line BWL are preferably maintained at a negative voltage such as -Vh.

그리고 t1 구간에서 워드라인 WL = VDD , 바텀워드라인 BWL = VDD, 센싱라인 SL = GND, 및 비트라인 BL = GND 조건에서는 워드라인 WL과 플로우팅바디(Floating Body) 데이터(data) 사이의 커플링캐패시턴스(Coupling Capacitance)에 의해 플로우팅바디(Floating Body)의 전압이 상승하게 된다. 그래서 플로우팅바디(Floating Body)의 홀(Hole)이 센싱라인 SL 과 비트라인 BL로 모두 빠져 나가게 된다. 이로부터 플로우팅바디(Floating Body)는 리셋(Reset) 되어 초기화(initial) 상태가 되어 퍼지(Purge) 동작을 수행하게 된다.Coupling between the word line WL and the floating body data under the word line WL = VDD, bottom word line BWL = VDD, sensing line SL = GND, and bit line BL = GND in the period t1. Due to the capacitance (Coupling Capacitance) the voltage of the floating body (Floating Body) is increased. Therefore, the hole of the floating body exits both the sensing line SL and the bit line BL. From this, the floating body is reset and reset to an initial state to perform a purge operation.

다음에 t2 구간에서 워드라인 WL = VDD, 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = Vblwt01 조건이 되어 Write 01 전류 즉, Iwt01이 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. Next, in the t2 period, the word line WL = VDD, the bottom word line BWL = VDD, the sensing line SL = GND, and the bit line BL = Vblwt01 are conditionally written, so that the write 01 current, Iwt01, flows from the bit line BL toward the sensing line SL.

이때 도 6의 Vblwt10 전압과 비교시에 Vblwt01 전압이 상대적으로 작아 도 6보다는 소량의 홀(Hole)이 발생하게 되고, 이 홀(Hole)들이 플로우팅바디(Floating Body)에 캡쳐(Capture)된다. 캡쳐(Capture)된 홀(Hole)의 전압은 Vblwt0 전압보다 낮게 된다. 따라서 Low 전압의 홀(Hole)이 플로우팅바디(Floating Body)에 저장된다. At this time, when compared with the voltage Vblwt10 of FIG. 6, the voltage Vblwt01 is relatively small, resulting in a smaller amount of holes than that of FIG. 6, and these holes are captured in the floating body. The voltage of the captured hole (Hole) is lower than the voltage Vblwt0. Therefore, a low voltage hole is stored in the floating body.

다음에 t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = Vblwt01 조건이 되어, 플로우팅바디(Floating Body)에 저장된 논리 하이(High) 전압의 홀(Hole)들이 저전압 상태에 있도록 워드라인 WL 전압을 음의 홀드(hold) 전압인 -Vh 로 내려 주게 된다.Next, the logic high voltage stored in the floating body becomes a word line WL = -Vh, a bottom word line BWL = -Vh, a sensing line SL = GND, and a bit line BL = Vblwt01 in a period t3. The word lines WL voltage is lowered to a negative hold voltage of -Vh so that the holes of the transistors are in the low voltage state.

마지막으로 t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존 되게 된다.Finally, in the period t4, the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND are conditions, and the voltage of the hole stored in the floating body is reduced. It will be preserved below ground GND.

도 8은 본 발명에 의한 데이터 "00"을 라이트하는 방법을 나타낸다. 도 8에서 t0, t3, t4 구간은 홀드(Hold) 구간으로서, 이는 Data 유지 구간이 된다. 그리고 t1 은 퍼지(Purge) 구간으로써 셀데이터(Cell Data)를 리셋(Reset)시켜 초기화하는 구간으로서, 이는 본 발명에 의한 1-트랜지스터형 디램의 중요한 구동방법 기술이다. t2 는 데이터 "00"을 라이트(Write)하는 구간이다.8 shows a method of writing data "00" according to the present invention. In FIG. 8, the t0, t3, and t4 sections are hold sections, which are data holding sections. In addition, t1 is a purge section and is a section for resetting and initializing cell data, which is an important driving method technology of a 1-transistor type DRAM according to the present invention. t2 is a section in which data "00" is written.

이를 상세히 설명하면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다. 상기 워드라인 WL 및 바텀워드라인 BWL은 각각 -Vh와 같이 네거티브(negative)전압으로 유지됨이 바람직하다. In detail, the data of the floating body is maintained under the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND in the period t0. It becomes an operation. The word line WL and the bottom word line BWL are preferably maintained at a negative voltage such as -Vh.

그리고 t1 구간에서 워드라인 WL = VDD , 바텀워드라인 BWL = VDD, 센싱라인 SL = GND, 및 비트라인 BL = GND 조건에서는 워드라인 WL과 플로우팅바디(Floating Body) 데이터(data) 사이의 커플링캐패시턴스(Coupling Capacitance)에 의해 플로우팅바디(Floating Body)의 전압이 상승하게 된다. 그래서 플로우팅바디(Floating Body)의 홀(Hole)이 센싱라인 SL 과 비트라인 BL로 모두 빠져 나가게 된다. 이로부터 플로우팅바디(Floating Body)는 리셋(Reset) 되어 초기화(initial) 상태가 되어 퍼지(Purge) 동작을 수행하게 된다.Coupling between the word line WL and the floating body data under the word line WL = VDD, bottom word line BWL = VDD, sensing line SL = GND, and bit line BL = GND in the period t1. Due to the capacitance (Coupling Capacitance) the voltage of the floating body (Floating Body) is increased. Therefore, the hole of the floating body exits both the sensing line SL and the bit line BL. From this, the floating body is reset and reset to an initial state to perform a purge operation.

다음에 t2 구간에서 워드라인 WL = VDD, 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = Vblwt00 조건이 되어 Write 00 전류 즉, Iwt00이 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. Next, in the period t2, the word line WL = VDD, the bottom word line BWL = VDD, the sensing line SL = GND, and the bit line BL = Vblwt00 are conditions, and the write 00 current, that is, Iwt00 flows from the bit line BL toward the sensing line SL.

이때 도 6의 Vblwt01 전압과 비교시에 Vblwt00 전압이 상대적으로 작아 도 6보다는 소량의 홀(Hole)이 발생하게 되고, 이 홀(Hole)들이 플로우팅바디(Floating Body)에 캡쳐(Capture)된다. 캡쳐(Capture)된 홀(Hole)의 전압은 Vblwt0 전압보다 낮게 된다. 따라서 Low 전압의 홀(Hole)이 플로우팅바디(Floating Body)에 저장된다. In this case, when compared to the voltage Vblwt01 of FIG. 6, the voltage Vblwt00 is relatively small, resulting in a smaller amount of holes (Hole) than in FIG. 6, and the holes are captured in the floating body. The voltage of the captured hole (Hole) is lower than the voltage Vblwt0. Therefore, a low voltage hole is stored in the floating body.

다음에 t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = Vblwt00 조건이 되어, 플로우팅바디(Floating Body)에 저장된 논리 하이(High) 전압의 홀(Hole)들이 저전압 상태에 있도록 워드라인 WL 전압을 음의 홀드(hold) 전압인 -Vh 로 내려 주게 된다.Next, the logic high voltage stored in the floating body becomes a word line WL = -Vh, a bottom word line BWL = -Vh, a sensing line SL = GND, and a bit line BL = Vblwt00 in a period t3. The word lines WL voltage is lowered to a negative hold voltage of -Vh so that the holes of the transistors are in the low voltage state.

마지막으로 t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존 되게 된다.Finally, in the period t4, the word line WL = -Vh, the bottom word line BWL = -Vh, the sensing line SL = GND, and the bit line BL = GND are conditions, and the voltage of the hole stored in the floating body is reduced. It will be preserved below ground GND.

도 9은 본 발명에 의한 구동방법으로서 리드(Read) 방법을 나타낸다. 도 9에서 t0, t1, t3, t4 구간이 홀드(Hold) 구간으로서, 이는 데이터(Data) 유지 구간이 된다. 그리고 t2 는 리드(Read) 동작을 수행하는 구간이다. 9 shows a read method as a driving method according to the present invention. In FIG. 9, the sections t0, t1, t3, and t4 are hold sections, which become data holding sections. And t2 is a period for performing a read operation.

이를 상세히 살피면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다.In detail, when the word line WL = -Vh, the bottom word line BWL = GND, the sensing line SL = GND, and the bit line BL = GND in the t0 period, the data of the floating body is maintained. Becomes

t1 구간은 셀(Cell)의 리드전류(read current)를 센싱(Sensing)하기 위해, 비트라인 BL에 리드(Read) 전압인 Vblread를 인가하는 구간이다.The t1 section is a section for applying a read voltage Vblread to the bit line BL in order to sense a read current of the cell.

t2 구간에서 워드라인 WL = Vwlread, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = Vblread 조건이 되어 리드(Read)전류가 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. 이때 흐르는 센싱(Sensing) 전류의 양이 기준(Reference) 전류보다 크면 데이터(Data) 1 이 되고 기준(Reference) 전류보다 작으면 데이터(Data) 0이 된다.In the period t2, the read line flows from the bit line BL to the sensing line SL under the condition of the word line WL = Vwlread, the bottom word line BWL = GND, the sensing line SL = GND, and the bit line BL = Vblread. At this time, if the amount of sensing current flowing is greater than the reference current, the data becomes Data 1, and if it is less than the reference current, the data becomes data 0.

t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = Vblread 조건이 되어 리드전류(Read Current)가 중지된다.In the period t3, the read current is stopped because the word line WL = -Vh, the bottom word line BWL = GND, the sensing line SL = GND, and the bit line BL = Vblread.

t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존되게 된다.In the period t4, the word line WL = -Vh, the bottom word line BWL = GND, the sensing line SL = GND, and the bit line BL = GND are conditions, and the voltage of the hole stored in the floating body is greater than the ground GND. It is preserved in the low state.

도 10은 본 발명에 의한 멀티레벨을 구동하는 더블게이트셀 어레이(Double gate Cell Array) 구조를 회로적으로 도시하고 있다. 도시된 바와 같이, 각각 2개의 Cell 들은 비트라인콘택(BL Contact)을 공유(Share)하며, 센싱라인콘택(SL Contact)을 공유(Share)하는 구조가 된다. 그리고 워드라인 WL0,..,WL3과 바텀워드라인 BWL0,..,BWL3 및 센싱라인 SL0,..,SL2는 로우(Row) 방향으로 배치되고, 비트라인 BL0,..,BL3은 컬럼(Column) 방향으로 배치된다. 그리고 각각의 비트라인 BL0,..,BL3은 센스앰프(sense amplifier) S/A, 라이트드라이버(write driver) W/D 및 레지스터블럭(register block) REG를 포함하며, 이들 회로들에는 각각 기준(Reference)전압 ref0, ref1, ref2가 공통적으로 공급된다.FIG. 10 is a circuit diagram illustrating a structure of a double gate cell array driving a multilevel according to the present invention. As shown, each of the two cells share a bit line contact (BL contact) and share a sensing line contact (SL contact). The word lines WL0, .., WL3 and the bottom word lines BWL0, .., BWL3 and the sensing lines SL0, .., SL2 are arranged in a row direction, and the bit lines BL0, .., BL3 are columns. ) Is arranged in the direction. Each bit line BL0, ..., BL3 includes a sense amplifier S / A, a write driver W / D, and a register block REG. Reference) Voltages ref0, ref1, ref2 are commonly supplied.

도 10에서 센스앰프 S/A 는 셀데이터(Cell Data)를 감지하여 데이터(Data) 11, 10, 01, 00 을 구별하기 위한 회로로서 동작한다. 그리고 레지스터블록 REG 는 상기의 센스앰프 S/A의 데이터(Data)를 일시적으로 저장하기 위한 임시 기억장치 회로이다. 그리고 라이트드라이버 W/D 는 셀(Cell)에 데이터(Data)를 라이트(Write)할 때 비트라인에 라이트데이터(Write Data)에 따라 구동 전압 Write 11, Write 10, Write 01, Write 00 을 생성하는 회로가 된다.In FIG. 10, the sense amplifier S / A detects cell data and operates as a circuit for distinguishing data 11, 10, 01, and 00. The register block REG is a temporary storage circuit for temporarily storing data (Data) of the sense amplifier S / A. The write driver W / D generates driving voltages Write 11, Write 10, Write 01, and Write 00 according to the write data in the bit line when writing the data to the cell. It becomes a circuit.

도 11는 본 발명에 의한 1-트랜지스터형 디램의 라이트(Write)과정의 일 예를 나타낸다.11 illustrates an example of a write process of a 1-transistor DRAM according to the present invention.

도시된 바와 같이, 라이트(Write)과정은 리드사이클(Read cycle)과 라이트사이클(Write cycle)로 구성된다. 리드사이클(Read cycle) 구간에서 선택된 로우(Row)의 모든 셀(cell) 들에 대해 셀데이터(Cell Data)를 센싱(Sensing)하여 증폭한 후 레지스터(Register)에 저장한다. 그리고 라이트사이클(Write Cycle)에서는 상기의 레지스터(Register)에 저장된 데이터(data)를 다시 라이트(Write)하여 복구 해준다. 한편 새로 라이트(Write)할 셀(Cell)들은 새로운 외부의 데이터(Data)로 라이트(Write)를 수행하게 된다. 이때에는 레지스터에 기 저장된 데이터를 클리어(clear) 또는 리셋(reset)함에 의해 외부로부터 들어온 새로운 데이터를 저장할 수 있게 된다.As shown, the write process includes a read cycle and a write cycle. In the read cycle section, all the cells of the selected row are sensed, amplified by cell data, and stored in a register. In the write cycle, the data stored in the register is rewritten to recover. Meanwhile, cells to be newly written are written with new external data. In this case, new data from the outside can be stored by clearing or resetting the data previously stored in the register.

도 12는 본 발명에 의한 1-트랜지스터형 디램의 리프레쉬(Refresh) 방법을 나타낸다. 리프레쉬(refresh) 방법은 리드 사이클(Read cycle) 과 라이트 사이클(Write cycle)을 통해 간단히 수행할 수 있다. 즉, 리드 사이클(Read cycle) 구간에서 선택된 로우(Row)의 모든 셀(cell) 들에 대해 셀 데이터(Cell Data)를 센싱(Sensing)하여 증폭한 후, 레지스터(Register)에 저장한다. 그리고나서 라이트 사이클(Write Cycle)에서 상기의 레지스터(Register)에 저장된 데이터(data)를 다시 라이트(Write)함에 의해 리프레쉬를 수행할 수 있다.12 shows a method of refreshing a 1-transistor DRAM according to the present invention. The refresh method can be easily performed through a read cycle and a write cycle. That is, cell data is sensed and amplified for all cells of the selected row during a read cycle, and then stored in a register. Then, refreshing may be performed by rewriting the data stored in the register in the write cycle.

한편 본 발명은 벌크실리콘 기판위에 본 발명을 실현할 수도 있고, SOI기판상에 본 발명을 실현할 수도 있다.Meanwhile, the present invention may realize the present invention on a bulk silicon substrate, or may implement the present invention on an SOI substrate.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이상에서 설명한 바와 같이, 본 발명에 의한 1-트랜지스터형 디램은 더블게이트를 가지는 1-트랜지스터형 DRAM 구조에서 멀티레벨 구동을 가능하게 하고, 안정된 Cell 라이트 동작과 저 전압 동작이 가능하게 된다.As described above, the 1-transistor DRAM according to the present invention enables multilevel driving in a 1-transistor DRAM structure having a double gate, and enables stable cell write operation and low voltage operation.

Claims (6)

더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서, In the 1-transistor type DRAM having a double gate structure, 데이터를 플로우팅바디상에 저장하는 트랜지스터; A transistor for storing data on the floating body; 상기 트랜지스터의 상측에 형성되어 상기 트랜지스터를 제어하기 위한 워드라인; A word line formed on an upper side of the transistor to control the transistor; 상기 트랜지스터의 하측에 형성되어 상기 트랜지스터를 제어하기 위한 바텀워드라인; A bottom word line formed under the transistor to control the transistor; 상기 트랜지스터의 플로우팅바디로 연결된 센싱라인; 상기 플로우팅바디에 연결된 비트라인; A sensing line connected to the floating body of the transistor; A bit line connected to the floating body; 상기 비트라인상의 데이터를 감지하여 멀티레벨 데이터를 구별하기 위한 센스앰프; 및 A sense amplifier for discriminating multilevel data by sensing data on the bit line; And 상기 센스앰프에 연결되고 상기 센스앰프에 복수개의 구동전압을 공급하는 라이트드라이버를 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동회로.And a write driver connected to the sense amplifier and supplying a plurality of driving voltages to the sense amplifier. The multi-level driving circuit of the 1-transistor type DRAM having a double gate structure. 제1항에 있어서, 상기 멀티레벨데이터는 4-레벨 전류를 이용하여 구동된 서로다른 레벨의 데이터들임을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동회로.The multi-level drive circuit of claim 1, wherein the multi-level data is data of different levels driven using a 4-level current. 제1항에 있어서, The method of claim 1, 상기 복수개의 구동전압은 복수개의 기준전압을 이용하여 생성함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동회로.And the plurality of driving voltages are generated using a plurality of reference voltages. 1. The multi-level driving circuit of a 1-transistor type DRAM having a double gate structure. 더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서, In the 1-transistor type DRAM having a double gate structure, 워드라인과 바텀워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; A data holding step of biasing the word line and the bottom word line to the negative voltage level and biasing the sensing line and the bit line to the first constant voltage level; 상기 워드라인과 바텀워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 A data purging process for resetting the data by biasing the word line and the bottom word line to a second constant voltage level and biasing the sensing line and bit line to the first constant voltage level; And 상기 워드라인과 바텀워드라인을 상기 제2정전압레벨로 바이어스하고 라이트드라이버에 의해 구동된 복수개의 멀티레벨 전압을 이용하여 비트라인에 멀티레벨 데이터를 공급하는 데이터라이트과정을 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동방법. And a data write process for biasing the word line and the bottom word line to the second constant voltage level and supplying multilevel data to a bit line using a plurality of multilevel voltages driven by a write driver. A multilevel driving method of a 1-transistor type DRAM having a gate structure. 제4항에 있어서, 상기 데이터라이트과정후에, 상기 워드라인과 바텀워드라인을 상기 음전압레벨로 바이어스하여 상기 데이터의 라이트를 홀드하는 제2데이터홀드과정을 더 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동방법. 5. The double gate structure of claim 4, further comprising a second data hold process of holding the write of the data by biasing the word line and the bottom word line to the negative voltage level after the data write process. Multi-level driving method of a 1-transistor type DRAM having a. 제5항에 있어서, 상기 제2데이터홀드과정에서 라이트가 홀드되는 상기 데이터는 4-레벨 전류를 이용하여 구동된 서로다른 레벨의 데이터들임을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 멀티레벨 구동방법.The 1-transistor DRAM having a double gate structure according to claim 5, wherein the data held by the light in the second data holding process is data of different levels driven using a 4-level current. Multilevel driving method.
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