KR100799887B1 - Ｐｆｅｔ에서 붕소 확산도를 감소시키는 방법 및 장치 - Google Patents

Ｐｆｅｔ에서 붕소 확산도를 감소시키는 방법 및 장치 Download PDF

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Abstract

반도체 물질의 구조 또는 바디(예컨대, 기판 또는 층)에 의해 정의되는 경계에 걸쳐 인가된 응력막은 경계 근처의 반도체 물질에서 장력 응력으로부터 압축 응력으로의 변경을 제공하고, 어닐링 동안에 붕소 확산 속도를 변경하는데 사용되며, 따라서 최종 붕소 농도 및/또는 프로파일/구배를 변경한다. 전계 효과 트랜지스터의 경우에, 게이트 구조는 측벽을 구비하거나 또는 측벽 없이 형성되어 소스/드레인, 연장 및/또는 헤일로 주입에 대한 경계의 위치를 조정한다. 상이한 붕소 확산 속도가 횡 방향 및 수직 방향으로 생성될 수 있고, 비소에 필적할 만한 확산 속도가 달성될 수 있다. nFET 및 pFET 모두에서의 접합 용량의 감소는 동일한 공정 단계로 동시에 달성될 수 있다.
반도체, FET, 붕소 확산도, 압축력, 어닐링

Description

ＰＦＥＴ에서 붕소 확산도를 감소시키는 방법 및 장치{METHOD AND APPARATUS FOR REDUCTION OF BORON DIFFUSIVITY IN PFETS}
본 발명은 일반적으로는 고밀도 집적 회로에 관한 것으로, 특히 매우 작은 크기의 장치(regime)에서의 전계 효과 트랜지스터(FET)의 제조에 관한 것이다.
집적 회로 설계 및 제조의 성능 및 경제적 요인으로 인해, 집적 회로 소자(예컨대, 트랜지스터, 커패시터 등)의 규모는 칩 상에서 급격하게 크기가 감소되고 근접도(proximity)가 증가되었다. 즉, 소자의 증가된 집적 밀도 및 근접도는 신호 전파 경로 길이를 감소시키고, 신호 전파 시간을 감소시키고, 가능한 클럭 속도 및 잡음에의 내성을 증가시키며, 한편으로 집적 밀도 증가에 필요한 소자 크기의 감소는, 칩당 제조 비용(예컨대, 웨이퍼/칩 면적 및 공정 물질), 및 잠재적으로는 완전한 장치에서 요구되는 칩간 및 보드간 연결의 수를 감소시킴으로써 칩을 포함하는 장치의 비용 대비 하나의 칩{"시스템 온 칩(system on a chip)" 또는 그에 가까운 칩}에 제공될 수 있는 기능의 비율을 증가시킨다.
종종, CMOS로 지칭되는 상보성 전계 효과 트랜지스터는, 초저전류(extremely low current) 구동 조건(입력에 의해 표현되는 부하가 실질적으로 용량성이므로 매우 작은 크기의 장치에서 감소함) 및 기타 편리하고 바람직한 특성으로 인해, 고밀 도 집적 회로의 최고 주파수 설계를 제외한 모두에 대해 선택되는 스위칭 장치 기술이 되었다. 이러한 기술에서, 상보성 도전성 유형의 전계 효과 트랜지스터(FET)는, 상보성 및 바람직하게는 대칭성 스위칭 기능을 얻기 위해, 쌍(예컨대, 공통 입력을 가지는 pFET 및 nFET의 직렬 연결)으로 사용된다. 그러나, 합리적인 대칭 정도를 얻기 위해서는, 상이한 반도체 도전성 유형 및 상이한 주요 전하 캐리어에도 불구하고, 트랜지스터의 각 쌍을 형성하는 상보성 트랜지스터에서 일반적으로 유사한 전기적 특성이 나타나야 한다.
관심의 대상이 되는 현재 및 미래의 초소형 장치에서(예컨대, 약 60nm 채널 길이 이하), 수용가능한 성능 수준을 유지하기 위해 연장 주입(extension implant) 및/또는 헤일로 주입(halo implant)과 같은 특별한 구조가 이용되지 않는다면, FET의 성능은 종종 소위 짧은 채널 효과(short channel effect)에 의해 저하된다. 그러나, 서로 다른 도전성 유형의 트랜지스터를 제조하는데 사용되는 반도체에 있어서의 도펀트의 물리적 작용의 차이로 인해, FET, 특히 수용가능한 제조 수율에서 수용가능한 전기적 성능을 가지는 그러한 구조를 포함하는 FET를 제조하는데에는 실질적인 어려움이 있다. 특히, 붕소(boron)는 (종종 인듐과 함께) 일반적으로 pFET에서의 연장 및 소스/드레인 주입 및 nFET에서의 헤일로 주입에 사용되며, 비소(및/또는 인)는 nFET에서의 연장 및 소스/드레인 주입 및 pFET에서의 헤일로 주입에 사용된다. 비소는, 얕고 급격한 접합들이 nFET의 소스 및 드레인에서 유지되도록, 어닐링 온도에서 실리콘 내에서 충분히 느리게 확산되는 반면에, 붕소는 동일한 온도에서 훨씬 더 빠른 속도로 확산한다. 붕소의 더 빠른 확산 속도는 연장 주입의 불순물 영역의 팁이 트랜지스터 게이트 아래에 확산하도록 하여, 채널을 더 짧게 하고 실리콘 내의 접합 깊이를 증가시키며, 낮은 게이트 임계 전압에서 채널 도전성이 적절히 제어될 수 있도록 하는 얕은 채널 형상을 손상시킨다. 따라서, 짧은 채널 길이에서 수용할 수 없을 정도로 낮은 스위칭 임계값을 초래하는 원하지 않는 롤오프(rolloff) 효과(예컨대, 채널 길이의 감소로 인한 스위칭 임계값의 감소)를 회피하고 적절한 스위칭 임계값을 유지하기 위한 얕은 접합과, 고온 활성화 어닐링 공정을 필요로 하는 저저항 연장 및 소스/드레인 영역의 사이에는 트레이드오프(trade-off)가 존재한다.
본 기술분야에서, 빈약한 롤오프 특성을 부분적으로 상쇄하기 위해 헤일로 주입을 제공하는 것(예컨대, 소스/드레인 및 연장 주입 영역 아래의 반대 불순물 유형의 대응 도핑)이 공지되어 있다. 그러나, 헤일로 주입은 캐리어 이동성(mobility) 및 트랜지스터 신뢰성(reliability)을 저하함과 동시에 실질적인 공정 복잡도를 요구한다. 또한, 붕소의 높은 확산도는 트랜지스터에 있어서 낮은 외부 저항을 유지하는 데에 중요한 자기정렬된(self-aligned) 소스/드레인 주입을 위한 매우 좁은 스페이서(spacer)의 사용을 어렵게 하고, 한편 큰 스페이서는 또한 트랜지스터의 전체 크기를 증가시키는 경향이 있다.
특히, 현재의 마이크로프로세서 및 "시스템 온 칩" 설계는 장치들이 소스, 드레인 또는 게이트 영역 상에 실리사이드(silicide) 없이 만들어지도록 요구한다. 적합한 공정들은, 예컨대 질화 규소의 경질 마스크(hard mask)가 패턴화되어 실리사이드 또는 살리사이드(salicide)의 형성을 차단하는데 이용되는 OP 공정(OP process)으로도 종종 지칭된다. 또한, 고성능 회로는 접합을 활성화시키는데 고온 어닐링을 필요로 한다. 그러한 어닐링 동안에, 붕소는 트랜지스터 성능을 실질적으로 저하시키기에 충분한 실질적인 거리 이상으로 확산될 것이다.
또한, 실리콘 내의 붕소의 확산도는 높은 압축력(compressive force)이 인가됨으로써 감소될 수 있다는 것이 공지되어 있다. 그러나, 실리콘 내의 붕소의 확산도에 상당한 영향을 미치기에 충분한 응력 수준을 기계적으로 인가하는 것은 이를 달성하거나 조정하는 것이 어렵고, 웨이퍼의 크래킹(cracking)과 같은 손상을 유발할 수도 있다. 또한, nFET의 채널 영역에서 압축력은 전자 이동성을 감소시키고 트랜지스터가 완성될 때 제거되지 않은 경우에 장치 성능에 손상을 가하는 것으로 알려져 있다. pFET에서의 정공 이동성에 대한 (칩 또는 웨이퍼 상의 다른 곳에 인가되는 압축력으로부터 유래할 수 있는) 장력의 경우에도 마찬가지이다.
본 발명의 출원인에 의해 출원되고 참조로 첨부된 미국 특허 제6,069,049호 및 제6,399,976호에 개시된 바와 같이, 장치를 둘러싸는 표면 또는 트렌치(trench)에 물질을 증착한 후 증착된 물질의 부피를 감소시킴으로써 실리콘 칩 상의 개별적인 장치에 압축력을 가하는 것이 공지되어 있다. 그러나, 이 기술에 따라 생성된 힘은 지속적이고, 구조는 결정 격자 결함(crystal lattice defect)의 전파를 방지하기 위해 완성된 칩 내에 잔존하도록 의도된다. 이러한 방식으로 생성된 힘은 붕소 확산도의 감소를 위하여 위치 또는 크기가 적합하지 않을 수 있다. 특히, 고성능 CMOS가 메모리 셀 또는 랜덤 로직 회로에서 커패시터를 이용하지 않기 때문에, 이러한 방식으로 생성된 힘의 위치는 고성능 로직 트랜지스터의 제조에 적합하지 않다.
또한, 접합 용량(junction capacitance; Cj)은 소스/드레인 주입과 반대로 도핑된 기판 사이의 공핍 전하로부터 발생하는 주요한 기생 요소이고, CMOS 회로의 스위칭 지연에 기여하며, 벌크 CMOS 회로에서 출력 용량의 중요한 부분이다. 접합 용량의 제한은 벌크 FET보다 본질적으로 더 낮은 접합 용량을 가지는 고가의 실리콘 온 인슐레이터(silicon-on-insulator) 구조의 사용을 통해 접근되었다. 벌크 FET에서, 주입은 경사 접합(graded junction)을 만듦으로써 접합 용량을 줄이는데 사용되었다. 그러나, 특히 작은 피처 크기의 장치에서, 수평 방향으로의 붕소 확산도는 붕소가 (종종 인듐과 함께) 헤일로 주입에 이용되는 nFET에서 공정 파라미터 임계도(criticality)를 증가시킨다. pFET에서, 소스/드레인 주입의 횡적 확산(lateral diffusion)은 헤일로 주입을 보상함으로써 접합 용량의 주변 성분(perimeter component)을 감소시킬 수 있고, 이를 통해 헤일로 및 소스/드레인 사이의 p-n 접합을 제거함으로써 전체 접합 용량을 감소시킬 수 있다. 그러나, 수직 방향으로의 과도한 붕소 확산은 접합 용량의 면적 성분(area component)의 증가를 유도할 수 있다. 따라서, 오버랩 용량(overlap capacitance)을 증가시키지 않고 소스/드레인 영역에서의 붕소의 횡적 확산이 증가될 수 있고, 동시에 소스/드레인 영역에서의 붕소의 수직 확산이 최소화될 수 있는 경우, 접합 용량이 상당히 감소될 수 있다. IEEE Electron Device Letters, Vol. 23, No. 6, June 2002, V.P. Gopinath 외의 "역방향 바이어스 접합 용량의 응력 유도된 증가(Stress-Induced Increase in Reverse Bias Junction Capacitance)"에 따르면, 얕은 트렌치 분 리(shallow trench isolation; STI) 구조로부터의 압축력이 증가함에 따라 접합 용량이 증가하며, 이는 밴드 갭(band gap)의 변화에 기인한다. 이러한 효과는 완전하게 이해되지는 않은 것으로 여겨지나, 상기 논문의 저자가 제안하는 바와 같이, 압축력으로 응력 유도된 밴드 갭 변화 또는 불순물의 수직 확산의 응력 유도된 변경 중 하나 또는 그 조합에 의해 설명될 수 있다. 어느 경우든, 붕소 확산도를 감소시킬 목적으로 트랜지스터에 걸쳐 압축력을 제공하는 STI 또는 다른 구조를 사용하는 것은, 접합 용량을 증가시킴으로써 트랜지스터 성능을 손상시킨다.
FET 스위칭 속도를 저하시킬 수 있는 기생 용량의 다른 성분은 오버랩 용량(Cov)으로 지칭되는데, 이는 기본적으로 게이트 전극이 연장 주입을 오버랩하는 영역에서 게이트 전극과 연장 주입 사이의 용량이다. 이상의 설명을 감안하면 쉽게 알 수 있는 바와 같이, pFET에서 붕소 확산 거리가 증가함으로써 오버랩 용량이 증가된다.
따라서, 본 발명의 목적은 pFET에서 해로운 채널 단축과 오버랩 용량 증가를 방지하기 위해 작은 크기 규모의 트랜지스터에서 붕소 확산도를 상당히 변경하기에 충분한 압축력의 로컬화된 인가를 위한 기술 및 구조를 제공하는 것이다.
본 발명의 다른 목적은 고성능 로직 집적과 시스템 온 칩(system-on-chip) 제조에 적합하고 붕소 및 비소 확산도의 변경에 따라 nFET 및 pFET 양쪽에서의 접합 용량을 감소시키는 구조를 제공하는 것이다.
본 발명의 이들 및 다른 목적을 달성하기 위해, 반도체 물질에 주입된 불순물의 확산 속도를 변경하기 위한 방법은, 반도체 물질의 표면 상에서 구조와의 경계를 정의하는 단계, 경계에서 구조 및 표면 상에 응력막(stressed film)을 인가하는 단계, 및 상기 불순물을 활성화시키도록 반도체 물질을 어닐링하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 반도체 장치의 제조에 유용한 중간 제품은 주입된 불순물을 구비하는 반도체 물질의 바디(예를 들면, 기판 또는 층)의 표면 상에서 경계를 정의하는 구조와 경계에서의 반도체 물질의 바디와 구조 상의 응력막을 포함한다.
본 발명의 또 다른 양태에 따르면, 횡 방향 및 수직 방향으로 및/또는 pFET의 연장 주입과 nFET의 헤일로 주입 사이에서 상이한 붕소 확산 속도를 반영하는 상이한 붕소 농도 프로파일을 가지는 트랜지스터 및/또는 집적 회로가 제공된다.
상기 및 다른 목적, 양태 및 장점들은 도면을 참조로 하여 본 발명의 바람직한 실시예의 이하의 상세한 설명으로부터 더 명백하게 이해될 것이다.
도 1은 원하는 주입 구조를 도시한 트랜지스터 구조의 일 예의 단면도.
도 2는 기본 원리에 따라 본 발명을 구현하는 구조의 단면도.
도 3a 및 3b는 불순물 활성화 어닐링 동안에 붕소 확산에 미치는 구조의 영향을 도시하는 도 2에 대응하는 구조의 단면의 시뮬레이션.
도 4 내지 13은 본 발명의 바람직한 실시예에 따라 상보성 트랜지스터 쌍의 형성을 도시하는 단면도의 시퀀스.
도 14 내지 17은 접합 용량에 미치는 본 발명의 바람직한 실시예의 유리한 영향을 비교하여 도시한 도면.
도면들, 특히 도 1에 따르면, 현재의 작은 피처 크기의 장치 제조에 적합한 전계 효과 트랜지스터(10)의 예로 든 형태의 단면이 도시되고 있다. 소스/드레인, 연장 및 헤일로 주입을 포함하는 트랜지스터 구조는 이상적으로 표현되어 있고, 그러한 이상적인 구조는 더 큰 크기의 장치에서는 가까이 접근될 수 있으나, 현재 관심사가 되는 크기의 장치에서는 이 트랜지스터 구조가 본 발명의 목적이다. 이러한 이유 때문에, 그리고 도 1은 본 발명에 의해 제기되는 문제들을 도시하도록 되어 있고, 도시된 구조는 사실상, 본 발명에 따른 공정에 의해 가까이 접근될 수 있으므로, 도 1의 어떠한 부분도 본 발명에 관한 종래 기술이라고 인정되지 않는다.
트랜지스터(10)는 얇은 게이트 산화물(16)을 포함하는 게이트 구조(14) 및 그 양측에 소스 및 드레인 영역(18)을 형성함으로써 기판(12) 상에 형성된다. 작은 크기로 형성될 때의 성능 향상을 위해, 오프셋 스페이서(20)가 게이트 구조(14)의 측면에 형성되고, 그에 따라 연장 주입(26')이 만들어진다. 그리고 나서, 종종 소스/드레인(S/D) 스페이서로도 지칭되는 두꺼운 스페이서(22)가 인가되어, 소스/드레인(S/D) 주입(24')의 배치를 제어한다. 불순물 활성화 어닐링이 수행되는 경우, 연장 주입(26), S/D 주입(24) 및 헤일로 주입(28)은 비소와 같이 확산도가 비교적 낮은 경우에는 도시된 형태로 근사화시킬 수 있다. 그러나, 비교적 확산도가 큰 붕소는 이들 영역을 비례가 맞지 않게 확장하므로, pFET의 연장 주입 및 nFET의 헤일로 주입은 게이트(14)의 아래에서 서로 접촉하지 않은 경우에 가까이 접근하게 된다.
도 2는 본 발명의 가장 기본적인 원리에 따라 본 발명을 구현하기 위한 단순화된 구조를 도시하고 있다. 도 2에 단면으로 도시된 구조는 도 1의 파선(30)으로 표시된 영역에 거의 대응하고, 기판(12)의 일부, 및 게이트(14)와 응력(장력)막(100)의 일부를 포함한다{게이트 산화물(16)은 본 발명 또는 본 발명의 실시에 중요하지 않으므로 명료성을 위해 생략됨}. 본 발명의 실시에 적합한 응력막을 형성하는데 다른 물질들도 적합하지만, 응력막(100)은 바람직하게는 질화 규소(silicon nitride) 또는 산질화 규소(silicon oxynitride)로 형성된다. 막(100)의 두께는 일반적으로는 막과 기저 물질 사이의 접착 수준과 일치하도록 가능한 한 커야 한다. 그러나, 질화 규소 또는 산질화 규소와 기저 실리콘 사이의 접착은 일반적으로 임의의 접착 향상제(adhesion enhancement)를 필요로 하지 않고 그 장점을 실현하기 위한 본 발명의 성공적인 실시를 위해 적합하다. 그러나, 필요한 경우에는 본 기술분야에서 잘 알려진 방식대로 얇은 개재 접착 향상층(intervening adhesion enhancing layer)이 사용될 수 있다. 이러한 제한 내에서, 막(100)의 두께 및 내부 응력은 붕소 및 비소의 확산 속도를 조정하도록 의지대로 변경될 수 있다. 이러한 측면에서, PECVD(Plasma Enhanced Chemical Vapor Deposition) 질화 규소는, 응력 수준이 주로 플라즈마 전력에 의해 제어된 상태에서 비교적 낮은 온도(예컨대, 400℃ 내지 500℃)에서 증착될 수 있으며, 더 높은 전력은 일반적으로 더 큰 압축 응력을 생성한다. 한편, 열적 CVD 질화 규소는 600℃ 이상의 온도에서 증착되고, 보통 경험적인 데이터가 알려져 있는 온도 및 전조 플로우 속도(precursor flow rate)를 포함하는 증착 파라미터의 조합을 통해 용이하게 제어가능한 응력으로 장력을 가지게 된다. 300Å 내지 2000Å의 막(100)의 두께가 일반적으로 바람직하고 본 발명의 실시에 적합하다. 이러한 범위의 상한 근처의 두께의 질화막은 약 +1.5 GPa 내지 +2.0 Gpa의 응력을 나타내고, 본 발명자들은 응력이 어닐링 온도에서 2배 또는 3배 이상 증가한다는 것을 발견하였다.
바디 표면에 응력막을 인가함으로써, 막이 그 바디와 접촉하는 영역에서 그 바디에서의 반대 부호의 응력이 유발될 것임은 자명하다. 즉, 장력막은 막의 바로 아래의 바디에 압축력을 발생시킬 것이다. 그러나, 그러한 힘들이 로컬화되는 경우, 인접 영역의 응력의 부호는 반대 부호가 될 것이다. 따라서, 물질의 바디 영역의 압축 응력은 장력 응력의 인접하는 영역에 수반될 것이고{예컨대, 도 2의 영역(110)과 영역(120)에서 도시됨}, 그리고 그 반대도 마찬가지이다. 따라서, 도 2에 도시된 구성에서 증착된 장력막은, 높은 압축 응력이 게이트(14) 또는 인가될 수 있는 측벽 스페이서 또는 절연체 층의 아래에서 약간 연장하는 기판에 인가되게 할 것이다. 유의할 점은, 그러한 추가 구조는 통상 전술한 다양한 주입 동안에 불순물 이온의 배치를 제어하는데 이용된다는 점이다.
응력막(100)이 붕소 확산 속도에 미치는 영향(시뮬레이션된 것과 같음)은 도 3b에 도시되어 있다. 시뮬레이션은 주입된 불순물을 활성화시키는데 충분한 지속기간 동안 약 1000℃에서 어닐링 한 후의 붕소 농도를 도시하고 있다. 비교를 위해, 도 3a의 시뮬레이션은 응력을 받지 않은 막(100')을 가정하고, 나머지는 도 3b 의 응력막(100)과 동일하다. 게이트(14) 아래의 확산(50)이 도 3a의 확산(40)과 비교하여 크게 감소되어 있고 도 2에 도시된 바와 같이 게이트 아래에서 연장하는 압축 영역으로 대부분 유지되어 있다는 것을 쉽게 알 수 있다. 또한, 도 3a에서는 붕소 농도는 일반적으로 확산되어, 그 결과 막(100') 아래의 불순물 농도의 기울어진 구배 및 비교적 큰 수직 확산 거리(60)로 나타나게 되는 반면에, 응력막(100) 아래의 붕소 확산은 훨씬 더 수직에 가까운 구배를 가지며 훨씬 더 작은 수직 확산 거리(예컨대, 70)의 균일한 두께의 주입 확산 영역을 갖는다. 따라서, 과도한 붕소 확산에 의한 pFET 전기 특성의 손상을 방지하기에 충분하도록 붕소에 대한 확산도가 감소되었다.
따라서, 기판에서 압축 응력 및 장력 응력 사이의 경계 천이를 제공하는 구조 상의 막을 이용한 로컬화된 응력을 제공함으로써, FET에서 불순물 활성화에 충분한 어닐링 조건{예컨대, 급속 열적 어닐링(rapid thermal annealing; RTA)} 하에서 붕소 확산 속도를 크게 감소시키고 면밀히 제어할 수 있다는 것을 알 수 있다. 이러한 효과는 주로 등방성(예컨대, 붕소 확산도를 실질적으로 전방향성으로 감소시키고, 100Å 내지 500Å까지의 기판의 깊이 내에서 잘 확장된다)이다.
또한, 그러한 효과는 도 1과 유사한 구조를 가지는 트랜지스터의 제조에 통상 요구되는 것들 이외에 단지 2개의 추가적인 공정 단계들에 의해 달성될 수 있음을 이해하여야 한다. 즉, 분리 구조(예컨대, STI)의 형성, 게이트 산화물 층의 형성, 패턴화된 게이트 전극의 형성, (게이트 산화물의 하부 모서리를 둥그렇게 하기 위해 얇은 산화물을 형성하는) 리옥스(reox), 분리된 nFET 및 pFET 연장 및 헤일로 주입, 스페이서 형성 및 분리된 nFET 및 pFET S/D 주입의 기본 공정을 수행한 후, 불순물 활성화 어닐링을 행하기 이전에, 장력층(100)을 형성한다. 그리고 나서, pFET S/D 영역이 장력막(100)으로부터의 압축 응력 하에 있는 상태에서 어닐링 공정이 수행된다(전술한 바와 같이, 이 응력은 어닐링 동안에 실질적으로 증가됨). 그리고 나서, 어닐링이 완료된 후, 장력막(100)이 제거되고 트랜지스터가 공지된 방식으로 완성된다. 트랜지스터의 완성에 있어서는, 본 명세서에서 참조되는 2003년 10월 30일자 출원된 미국특허출원서 10/695,752, 10/695,754 또는 10/562,020(IBM 문서 번호 FIS920030190, FIS920030191 및 FIS920030264US1)에 공개된 바와 같이, 캐리어 이동성을 향상시키기 위해 다른 응력막 또는 다른 응력 구조의 인가를 포함할 수 있다. 따라서, 본 발명의 장점은 응력막을 추가하고 제거하는 단계의 포함에 의해 달성될 수 있으며, 적절한 응력은 응력막(100)의 형성 동안에, 심지어 붕소의 상당한 확산을 유발하지 않는 약 600℃의 온도에서 달성될 수 있다.
이제, 도 4 내지 13을 참조하면, 본 발명의 바람직한 구현 및 실시예가 CMOS 트랜지스터 쌍의 제조와 관련하여 설명될 것이다. 편의상, 그리고 간결함을 위해, 이러한 공정은 본 기술분야에 공지되고 이상에서 대부분 열거된 공정에 의해 2개의 상보성 트랜지스터가 이미 형성되어 있는 기판으로 시작한다고 가정될 것이다. 즉, 도 4에 도시된 바와 같이, 게이트 산화물 및 각 게이트 구조는 상이한 도전성 유형의 기판 영역 내에 형성되고 STI 구조에 의해 분리되어 있다. 또한, 바람직한 바와 같이, 오프셋 스페이서가 게이트 구조 측에 형성되어 불순물 확산에 대한 선 보상(precompensation)으로서 게이트 전극으로부터 연장 주입을 후퇴시키거나 우묵 하게 만든다. 이들 연장 주입은 도 5에서 화살표로 도시되어 있으며, pFET 및 nFET에 대하여 분리된 공정에서 각각 수행된다.
이후, 도 6에 도시된 바와 같이, 일반적으로 두꺼운 추가적인 스페이서는 산화물 또는 (바람직하게는 응력이 가해지지 않은) 질화물과 같은 절연 물질의 이방성 에칭 및 등방성 증착에 의해 가해질 수 있다. 이들 스페이서의 두께는 어닐링 동안의 불순물의 확산 거리에 의해 거의 결정되고, 채널과 소스 또는 드레인 사이에서 연장되는 비교적 고저항 연장 영역으로 게이트로부터 S/D 영역의 후퇴 또는 리세스로 나타나게 되며, 이는 외부 저항을 크게 하며 바람직하지 못하다는 것은 자명하다. 또한, 확산 속도가 붕소와 비소 사이처럼 크게 다른 경우, 스페이서의 두께 또는 폭의 차이가 요구될 수 있으며, 이는 추가적인 공정이 사용되어야 함을 의미하고, 바람직하지 않게 공정 복잡성을 증가시킨다. 역으로, 본 발명에 따른 스페이서 치수의 최적화와 함께 횡 및 수직 방향으로의 붕소 확산의 제어는 접합 용량을 상당히 개선시킨다.
이들 스페이서의 형성에 이어서, 각각의 트랜지스터 도전성 유형에 대해 고에너지 및 고농도 S/D 주입 공정(도 6) 및 헤일로 주입 공정(도 7)이 수행된다. 연장 주입 공정에서와 같이, 본 기술분야에 공지된 바와 같은 블록-아웃 마스크(block-out mask)를 사용하여 각각의 도전성 유형에 대해 공정들이 분리된다. 연장, S/D 및 헤일로 주입(어닐링 이전)의 최종 형태 및 위치가 도 7에 도시되어 있다.
이제, 도 8을 참조하면, 바람직하게는 비응력(unstressed) 산화물 층(210)에 이어서 장력 질화물 또는 산질화물 층(220)을 포함하는 막 스택(film stack; 200)이 가해진다. 제1 층은 가능한 한 얇아야 하고, 약 50Å의 두께가 바람직하며 본 발명의 실시에 충분하다. 이러한 층은 주로 위에 놓여지는 응력층을 이후에 제거하는 것을 용이하게 하도록 제공되고, 그 때문에 응력층의 제거에 적합하고 기저 물질에 선택적으로 에칭 가능한 식각제(echant)에 의한 에칭을 막는 물질로 만들어져야 한다. 이하에서 설명되는 실험 결과로부터, 고도로 응력이 가해진 장력막(220)과 조합하여 사용되는 경우에, 층(210)은 도 2의 응력 분포로부터 응력 분포를 다소 변경하여, 일부 환경에서 유익한 다소 다른 붕소의 분포를 나타낼 것으로 보인다. 장력층(220)의 두께는 전술된 바와 같이 결정되어야 한다.
그리고 나서, 도 9에 도시된 바와 같이, pFET 트랜지스터는 블록-아웃 마스크로 마스킹되고, 도 10에 도시된 바와 같이 장력층이 제거된다. 그리고 나서, 바람직하게는 급속 열적 어닐링(RTA) 공정에 의해 웨이퍼가 어닐링되고, 그 결과 도 11에 도시된 바와 같이 연장, S/D 및 헤일로 주입 불순물 분포가 형성된다. 유의할 점은, pFET에 도 2의 방식으로 응력이 많이 가해지는 동안의 어닐링은, 전술한 바와 같이, 연장 및 S/D 주입으로부터 붕소 확산을 제어한다는 점이다. 이러한 약간 더 큰 확산은 nFET에서 접합 용량을 감소시키는 유리한 효과와 함께 경사 접합의 폭을 증가시키고, 압축 응력에 의한 붕소 확산의 감소는, 이하에서 상세하게 설명되는 바와 같이, pFET에서의 접합 용량을 감소시킨다.
본 발명의 고유한 양태는, 공정의 이 포인트에서, 응력막을 인가함으로써, 2 x 1015 내지 6 x 1015 atoms/cm2의 범위의 높은 붕소 도즈량을 가지는, 얇은 Si 및/또는 SiO2 층의 상부 바로 위에 응력막을 포함하는 구조가 형성된다는 점이다. 붕소의 높은 도즈량 붕소 영역에 바로 인접하여, 소스/드레인 스페이서 바로 아래에 약 1.5 x 1014 내지 약 3 내지 5 x 1014 atoms/cm2의 붕소의 덜 높게 도핑된 영역이 배치된다. 전형적으로는 비소에 의한 헤일로 주입 피크 영역은 약하게 도핑된 연장 영역의 바로 아래에 배치한다. 어닐링 이전의 형상은 도 7에 도시되어 있다.
어닐링으로 인한 불순물의 확산에 대한 임의의 특정 이론에 고정되는 것을 원하지 않지만, 어닐링 이후, 소스/드레인 영역 아래의 붕소 도핑된 영역은 횡으로 확산되나 소스/드레인 영역 내의 붕소는 감지할 수 있는 정도로 확산되지 않는 것으로 생각된다. 이들 결과의 원인은, 장력막이 그 바로 아래의 실리콘에서 압축 영역을 생성하고 이는 소스/드레인 영역에서 붕소 확산을 감소시킨다는 사실 때문이다. 또한, 실리콘의 압축 영역에 바로 인접하는 영역{스페이서(들) 아래}은 연장을 위한 붕소를 포함하는 실리콘 내의 장력 변형(tensile strain)된 영역이다. 이러한 장력 영역에서, 붕소가 더 빨리 확산되고 따라서 접합 용량을 상당히 감소시키는 연장-헤일로 접합 부분을 제거하는 것으로 생각된다. 설명된 바와 같이, 이러한 특정 형상에서 본 발명의 방법을 이용하면, S/D 및/또는 연장 주입으로부터 수직 방향으로 붕소 확산을 감소시킬 수 있고, 연장 주입(장력막으로부터의 압축 하에 있는 영역에 근접하여, 장력 응력 하에 있음)으로부터 횡 방향으로 붕소 확산을 증가시킬 수 있다. 이하에서 설명되는 데이터에 의해 증명되는 바와 같이, 스 페이서 치수의 엄격한 최적화에 의해 오버랩 용량은 크게 변하지는 않는다.
장력막의 인가 이전에 스페이서가 제거되는 다른 실시예가 연장에서 붕소 확산을 줄이는데 사용될 수 있다. 이러한 경우, 질화 규소 스페이서는 제거할 수 있지만 실리콘을 제거할 수는 없는, 본 기술분야에서 주지된 건식 에칭에 의해, 스페이서가 제거된다. 이후, 장력막이 인가되고, 이어서 어닐링이 수행된다. 장력막에 의해 유도되는 압축의 영향 하에서 붕소를 어닐링하는 것은, (헤일로 주입이 제공되든지 제공되지 않든지) 유사한 활성화에 의한 얕은 접합으로 나타나게 된다.
도 14 내지 17은 도 4 내지 13에 도시된 방법 및 구조를 통해 접합 용량의 감소에 관한 본 발명의 효과를 그래프로 예시하고 있으며, nFET 및 pFET 모두에서의 유리한 효과는 이러한 공정 및 응력막의 이용에 직접적으로 기인한다는 점을 추가적으로 나타낸다. 유의할 점은, 도 14 내지 17은 1) 막 스택(200) 없는 경우, 2) 트랜지스터 상에 비응력층(210)만을 가지는 경우, 및 3) 막 스택(200)이 층(210, 220) 모두를 적절한 곳에 포함하는 경우에, 트랜지스터 구조를 어닐링함으로써 달성되는 용량 값의 통계적 분포를 도시하고 있다.
특히, 도 14는 본 발명에 따라 제조된 pFET의 접합 용량을 도시하고 있다. 적절한 곳에서 층(210)만으로 어닐링한 경우 접합 용량이 변화하지 않으나, 층(210, 220) 모두를 이용하면 접합 용량은 급격하게 감소된다. 따라서, pFET에서의 접합 용량의 감소는 어닐링 동안의 고장력막(highly tensile film)의 사용에 직접적으로 기인한다.
도 15는 고장력막이 어닐링 동안에 인가되는 경우에 접합 용량이 증가하는, nFET에 미치는 실질적으로 반대의 영향을 증명하고 있다. 이 때문에, 도 10과 관련하여 전술한 바와 같이, nFET으로부터 응력 질화물을 제거하는 것이 특히 바람직하다. 또한, 이는 제거된 장력막 대신에 압축막의 인가에 의해 nFET의 접합 용량을 더 감소시킬 수 있다는 것을 의미한다. 이는 동일한 블록-아웃 마스크(230)로 달성될 수 있지만, 공정 복잡도가 불가피하게 상당히 증가할 것이고, nFET의 접합 용량은, 압축막이 없는 경우라도 이하에서 설명되는 바와 같이 본 발명에 따라 상당한 정도로 향상된다.
도 16 및 17은 각각 nFET 및 pFET 오버랩 용량이 층(210)의 사용 또는 층(210, 220) 모두의 사용에 의해 영향을 받지 않음을 증명한다. 이는, 연장 오버랩 영역의 주위에서 수평 방향으로의 확산은 막(220)으로부터 층(210)을 통해 전단 응력의 인가에 의해 영향을 받지 않고 수직 방향으로의 확산은 본 발명에 따라 용이하게 제어될 수 있음을 의미한다. 이러한 측면에서, nFET에 실질적으로 응력이 가해지지 않는 동안에(nFET 상의 장력막의 제거에 기인함), 어닐링 동안의 응력의 인가에 의한 pFET에 대한 수직 방향으로의 확산의 제어는, nFET의 붕소 헤일로 주입이 비교적 더 많이 확산할 수 있도록 하고, 이는 nFET 접합의 경사를 향상시키고 다른 메커니즘(예컨대, 접합 면적의 감소)에 의해 nFET 접합 용량을 감소시키며, 결과적으로 도 11에 도시된 바와 같이 pFET 및 nFET에서 다소 상이한 불순물 분포로 나타나게 되고, 따라서 상이한 메커니즘이 관련되더라도, 동일한 기판 상의 pFET 및 nFET 모두에서 동일한 공정 단계에 의해 동시에 접합 용량을 감소시킨다. 또한, 장력막이 측벽 및 게이트 모두를 덮고 있는 상태에서(따라서, 그 위의 헤일 로 주입 영역 및 연장 주입 영역을 장력 내에서 그 위에 위치시킴), 게이트 구조 상의 측벽의 사용에 의한 실리콘에서의 응력 부호의 변경 위치(예컨대, 압축에서 장력으로)에서, nFET의 헤일로 주입으로부터의 붕소 확산의 증가는, 도 10에서 파선(220')으로 도시된 바와 같이 장력막을 적절한 곳에 남겨둠으로써(또는, 상이한 응력 수준을 생성하는 상이한 장력막을 제공함으로써) 더 증가될 수 있고, 이는 nFET 접합의 면적 및 깊이 모두를 더 감소시키는 경향이 있다. 이들 기술들을 적절히 조정함으로써, nFET 및 pFET 각각에서 붕소 및 비소 프로파일 또는 구배의 실질적인 대칭을 포함하는 상이한 불순물의 농도 프로파일 또는 구배의 다수의 유리한 구성을 제공할 수 있다.
이상을 감안하면, 본 발명은, 오버랩 용량에 대한 영향으로부터 해제되는 방식으로 동일한 기판 상에서 nFET과 pFET 모두의 접합 용량을 감소시키면서 제조 수율과 전기적 성능을 떨어뜨릴 수 있는 pFET의 효과 및 트랜지스터 채널의 단축을 방지하기 위해, 붕소의 확산이 용이하게 제어되고 비소의 확산과 필적하게 되는 반도체 장치의 제조 방법을 제공한다는 것을 알 수 있다.
본 발명이 하나의 바람직한 실시예의 측면에서 설명되었지만, 본 기술분야의 당업자라면, 본 발명이 첨부된 청구의 범위의 사상 및 범주 내에서 변형되어 실시될 수 있다는 것을 잘 알고 있을 것이다.

Claims (20)

  1. 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법에 있어서,
    상기 반도체 물질의 표면 상의 구조로 경계를 정의하는 단계;
    상기 경계에서 상기 표면 및 상기 구조 상에 응력막을 인가하는 단계; 및
    상기 불순물을 활성화시키도록 상기 반도체 물질을 어닐링하는 단계
    를 포함하는, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  2. 제1항에 있어서,
    상기 반도체 물질의 상기 표면 상의 상기 구조는 전계 효과 트랜지스터의 게이트 구조인, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 경계는 상기 게이트 구조의 게이트 전극에 의해 정의되는, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  7. 제1항에 있어서,
    연장 불순물을 주입하는 단계;
    소스/드레인 불순물을 주입하는 단계; 및
    헤일로 불순물을 주입하는 단계
    를 더 포함하는, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  8. 제1항에 있어서,
    복수의 상기 구조가 상기 반도체 물질의 상기 표면 상에 제공되고,
    상기 어닐링 단계 이전에 선택된 상기 구조로부터 상기 응력막을 제거하는 단계를 더 포함하는, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 복수의 구조는 pFET 및 nFET의 게이트 구조를 포함하는, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제2항 또는 제9항에 있어서,
    상기 경계는 상기 게이트 구조의 측벽에 의해 정의되는, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 측벽은 오프셋 스페이서 또는 소스/드레인 스페이서인, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  12. 삭제
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 응력막은 장력막인, 반도체 물질에 주입된 불순물의 확산 속도를 변경하는 방법.
  14. 반도체 장치의 형성을 위한 중간 구조물에 있어서,
    붕소 및 비소 불순물로 주입된 각각의 영역을 포함하는 반도체 물질의 바디;
    상기 반도체 물질의 바디 상의 표면 상에 존재하고 경계를 형성하는 구조; 및
    상기 구조 및 상기 경계 위로 연장되는 응력막
    을 포함하고,
    상기 붕소 및 비소 불순물을 활성화시키기 위해 상기 중간 구조물이 어닐링되는 경우, 상기 붕소 불순물의 확산 속도가 변경되는, 반도체 장치의 형성을 위한 중간 구조물.
  15. 제14항에 있어서,
    상기 구조는 전계 효과 트랜지스터의 게이트 구조인, 반도체 장치의 형성을 위한 중간 구조물.
  16. 제15항에 있어서,
    상기 게이트 구조는 측벽을 포함하는, 반도체 장치의 형성을 위한 중간 구조물.
  17. 제16항에 있어서,
    상기 측벽은 오프셋 스페이서 또는 소스/드레인 스페이서인, 반도체 장치의 형성을 위한 중간 구조물.
  18. 삭제
  19. pFET; 및
    nFET
    을 포함하고,
    상기 pFET에서 연장 주입으로부터의 붕소 확산 농도 프로파일은 상기 nFET에서 붕소 헤일로 주입으로부터의 붕소 확산 농도 프로파일에 대응하는 붕소 확산 속도보다 더 낮은 붕소 확산 속도에 대응하고,
    상기 pFET에서 연장 주입으로부터의 붕소 확산 농도 프로파일은 상기 pFET 위에 위치하는 응력막에 의해 제어되는 집적 회로.
  20. pFET로서,
    붕소 주입에 의해 형성된 소스/드레인 영역; 및
    붕소 주입에 의해 형성된 연장 영역
    을 포함하고,
    횡 방향으로의 상기 연장 영역의 붕소 농도 프로파일은 수직 방향으로의 붕소 농도 프로파일과 상이하고,
    상기 붕소 농도 프로파일들은 상기 pFET 위에 위치하는 응력막에 의해 제어되는 pFET.
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