KR100797720B1 - 미세회로 형성을 위한 인쇄회로기판의 제조방법 - Google Patents
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Abstract
본 발명은 미세회로 형성을 위한 인쇄회로기판의 제조방법에 관한 것으로, 회로 패턴의 상층부에 형성된 불필요한 금속층을 기계적 연마 및 화학적 에칭을 순차적으로 적용하여 제거하는데 특징이 있다.
본 발명의 방법에 따르면, 고가의 화학적기계적 연마법(Chemical Mechanical Polishing)을 이용하는 대신 기계적 연마와 화학적 연마를 연계하여 불필요한 금속층을 순차적으로 제거 및 평탄화시킴으로써 저가의 간단하고 연속적인 공정을 통해서 평탄화 작업을 정밀하게 수행하여 대면적에의 적용이 가능하고 미세회로패턴을 경제적으로 구현할 수 있다.
미세회로, 인쇄회로기판, 평탄화, 기계적 연마, 화학적 에칭
Description
도 1a는 종래기술의 일 구체예에 따른 CMP(Chemical Mechanical Polishing) 공정을 통해서 웨이퍼 표면이 연마되는 과정을 개략적으로 나타낸 공정 단면도이다.
도 1b는 종래기술의 일 구체예에 따른 CMP 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 구체예에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법의 공정흐름을 나타낸 순서도이다.
도 3a 내지 도 3f는 본 발명의 일 구체예에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법의 공정흐름을 나타낸 단면도이다.
도 4는 본 발명의 일 구체예에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법에서 기계적 평탄화 과정을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예 1에 따라 제작된 인쇄회로기판의 회로 패턴의 평면 SEM 사진이다.
도 6은 본 발명의 실시예 1에 따라 제작된 인쇄회로기판의 회로 패턴의 단면 SEM 사진이다.
도 7은 본 발명의 실시예 2에 따라 제작된 인쇄회로기판의 회로 패턴의 단면 SEM 사진이다.
도 8은 본 발명의 비교예 1에 따라 제작된 인쇄회로기판의 회로 패턴의 평면 SEM 사진이다.
도 9는 본 발명의 비교예 2에 따라 제작된 인쇄회로기판의 회로 패턴의 단면 SEM 사진이다.
도 10은 본 발명의 비교예 3에 따라 제작된 인쇄회로기판의 회로 패턴의 단면 SEM 사진이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
11 : 웨이퍼 12 : 패드
13 : 슬러리 14 : 패드의 표면돌기
15 : 패드의 기공부분
21 : 가압 방향 22 : 요동운동
23 : 회전운동 24 : 패드
25 : 헤드부 26 : 웨이퍼
27 : 슬러리 공급부 28 : 슬러리
29 : 컨디셔너
101 : 인쇄회로기판 102 : 유전체층
103 : 비아 104 : 라인
105 : 금속층 106 : 연마 기계
107 : 에칭조 108 : 에칭액
본 발명은 미세회로 형성을 위한 인쇄회로기판의 제조방법에 관한 것이다. 좀 더 구체적으로는, 본 발명은 회로형성 기술 중에서 평탄화 기술과 관련하여 기존 CMP 공정과 같은 고가의 공정 대신에 저가의 기계적 연마와 화학적 에칭을 연속적으로 수행함으로써 고 신뢰성의 미세회로 패턴을 경제적으로 구현할 수 있는 미세회로 형성을 위한 인쇄회로기판의 제조방법에 관한 것이다.
최근 전자 산업이 급속히 발전함에 따라서 전자소자와 인쇄회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 이들의 회로 패턴 형성 분야에 있어서의 흐름이 실장면적은 축소되고 용량과 기능은 향상되는 추세에 따라 미세회로 형성 분야의 기술이 다양하게 비약적인 발전을 이루었다.
회로형성 기술 중에서 평탄화 기술과 관련하여 1980년대 말 미국 IBM은 기계적 제거가공과 화학적인 제거가공을 하나의 가공 방법으로 혼합한 CMP라는 새로운 연마공정을 개발하였다. CMP는 서브마이크론 스케일의 칩 제조에 있어서 반드시 필요한 공정이다. ILD(Interlayer Dielectric ; 층간절연막) CMP와 금속 CMP는 디 바이스 층의 모든 표면에서 계속적으로 적용되어야 하며, 3차원의 형상정도를 얻기 위하여 각 층에서 광역적인 평탄화를 형성하는 것이 CMP의 주된 역할이다. 이러한 CMP는 기계적인 작용과 화학적인 작용이 동시에 작용하여 서로 상호작용을 일으키는 연마공정이다.
현재 평탄화 기술과 관련하여 상술한 CMP 공정이 주를 이루고 있으며, 예를 들어, 미국 특허 제5,196,353호에 이러한 CMP 공정을 이용한 평탄화 기술이 소개되어 있다.
이와 관련하여, 종래기술의 일 구체예에 따른 평탄화를 위한 CMP 공정과 장비 구조를 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다.
CMP 공정에서 웨이퍼(11, 26)는 패드(12, 24)와 슬러리(13, 28)에 의해서 연마되며, 패드(12, 24)가 부착된 연마 테이블은 단순한 회전운동을 하고 헤드부(25)는 회전운동(23)과 요동운동(22)을 동시에 행하며 일정한 압력으로 가압(21)을 하여 준다. 웨이퍼(11, 26)는 표면장력 또는 진공에 의해서 헤드부(25)에 장착된다. 헤드부(25)의 자체하중과 인가되는 가압력(21)에 의해 웨이퍼(11, 26) 표면과 패드(12, 24)는 접촉하게 되고, 이 접촉면 사이의 미세한 틈(15: 패드의 기공부분) 사이로 가공액인 슬러리(13)가 유동을 하여 슬러리(13) 내부에 있는 연마입자와 패드(12)의 표면돌기들(14)에 의해 기계적인 제거작용이 이루어지고 슬러리(13) 내의 화학성분에 의해서는 화학적인 제거작용이 이루어진다.
CMP 공정에서 패드(12, 24)와 웨이퍼(11, 26) 사이의 가압력에 의해 디바이스 돌출부의 상부에서부터 접촉이 이루어지고 이 부분에 압력이 집중되어 상대적으 로 높은 표면제거 속도를 가지게 되며, 가공이 진행되어 갈수록 이러한 요출부는 줄어들어 전 면적에 걸쳐 균일하게 제거되어진다.
상술한 CMP 공정의 특성으로는 연마능률(MRR ; Material Removal Rate), 면내균일성(Thickness Uniformity), 표면품위(Surface Quality) 등이 있지만, 이러한 다양한 장점에도 불구하고 고가의 공정이며 대면적에서는 유용하지 못하다는 등의 아직까지 많은 한계점을 갖고 있다.
이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 기존의 고가 평탄화 공정 대신에 저렴하면서도 대면적에 쉽게 적용할 수 있는 새로운 평탄화 기술을 발견하였고, 본 발명은 이에 기초하여 완성되었다.
따라서, 본 발명의 목적은 단축된 공정시간으로 저가의 평탄화 공정을 통해서 미세회로 형성을 위한 인쇄회로기판의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 임프린트 공법과 연계하여 상승효과를 기대할 수 있는 미세회로 형성을 위한 인쇄회로기판의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 대면적에의 적용에 유용한 미세회로 형성을 위한 인쇄회로기판의 제조방법을 제공하는데 있다.
상기 목적 및 기타 목적을 달성하기 위한 본 발명에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법은:
(a) 적어도 일면에 비아 및 라인을 포함하는 회로 형성용 음각 패턴을 갖는 유전체층이 형성된 인쇄회로기판을 제공하는 단계;
(b) 상기 회로 형성용 음각 패턴을 포함하여 상부의 소정의 두께까지 과잉으로 형성되도록 상기 유전체층 상에 금속층을 형성하는 단계;
(c) 상기 유전체층 상에 과잉으로 형성된 금속층의 일부를 기계적 연마를 통해서 제거하는 단계; 및
(d) 상기 유전체층 상에 과잉으로 형성된 금속층의 나머지 부분을 화학적 에칭을 통해서 제거하여 회로를 형성하는 단계;
를 포함하는 것을 특징으로 한다.
여기서, 상기 기계적 연마는 상기 유전체층 상에 과잉으로 형성된 금속층의 두께가 0.1∼20㎛이 될 때까지 수행되는 것이 바람직하다.
상기 화학적 에칭은 또한 0.1∼20㎛/분의 에칭 속도로 수행되는 것이 바람직하다.
상기 기계적 연마는 버프(buff) 연마, 센드밸트(sand belt) 연마, 폴리싱 연마 또는 이들을 조합하여 수행될 수 있다.
한편, 상기 유전체층의 음각 패턴은 바람직하게는 임프린트 공법을 통해서 형성될 수 있다.
상기 유전체층의 음각 패턴은 바람직하게는 20㎚ 내지 200㎛의 피치(pitch)를 갖는다.
상기 금속층은 또한 무전해 금속 도금법 및 전해 금속 도금법을 통해서 형성될 수 있다.
상기 금속층의 금속은 바람직하게는, 금, 은, 니켈, 알루미늄, 구리 및 이들의 합금으로 이루어진 군으로부터 선택된 전도성 금속을 포함할 수 있다.
이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.
전술한 바와 같이, 본 발명에서는 회로형성 기술 중에서 평탄화 기술과 관련하여 현재의 CMP 공정과 같은 고가의 공정 대신에 저가의 기계적 연마와 화학적 에칭을 연속적으로 수행함으로써 매우 저렴하고 단순하게 미세회로 패턴을 구현할 수 있는 미세회로 형성을 위한 인쇄회로기판의 제조방법을 제공한다.
도 2에 본 발명의 일 구체예에 따른 미세회로 형성을 위한 인쇄회로기판의 개략적인 제조공정흐름을 순서도로 나타내었다.
도 2를 참조하면, 본 발명의 일 구체예에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법은 음각 패턴을 갖는 유전층이 형성된 인쇄회로기판의 제조 과정(S201), 유전층의 음각 내부 및 유전층 상에 금속층을 형성하는 과정(S202), 기계적 연마 과정(S203) 및 화학적 에칭 과정(S204)을 포함하여 이루어진다.
우선, 단계 S201에서 적어도 일면에 비아 및 라인을 포함하는 회로 형성용 음각 패턴을 갖는 유전체층이 형성된 인쇄회로기판이 제공되면, 단계 S202에서 유전체층의 음각 패턴을 포함하여 상부의 소정의 두께까지 과잉으로 형성되도록 유전 체층 상에 금속층을 형성한다.
단계 S203에서 유전체층 상에 과잉으로 형성된 금속층의 일부를 기계적 연마를 통해서 제거한 다음, 단계 S204에서 유전체층 상에 과잉으로 형성된 금속층의 나머지 부분을 화학적 에칭을 통해서 제거하여 회로를 형성한다.
이하, 도 3a 내지 도 4를 참조하여 본 발명의 일 구체예에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법을 좀 더 구체적으로 설명한다.
우선, 적어도 일면에 비아(103) 및 라인(104)을 포함하는 회로 형성용 음각 패턴을 갖는 유전체층(102)이 형성된 인쇄회로기판(101)을 제작한다(도 3a 참조).
상기 인쇄회로기판(101)은 회로 형성 과정에서 평탄화 공정을 필요로 하는 인쇄회로기판이라면 특별히 한정되지 않으며, 경우에 따라 통상의 회로형성 공정에 따라 내층에 회로가 형성된 다층 인쇄회로기판이 사용될 수 있다. 상기 인쇄회로기판(101)의 면적은 특별히 한정되는 것은 아니며, 약 100 내지 10000㎠의 면적을 갖는 기판이 사용될 수 있다.
상기 유전체층(102)은 상기 인쇄회로기판(101) 상에 약 1 내지 1000㎛의 두께로 형성될 수 있으며, 유전체층의 재질로는 인쇄회로기판 분야에서 절연층으로서 통상적으로 사용되는 것이라면 특별히 한정되지 않는다.
한편, 상기 유전체층(102)에 회로 형성용 음각 패턴(103, 104)을 형성하는 과정은 당업계에 공지된 것이라면 특별히 한정되지 않으나, 바람직하게는 임프린트 공법을 통해서 음각 패턴에 대응되는 양각 패턴의 구조물을 갖는 임프린트용 몰드를 유전체층에 임프린트하여 수행되는 것이 좋다. 이때, 상기 음각 패턴은 각각 약 10㎚ 내지 100㎛의 라인 및 스페이스, 즉 약 20㎚ 내지 200㎛의 피치를 갖는 것이 전형적이며, 특히 미세회로 구현을 위해서는 약 0.1 내지 50㎛의 피치를 갖는 것이 바람직하다.
다음, 상기 유전체층(102)의 음각 패턴(103, 104)을 포함하여 상단의 소정의 두께까지 과잉으로 형성되도록 유전체층(102) 상에 금속층(105)을 형성한다(도 3b 참조).
상기 금속층(105) 형성방법으로는 당업계에 공지된 방법이라면 특별히 한정되지 않고 적용될 수 있으나, 바람직하게는 무전해 도금 및 전해 도금법을 적용하여 수행될 수 있다. 이때 사용되는 금속으로는 금(Au), 은(Ag), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 이들의 합금 중 적어도 하나의 전도성 금속을 포함하는 금속재료가 사용될 수 있다. 이러한 금속층 형성 과정에서는 통상적으로 음각 패턴 뿐만 아니라 패턴 상층부까지 원치 않는 금속층이 형성된다.
이어서, 이와 같이 과도하게 형성된 상부 금속층(105)의 일부를 제거하여 후속 공정인 화학적 에칭이 용이하도록 연마 기계(106)를 이용한 기계적 연마가 수행된다(도 3c 및 3d 참조). 이때 평평도가 불균일하게 형성되어 있는 상부 금속층(105)이 연마와 동시에 평탄화된다(도 4 참조). 즉, 도 4 (c)에 나타낸 바와 같이, 연마 횟수에 따라 상부 금속층(105)이 점차적으로 제거되는 동시에 연마 횟수가 증가됨에 따라 대략적인 평탄화가 이루어지게 된다(도 4 (c1) 내지 (c4) 참조).
이와 같은 과정을 통해서 수행되는 기계적 연마는 바람직하게는 과잉으로 형성된 상부 금속층(105)의 두께가 약 0.1∼20㎛, 바람직하게는 약 1∼10㎛이 될 때까지 수행되는 것이 후속되는 화학적 에칭 공정의 효율을 극대화하는데 가장 적합 하다.
한편, 이러한 기계적 연마 공정의 종류로는 당업계에 공지된 것이라면 특별히 한정되지 않으며, 예를 들어, 버프(buff) 연마, 센드밸트(sand belt) 연마, 폴리싱 연마를 포함하는 각종 연마법 또는 이들을 조합하여 적용할 수 있다.
상술한 바에 따라 적절한 두께를 갖도록 기계적으로 연마된 후 남은 상부 금속층(105)의 나머지 부분은 화학적 에칭을 통해서 완벽하게 제거하여 최종적으로 회로(105)를 형성한다(도 3e 및 도 3f 참조).
본 발명에서 사용가능한 화학적 에칭 방법으로는 특별히 한정되지 않으나, 도 3e에 나타낸 바와 같이, 에칭액(108)을 함유한 에칭조(107)에 디핑하여 수행될 수 있다. 이외에도 통상의 스프레이법 등의 다양한 화학적 습식 에칭법이 사용될 수 있음은 물론이다.
여기서, 상기 화학적 에칭은 약 0.1 내지 20㎛/min, 바람직하게는 0.3 내지 1㎛/min의 에칭 속도로 수행되는 것이 과잉으로 형성된 금속층의 완벽한 제거와 동시에 과 에칭 현상없이 정밀하게 회로 패턴을 구현하는데 좀 더 적합하다.
한편, 상기 에칭액으로는 통상의 회로형성 공정에서 사용되는 에칭액이라면 특별히 한정되지 않고 사용가능하다.
이와 같이 완성된 회로패턴 상부에는 기판의 적용 목적에 따라 또 다시 음각 패턴을 갖는 유전체층이 형성되고 상술한 바와 같은 회로층 형성공정이 연속적으로 더욱 수행되어 다층의 회로 패턴이 구현될 수 있다. 또한, 선택적으로, 외층으로 사용하는 경우에는 통상의 외층 형성공정에 따라 솔더 레지스트 도포 공정 등의 외 층 형성 공정이 순차적으로 수행될 수 있음은 물론이다.
특히, 상술한 본 발명에 따른 인쇄회로기판의 제조방법은 임프린트 공법과 연계하여 적용하는 경우 더욱 미세한 회로 패턴을 고 신뢰성으로 그리고 경제적으로 구현할 수 있는 이점이 있다.
이하 하기 실시예를 통하여 본 발명을 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다.
실시예 1
일면에 회로 형성용 음각 패턴을 갖는 유전체층이 형성된 인쇄회로기판을 다음과 같은 조건하에서 무전해 동도금 및 전해 동도금하여 음각 패턴 뿐 아니라 그 상부에 약 20㎛ 두께의 동도금층을 형성하였다. 다음으로, 후술하는 바와 같이 기계적 연마를 수행하되, 약 6㎛ 두께의 상부 동도금층이 남을 때까지 기계적 연마를 수행한 다음, 다음과 같이 화학적 에칭을 통해서 회로 패턴 이외의 상부 동도금층을 완전 제거하여 약 12.27㎛의 회로패턴이 구현된 인쇄회로기판을 제작하였다. 이로부터 얻은 회로 패턴의 평면 및 단면의 SEM 사진을 각각 도 5 및 도 6에 나타내었다.
□ 무전해 동도금
무전해 동도금의 석출원리를 간단히 설명하면 다음과 같다. 무전해 동도금 을 하기 위해서는 팔라듐(촉매)을 표면에 흡착(비금속의 경우) 또는 치환(금속의 경우)시켜 표면에 코팅한 후 무전해 동도금액의 구성 성분인 환원제로부터 전자를 받아 동으로 석출하는 원리로 도금이 된다. 또한, 무전해 동도금을 하기 위해서는 전처리라는 공정들을 수행한 후 도금하게 되는데 그 공정은 다음과 같다.
컨디셔너(60℃, 5분) → 프리-딥(Pre dip)(실온, 1분) → 활성화처리(Activator)(40℃, 5분) → 환원처리(Reducer)(30℃, 3분) → 무전해 동도금(32℃, 10분)이며, 각 공정별 역할을 간단히 설명하면, 컨디셔너 공정은 계면활성제로 이루어진 용액으로 팔라듐 이온이 잘 흡착할 수 있도록 하는 공정이며, 프리-딥 공정은 다음 공정인 활성화처리 용액을 보호하는 차원의 공정이다. 다음으로 활성화처리 공정은 팔라듐이 이온 상태로 녹아져 있어 일명 촉매부여 공정이라고 하며, 환원처리 공정은 팔라듐 이온을 금속 팔라듐으로 만드는 공정이다. 이상과 같은 공정을 수행해서 무전해동도금을 실시하였다.
□ 전해 동도금
전해 동도금은 무기물로서 금속염(CuSO4·5H2O), 전도염(H2SO4), 염소이온(Cl-)과 첨가제로서 분극작용을 하는 레벨러(Leveller: 일본 Ebara社 VF-II A제), 촉진작용을 하는 광택제(Brightener: 일본 Ebara社 VF-II B제)가 함유된 동도금액을 사용하였으며, 농도는 하기와 같다. CuSO4·5H2O = 200g/L, H2SO4 = 30g/L, Cl- = 40ppm/L, 레벨러 = 25ml/L, 광택제 = 0.5ml/L. 이때, 도금 온도는 20∼25℃, 전류밀도는 1.5A/dm2, 교반 방식은 공기교반으로 5L/min으로 도금을 실시하였다.
□ 버프 연마 조건
- 버프형태 : 세라믹 버프 및 브러시(brush) 버프 조합형
- RPM : 1800RPM
- 콘베이어 벨트 속도: 2m/min
- 압력: 0.5 A
□ 화학적 에칭
에칭액은 PCB의 세미 에디티브 공법에 있어서의 회로 형성용으로 사용하고 있는 일본 Ebara社 EBA CHEM Fine Etch SAC Series를 사용하였고, 에칭속도는 약 1㎛/분 정도로 수행하였다. 디핑 방식으로 교반은 좌우 왕복 100회/분으로 에칭을 실시하였으며, 액조성은 하기와 같다.
CuSO4·5H2O = 15g/L, H2SO4 = 5%, 35%-H2O2 = 5%.
에칭 온도는 35℃로 에칭을 실시하였다.
실시예 2
화학적 에칭을 다음과 같이 수행한 것을 제외하고는 상기 실시예 1과 동일한 방법으로 수행하여 인쇄회로기판을 제작하였고, 이의 단면 SEM 사진을 도 7에 나타내었다.
□ 화학적 에칭
일본 Ebara社의 NBD Series의 에칭액을 사용하였고, 에칭속도는 약 2∼3㎛/분 정도로 수행하였다. 디핑 방식으로 교반은 좌우 왕복 100회/분으로 에칭을 실시하였으며, 액조성은 하기와 같다.
CuSO4·5H2O = 15g/L, H2SO4 = 4%, 35%-H2O2 = 5%
에칭 온도는 30℃로 에칭을 실시하였다.
비교예 1
음각 패턴 상부에 형성된 과잉의 동도금층을 기계적 연마만을 이용하여 완전히 제거한 것을 제외하고는 실시예 1과 동일하게 실시하여 인쇄회로기판을 제작하였고, 이의 평면 SEM 사진을 100배, 50배로 확대하여 도 8에 나타내었다.
비교예 2
음각 패턴 상부에 형성된 과잉의 동도금층을 화학적 에칭만을 이용하여 약 15㎛/분의 에칭 속도로 완전히 제거한 것을 제외하고는 실시예 1과 동일하게 실시하여 인쇄회로기판을 제작하였고, 이의 단면 SEM 사진을 500배로 확대하여 도 9에 나타내었다.
비교예 3
음각 패턴 상부에 형성된 과잉의 동도금층을 화학적 에칭만을 이용하여 약 30㎛/분의 에칭 속도로 완전히 제거한 것을 제외하고는 실시예 1과 동일하게 실시하여 인쇄회로기판을 제작하였고, 이의 단면 SEM 사진을 500배로 확대하여 도 10에 나타내었다.
도 5 내지 도 10에 나타낸 바와 같이, 회로 패턴 이외에 불필요한 구리가 미-제거되거나(도 9 참조) 또는 회로 패턴까지 과-에칭되는 현상(도 8 및 도 10 참조) 없이, 본 발명의 방법에 따라 제조된 인쇄회로기판의 경우(도 5 내지 도 7 참조), 불필요한 동박층만이 완벽하게 제거되어 고 신뢰성의 미세회로 패턴이 구현되었음을 알 수 있었다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 미세회로 형성을 위한 인쇄회로기판의 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
전술한 바와 같이, 본 발명의 방법에 따르면, 고가의 CMP 공정을 이용하는 대신 기계적 연마와 화학적 연마를 연계하여 불필요한 금속층을 순차적으로 제거 및 평탄화시킴으로써 단축된 공정 시간으로 저가의 평탄화 공정을 통해서 미세회로 패턴을 구현할 수 있다.
또한, 임프린트 공법과 연계하여 적용하는 경우 상승효과를 기대할 수 있으며, 연속 공정으로 다양한 분야에 적용할 수 있는 이점이 있다. 뿐만 아니라, 공정이 단순하고 대면적에의 적용에 유리한 경제적인 효과가 있다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
Claims (8)
- (a) 일면 또는 양면에 비아 및 라인을 포함하는 회로 형성용 음각 패턴을 갖는 유전체층이 형성된 인쇄회로기판을 제공하는 단계;(b) 상기 회로 형성용 음각 패턴을 포함하여 상부에 과잉으로 형성되도록 상기 유전체층 상에 금속층을 형성하는 단계;(c) 상기 유전체층 상에 과잉으로 형성된 금속층의 일부를 기계적 연마를 통해서 제거하는 단계; 및(d) 상기 유전체층 상에 과잉으로 형성된 금속층의 나머지 부분을 화학적 에칭을 통해서 제거하여 회로를 형성하는 단계;를 포함하는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 기계적 연마는 상기 유전체층 상에 과잉으로 형성된 금속층의 두께가 0.1∼20㎛이 될 때까지 수행되는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 화학적 에칭은 0.1∼20㎛/분의 에칭 속도로 수행되는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 기계적 연마는 버프(buff) 연마, 센드밸트(sand belt) 연마, 폴리싱 연마 또는 이들을 조합하여 수행되는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 유전체층의 음각 패턴은 임프린트 공법을 통해서 형성하고자 하는 음각 패턴에 대응되는 양각 패턴의 구조물을 갖는 임프린트용 몰드를 유전체층에 임프린트하여 형성된 것임을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 유전체층의 음각 패턴은 20㎚ 내지 200㎛의 피치(pitch)를 갖는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 금속층은 무전해 금속 도금법 및 전해 금속 도금법을 통해서 형성되는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
- 제1항에 있어서, 상기 금속층은 금, 은, 니켈, 알루미늄, 구리 및 이들의 합금으로 이루어진 군으로부터 선택된 전도성 금속을 포함하는 것을 특징으로 하는 미세회로 형성을 위한 인쇄회로기판의 제조방법.
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