KR100791688B1 - Method for forming dual damascene pattern in semiconductor manufacturing process - Google Patents
Method for forming dual damascene pattern in semiconductor manufacturing process Download PDFInfo
- Publication number
- KR100791688B1 KR100791688B1 KR1020060087233A KR20060087233A KR100791688B1 KR 100791688 B1 KR100791688 B1 KR 100791688B1 KR 1020060087233 A KR1020060087233 A KR 1020060087233A KR 20060087233 A KR20060087233 A KR 20060087233A KR 100791688 B1 KR100791688 B1 KR 100791688B1
- Authority
- KR
- South Korea
- Prior art keywords
- plasma
- photoresist pattern
- photoresist
- etching
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000009977 dual effect Effects 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title description 6
- 230000008569 process Effects 0.000 claims abstract description 65
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 51
- 238000004380 ashing Methods 0.000 claims abstract description 24
- 238000000206 photolithography Methods 0.000 claims abstract description 12
- 238000006467 substitution reaction Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 25
- 238000001020 plasma etching Methods 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 2
- 238000007781 pre-processing Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 abstract description 17
- 239000012495 reaction gas Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 5
- 229910052731 fluorine Inorganic materials 0.000 abstract 1
- 239000011737 fluorine Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 27
- 239000010410 layer Substances 0.000 description 23
- 239000010949 copper Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 239000011800 void material Substances 0.000 description 6
- 230000006872 improvement Effects 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- FLWCIIGMVIPYOY-UHFFFAOYSA-N fluoro(trihydroxy)silane Chemical compound O[Si](O)(O)F FLWCIIGMVIPYOY-UHFFFAOYSA-N 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005649 metathesis reaction Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도,FIGS. 1A to 1E are cross-sectional views of a conventional dual damascene pattern forming method,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.FIGS. 2A to 2E are sectional views of a device for explaining a dual damascene pattern forming method according to a preferred embodiment of the present invention. FIG.
본 발명은 저유전 상수 물질을 이용한 듀얼 다마신(Dual Damascene) 공정에 관한 것으로, 특히 비아 영역을 형성하기 위한 절연막 식각 후 생성되는 잔류 F 기(radical)를 제거함에 있어 높은 신뢰성을 제공하는데 적합한 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법에 관한 것이다.The present invention relates to a dual damascene process using a low dielectric constant material. More particularly, the present invention relates to a dual damascene process using a semiconductor material suitable for providing high reliability in removing residual F radicals generated after etching an insulating film for forming a via region. To a method for forming a dual damascene pattern in a manufacturing process.
일반적으로, 반도체 산업이 초대규모 집적회로로 옮겨가면서 소자의 기하학적 형상이 서브-하프-마이크론(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다.In general, as the semiconductor industry moves to a very large scale integrated circuit, the geometry of the device continues to shrink into the sub-half-micron region, while the circuit density increases with increasing performance and reliability .
이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구 리(Cu) 박막은 알루미늄(Al)에 비해 녹는점이 높아 전기이동도(electro-migration : EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적회로에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.In response to such a demand, the copper (Cu) thin film has a higher melting point than that of aluminum (Al) in forming a metal wiring of a semiconductor device, and thus has a high resistance against electro-migration (EM) Can be improved, and the resistivity can be lowered to increase the signal transmission rate, so that it is used as an interconnection material useful for an integrated circuit.
또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 정전용량이 문제점으로 대두되고 있다. 기생 정전용량이 크게 되면, 시정수(Resistance Capacitance : RC)가 지연되고 사용 전력량이 증가하며 상호 간섭에 의한 잡음 등이 일어나 소자의 고속화에 장애가 된다. 따라서 층간 절연막의 재료로 다공성(porous) 산화물과 같이 유전상수가 3 이하인 저유전 상수(low-k)를 갖는 절연물질이 사용되고 있다. 또한, 구리 BEOL(Back End Of Line) 공정이 사용되면서 알루미늄 BEOL 공정의 USG(Undoped-Silicate Glass ; 유전상수 k=4.0∼4.4)에서 FSG(Fluoro-Silicate Glass ; 유전상수 k=3.4∼3.8)로 대체 되었으며, 90nm 이하의 소자에서는 저유전 상수(k=2.7∼3.0)를 갖는 물질이 각광받고 있다.In addition, due to the high integration of semiconductor devices and the development of technology, parasitic capacitance between wires has become a problem. When the parasitic capacitance is increased, the resistance capacity (RC) is delayed, the amount of power used increases, and noise due to mutual interference occurs, which hinders the speeding up of the device. Therefore, an insulating material having a low dielectric constant (low-k) having a dielectric constant of 3 or less such as a porous oxide is used as an interlayer insulating film material. In addition, the use of copper back end of line (BEOL) process has resulted in the conversion of FSG (Fluoro-Silicate Glass; dielectric constant k = 3.4 to 3.8) to USG (Undoped-Silicate Glass; dielectric constant k = 4.0 to 4.4) And materials with a low dielectric constant (k = 2.7 to 3.0) are attracting attention in devices having a thickness of 90 nm or less.
그런데, 구리와 저유전 상수의 절연물질을 이용하여 배선공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.However, the dual damascene process has been widely applied in recent years in order to solve the copper etching problem in the wiring process using an insulating material of copper and a low dielectric constant.
듀얼 다마신 공정은 0.13㎛ 이하 기술에서 다양한 방식으로 실시되고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기 정렬(self aligned)의 네 가지로 요약할 수 있다.Dual damascene processes have been implemented in a variety of ways in sub-0.13 μm technology, and are summarized in four ways: buried via, via first, trench first, and self aligned can do.
CMOS 로직 소자의 스피드 증가는 주로 게이트 길 감소에 의한 게이트 지연시 간(gate delay time)을 줄이는 것에 의존하여 왔으나, 소자의 고집적화로 인해 BEOL 금속화(metalization)에 의한 시정수 지연이 소자의 스피드를 좌우하게 되었다.The increase in the speed of the CMOS logic device has mainly relied on reducing the gate delay time due to the reduction of the gate length. However, due to the high integration of the device, the time constant delay due to the BEOL metallization causes the speed of the device It was influenced.
이러한 시정수 지연을 줄이기 위해, 상기에서 언급한 바와 같이, 저항이 낮은 구리와 같은 금속을 금속 배선 재료로 적용하고, 층간 절연막을 저유전 물질로 형성하며, 듀얼 다마신 공정을 적용하고 있다.In order to reduce the time constant delay, as described above, a metal such as copper having a low resistance is applied as a metal wiring material, an interlayer insulating film is formed of a low dielectric material, and a dual damascene process is applied.
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of a conventional dual damascene pattern forming method.
도 1a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(도시 생략됨) 상에 제 1 절연막(100)과 제 1 도전층(102)을 형성한 후, 제 2 절연막(104)을 적층하고, 상기 결과물에 포토 공정을 위한 제 1 포토레지스트(106)를 도포한다. 이때, 제 2 절연막(104)으로는, 바람직하게는 FSG가 적용될 수 있으며, 제 1 도전층(102)으로는, 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다.Referring to FIG. 1A, a first
도 1b에서는 포토 공정을 통해 상기 도 1a의 결과물 상에 제 1 포토레지스트 패턴, 즉 비아용 포토레지스트 패턴(106')을 형성하고, 이 비아용 포토레지스트 패턴(106')을 마스크로 하여 제 2 절연막(104)을 1차 식각함으로써 비아 영역(108)을 형성한다. 도 1b에서 도면부호 104'는 1차 식각 처리된 제 2 절연막을 나타낸다. 제 2 절연막(104)의 식각은, 통상 CxFy계 가스를 이용하여 플라즈마 식각을 진행하며 식각 공정 조건은 예를 들면 다음과 같다.In FIG. 1B, a first photoresist pattern, that is, a via photoresist pattern 106 'is formed on the resultant structure of FIG. 1A through a photolithography process, and the second photoresist pattern 106' The
1500Ws/50Wb/40mT/45sccmC5F8/12sccmO2/200sccmCO/100sccmAr/120sec 1500Ws / 50Wb / 40mT / 45sccmC 5 F 8 / 12sccmO 2 / 200sccmCO / 100sccmAr / 120sec
이때, 이와 같은 비아 영역(108)을 형성함에 있어서, 1차 식각시 사용되는 CxFy계 플라즈마로 인해 제 2 절연막(104)의 막질 내에 F 이온이 잔류, 즉 F 기(F-radical)에 의한 잔류물(A)이 응축될 수 있다.At this time, in forming the
이후, 도 1c에서는 상기 도 1b의 비아용 포토레지스트 패턴(106')을 제거한 뒤 그 상부에 제 2 포토레지스트(도시 생략됨)를 도포하고, 상술한 도 1b에서와 마찬가지로 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패턴(110)을 형성한다. 그런 다음, 상기 제 2 포토레지스트 패턴(110)을 마스크로 하여 제 2 절연막(104)을 2차 식각함으로써 트렌치 배선 영역(112)을 형성한다. 도 1c에서 도면부호 104''는 2차 식각 처리된 제 2 절연막을 나타낸다.1C, a second photoresist (not shown) is applied to the upper portion of the photoresist pattern 106 'after removing the photoresist pattern 106' for a via shown in FIG. 1B. Then, as shown in FIG. 1B, A photolithography process is performed to form a second
도 1d에서는 상기 도 1c의 결과물 상에 패터닝 되었던 제 2 포토레지스트 패턴(110)을 제거하고, 그 결과물 상에 배리어 금속(114) 및 제 2 도전층(116)을 적층하여 비아 영역(108) 및 트렌치 배선 영역(112) 내부를 충진한다. 이때, 제 2 도전층(116)으로는, 상술한 바와 같이 구리(Cu)가 적용될 수 있다.1D, the second
끝으로, 도 1e에서는 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여, 적층되었던 제 2 도전층(116)이 비아 영역(108) 및 트렌치 배선 영역(112)에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성한다. 도 1e에서 도면부호 116'는 화학적기계적연마 공정 진행 후의 제 2 도전층을 나타낸다.1E, a chemical mechanical polishing (CMP) process is performed so that the stacked second
이상과 같은 종래의 듀얼 다마신 공정에서는, 비아영역 형성을 위한 식각 공정에서 수반되는 문제점을 지니고 있다.In the conventional dual damascene process as described above, there is a problem involved in the etching process for forming the via region.
즉, 도 1b에서와 같이, 제 2 절연막(104)의 막질 내에 F 기의 잔류물(A)이 응축될 수 있는데, 이와 같은 잔류물(A)이 응축된 상태에서 도 1d와 같이 배리어 금속(114)과 제 2 도전층(116)을 적층하는 경우에는, 잔류물(A)에 의한 배리어 금속 보이드(void)가 발생하여 제품 수율(yield)을 크게 저하시키는 결과를 낳게 된다.That is, as shown in FIG. 1B, the residue A in the F group may be condensed in the film quality of the second
이러한 문제를 개선하기 위한 일환으로 종래의 반도체 제조 공정에서는, 여러 가지 다양한 세정 공정, 예컨대 비아 식각 후 O2 플라즈마를 이용한 애싱(ashing) 공정과 H2SO4를 이용한 스트립(strip) 공정 등을 통해 잔류 F 기 및 포토레지스트를 제거하는 기술을 적용하고 있으나, 아직 완벽한 해결책을 제시하지는 못하고 있는 실정이다.In order to solve such a problem, in a conventional semiconductor manufacturing process, various cleaning processes, for example, ashing using an O 2 plasma after a via etching and a strip process using H 2 SO 4 The residual F-film and the photoresist are removed, but it is not yet possible to provide a complete solution.
본 발명은 상술한 종래 기술의 문제를 해결하고 그 기술적 한계를 극복하기 위한 것으로, CxFy계 가스를 이용한 플라즈마 식각 공정 진행 후에 H2/N2 플라즈마를 이용한 HF 치환반응 공정을 후 처리하여 잔류 F 기를 완벽히 제거함으로써, 비아 보이드 개선을 통한 소자의 수율을 향상시킬 수 있는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법을 제공하는데 그 목적이 있다.The present invention solves the above-mentioned problems of the prior art and overcomes the technical limitations. After the plasma etching process using the CxFy gas, the HF replacement process using the H 2 / N 2 plasma is post- The present invention provides a method for forming a dual damascene pattern in a semiconductor manufacturing process which can improve the yield of a device through improvement of via void.
본 발명을 구현하기 위한 다른 목적은, 비아 식각 후 O2 플라즈마를 이용한 애싱 공정 전에 H2O 플라즈마를 이용한 애싱 공정을 전 처리하여 잔류 F 기를 완벽히 제거함으로써, 비아 보이드 개선을 통한 소자의 수율을 향상시킬 수 있는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법을 제공하는데 있다.Another object of the present invention is to improve the yield of the device through the improvement of the via void by completely removing the residual F-group by pretreating the ashing process using the H 2 O plasma before the ashing process using the O 2 plasma after the via etching The present invention provides a method for forming a dual damascene pattern in a semiconductor manufacturing process.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 전단계 공정이 완료된 반도체 기판 상에 제 1 절연막과 제 1 도전층을 순차 형성하는 단계와, 상기 제 1 도전층 상에 제 2 절연막을 적층하고, 상기 제 2 절연막 상에 제 1 포토레지스트를 도포하는 단계와, 포토 공정을 통해 제 1 포토레지스트 패턴을 형성한 후 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 제 2 절연막을 식각함으로써 비아 영역을 형성하되, 1차 플라즈마 식각을 진행한 후 HF 치환반응 가스를 이용한 2차 플라즈마 식각을 진행하는 단계와, 상기 제 1 포토레지스트 패턴을 제거한 뒤 제 2 포토레지스트를 도포하고 상기 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패턴을 형성한 후 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 제 2 절연막을 식각함으로써 트렌치 배선 영역을 형성하는 단계와, 상기 제 2 포토레지스트 패턴을 제거한 후 상기 제 1 비아 영역과 트렌치 배선 영역에 대해 제 2 도전층을 형성하는 단계와, 상기 제 2 도전층이 상기 제 1 비아 영역 및 트렌치 배선 영역에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성하는 단계를 포함하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법을 제공한다..According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: sequentially forming a first insulating layer and a first conductive layer on a semiconductor substrate, Depositing a first insulating film on the first insulating film and applying a first photoresist on the second insulating film, forming a first photoresist pattern through a photolithography process, etching the second insulating film using the first photoresist pattern as a mask, Forming a via region by performing a first plasma etching and then performing a second plasma etching using an HF substitution reaction gas, applying a second photoresist after removing the first photoresist pattern, The photoresist is subjected to a photolithography process to form a second photoresist pattern, and then the second photoresist pattern is used as a mask Forming a trench wiring region by etching the second insulating film; forming a second conductive layer on the first via region and the trench wiring region after removing the second photoresist pattern; Forming a via contact portion and a wiring portion by leaving only the first via region and the trench wiring region in the first via region and the trench wiring region, respectively.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
설명에 앞서, 본 발명의 핵심 기술 요지는, CxFy계 가스를 이용한 플라즈마 식각 공정 진행 후에 H2/N2 플라즈마를 이용한 HF 치환반응 공정을 후(post) 처리하고, 비아 식각 후 O2 플라즈마를 이용한 애싱 공정 전에 H2O 플라즈마를 이용한 애싱 공정을 전(pre) 처리하여 잔류 F 기를 완벽히 제거함으로써, 비아 보이드 개선을 통한 소자의 수율을 향상시키도록 한다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.Prior to the description, the core technology subject matter of the present invention, CxFy-based processing after going plasma etching process using a gas of HF metathesis process using an H 2 / N 2 plasma (post) and then and using an O 2 plasma after the via etch The ashing process using the H 2 O plasma is pre-treated before the ashing process to completely remove the residual F-group, thereby improving the yield of the device through the improvement of the via void. From this technical idea, The bar can be easily achieved.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of a device for explaining a dual damascene pattern forming method according to a preferred embodiment of the present invention.
도 2a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(도시 생략됨) 상에 제 2 절연막(200)과 제 1 도전층(202)을 형성한 후, 제 2 절연막(204)을 적층하고, 상기 결과물에 포토 공정을 위한 제 1 포토레지스트(206)를 도포한다. 이때, 제 2 절연막(204)으로는, 바람직하게는 FSG가 적용될 수 있으며, 제 1 도전층(202)으로는, 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다.Referring to FIG. 2A, a second
도 2b에서는 포토 공정을 통해 상기 도 2a의 결과물 상에 제 1 포토레지스트 패턴, 즉 비아용 포토레지스트 패턴(206')을 형성하고, 이 비아용 포토레지스트 패턴(206')을 마스크로 하여 제 2 절연막(204)을 1차 식각함으로써 비아 영역(208)을 형성한다. 도 2b에서 도면부호 204'는 1차 식각 처리된 제 2 절연막을 나타낸다.In FIG. 2B, a first photoresist pattern, that is, a via photoresist pattern 206 'is formed on the resultant structure of FIG. 2A through a photolithography process, and the second photoresist pattern 206' The insulating
이때, 제 2 절연막(204)의 1차 식각은, 본 실시예에 따라 1차 플라즈마 식각과 2차 플라즈마 식각으로 나뉜다.At this time, the first etching of the second
제 2 절연막(204)의 1차 플라즈마 식각은, CxFy계 가스를 이용하여 플라즈마 식각을 진행하며, 그 식각 공정 조건은 예를 들면 다음과 같다.The first plasma etching of the second
1500Ws/50Wb/40mT/45sccmC5F8/12sccmO2/200sccmCO/100sccmAr/120sec 1500Ws / 50Wb / 40mT / 45sccmC 5 F 8 / 12sccmO 2 / 200sccmCO / 100sccmAr / 120sec
또한, 제 2 절연막(204)의 2차 플라즈마 식각은, H2/N2 가스를 이용하여 플라즈마 식각을 진행하며, 그 식각 공정 조건은 예를 들면 다음과 같다.The second plasma etching of the second
1000Ws/0∼100Wb/10∼90mT/50∼500sccmH2/50∼500sccmN2/10∼60sec 1000Ws / 0~100Wb / 10~90mT / 50~500sccmH 2 / 50~500sccmN 2 / 10~60sec
여기서, 제 2 플라즈마 식각은, 인-사이츄(in-situ)로 진행되는 PET(Post Etching Treatment) 공정을 의미한다. PET 공정이라 함은, 상술한 바와 같이 H2/N2 가스를 이용한 플라즈마 처리를 말하는데, 본 실시예에서는 H2 플라즈마에 의해 잔류 F 기가 HF로 치환반응 됨으로써 F 기에 의한 비아 보이드를 개선할 수 있다.Here, the second plasma etching refers to a post-etching treatment process that proceeds in-situ. The PET process refers to a plasma treatment using H 2 / N 2 gas as described above. In this embodiment, residual F group is replaced with HF by H 2 plasma, thereby improving via-void due to F group .
한편, 상기와 같이 HF 치환반응에 의한 F 기의 제거는, H2 가스만을 이용한 플라즈마 처리를 수행해도 무방하나, 본 실시예에서와 같이 N2 가스를 추가로 첨가하면 PET 공정에서 보다 안정적으로 플라즈마 처리를 유지할 수 있기 때문에, 바람직하게는 H2/N2 혼합 가스를 이용한 플라즈마 처리를 수행하는 것이다.The removal of the F group by the HF substitution reaction as described above may be performed by plasma treatment using only H 2 gas. However, when N 2 gas is further added as in the present embodiment, It is preferable to perform the plasma treatment using the H 2 / N 2 mixed gas.
상술한 바와 같은 플라즈마 식각이 처리되면, O2 가스를 이용한 플라즈마 애싱 처리 공정과 H2SO4 가스를 이용한 스트립 공정을 진행한다.When the plasma etching as described above is performed, a plasma ashing process using O 2 gas and a strip process using H 2 SO 4 gas are performed.
이때, 본 실시예에서는 상기 O2 가스를 이용한 플라즈마 애싱 처리를 수행하기 전에, H2O 플라즈마를 인가하여 애싱 처리를 진행하는 것을 특징으로 한다. 이때의 H2O 플라즈마 애싱 처리는, VDS(Vapor Delivery System)를 이용하여 H2O를 기화상태로 챔버 내부로 분사시킨 후 플라즈마를 형성하는 것을 특징으로 한다.At this time, in this embodiment, the ashing process is performed by applying the H 2 O plasma before performing the plasma ashing process using the O 2 gas. At this time, the H 2 O plasma ashing process is characterized in that H 2 O is injected into the chamber in a vaporized state by using a VDS (Vapor Delivery System), and a plasma is formed.
통상적인 O2 가스를 이용한 플라즈마 애싱 처리는 포토레지스트를 태워서 날려버리는 공법인 반면, 본 실시예에 따라 전 처리되는 H2O 가스를 이용한 플라즈마 애싱 처리는 상기 H2/N2 혼합 가스를 이용한 2차 플라즈마 처리에서 잔류할 수 있는 F 기를 HF로 치환 반응시킬 수 있기 때문에, 보다 확실하게 잔류 F 기를 제거할 수 있을 것이다.Conventional plasma ashing using O 2 gas burns the photoresist, whereas plasma ashing using the H 2 O gas pretreated according to the present embodiment is performed by using the H 2 / N 2 mixed gas Since the F group that can remain in the plasma treatment can be substituted with HF, the residual F group can be removed more reliably.
이와 같은 비아 영역(208)을 형성함에 있어서, 1차 식각시 사용되는 H2/N2 플라즈마 처리와, 1차 식각 후 H2O 플라즈마 애싱 처리로 인해 제 2 절연막(204)의 막질 내에 F 기에 의한 잔류물이 전혀 존재하지 않게 된다.In forming the via
한편, 도 2c에서는 상기 도 2b의 비아용 포토레지스트 패턴(206')을 제거한 뒤 그 상부에 제 2 포토레지스트(도시 생략됨)를 도포하고, 상술한 도 2b에서와 마찬가지로 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패 턴(210)을 형성한다. 그런 다음, 상기 제 2 포토레지스트 패턴(210)을 마스크로 하여 제 2 절연막(204)을 2차 식각함으로써 트렌치 배선 영역(212)을 형성한다. 도 2c에서 도면부호 204''는 2차 식각 처리된 제 2 절연막을 나타낸다.2C, a second photoresist (not shown) is applied to the upper portion of the photoresist pattern 206 'after removal of the via photoresist pattern 206', and as in FIG. 2B described above, A photolithography process is performed to form a
도 2d에서는 상기 도 2c의 결과물 상에 패터닝 되었던 제 2 포토레지스트 패턴(210)을 제거하고, 그 결과물 상에 배리어 금속(214) 및 제 2 도전층(216)을 적층하여 비아 영역(208) 및 트렌치 배선 영역(212) 내부를 충진한다. 이때, 제 2 도전층(216)으로는, 상술한 바와 같이 구리(Cu)가 적용될 수 있다.2D, the
본 실시예에서는, 상술한 도 2b에서와 같이, 1차 플라즈마 식각 후 H2/N2에 의한 2차 플라즈마 식각 공정, O2 플라즈마 애싱 처리 전 H2O 플라즈마 애싱 처리 공정이 각각 적용되어 F 기가 HF로 치환 반응되었기 때문에, 종래 도 1d에서와 같은 F 기의 잔류물(A)이 배리어 금속(214) 하부에 전혀 형성되지 않은 상태로 제 2 도전층(216)이 적층됨을 알 수 있다.In this embodiment, as shown in FIG. 2B, the second plasma etching process using H 2 / N 2 and the H 2 O plasma ashing process before the O 2 plasma ashing process are performed after the first plasma etching, HF, it can be seen that the second
끝으로, 도 2e에서는 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여, 적층되었던 제 2 도전층(216)이 비아 영역(208) 및 트렌치 배선 영역(212)에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성한다. 도 2e에서 도면부호 216'는 화학적기계적연마 공정 진행 후의 제 2 도전층을 나타낸다.Finally, in FIG. 2E, a chemical mechanical polishing (CMP) process is performed so that the stacked second
이상 설명한 바와 같이, 본 발명은, CxFy계 가스를 이용한 플라즈마 식각 공정 진행 후에 H2/N2 플라즈마를 이용한 HF 치환반응 공정을 후(post) 처리하고, 비 아 식각 후 O2 플라즈마를 이용한 애싱 공정 전에 H2O 플라즈마를 이용한 애싱 공정을 전(pre) 처리하여 잔류 F 기를 완벽히 제거하도록 구현한 것이다.As described above, according to the present invention, after the plasma etching process using the CxFy-based gas is performed, the HF substitution reaction process using the H 2 / N 2 plasma is post processed and the ashing process using the O 2 plasma The pre-processing of the ashing process using the H 2 O plasma was performed to completely remove the residual F-phase.
본 발명에 의하면, 1차 플라즈마 식각 공정 후에 H2/N2 플라즈마를 이용한 2차 플라즈마 식각 공정을 진행하고, 비아 식각 후 O2 플라즈마를 이용한 애싱 공정 전에 H2O 플라즈마를 이용한 애싱 공정을 전(pre) 처리하여 잔류 F 기를 완벽히 제거함으로써, 비아 보이드(via void) 개선을 통한 소자의 수율을 크게 향상시킬 수 있다.According to the present invention, the second plasma etching process using the H 2 / N 2 plasma is performed after the first plasma etching process, and the ashing process using the H 2 O plasma is performed before the ashing process using the O 2 plasma after the via etching pre) to completely remove the residual F group, the yield of the device through via void improvement can be greatly improved.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060087233A KR100791688B1 (en) | 2006-09-11 | 2006-09-11 | Method for forming dual damascene pattern in semiconductor manufacturing process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060087233A KR100791688B1 (en) | 2006-09-11 | 2006-09-11 | Method for forming dual damascene pattern in semiconductor manufacturing process |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100791688B1 true KR100791688B1 (en) | 2008-01-03 |
Family
ID=39216730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060087233A KR100791688B1 (en) | 2006-09-11 | 2006-09-11 | Method for forming dual damascene pattern in semiconductor manufacturing process |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100791688B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017126734A (en) * | 2016-01-13 | 2017-07-20 | 東京エレクトロン株式会社 | Substrate processing method, substrate processing device, and substrate processing system |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980029055A (en) * | 1996-10-25 | 1998-07-15 | 김영환 | Via hole formation method of semiconductor device |
KR20060071544A (en) * | 2004-12-22 | 2006-06-27 | 동부일렉트로닉스 주식회사 | Method for forming the copper interconnection of semiconductor device |
KR20060073159A (en) * | 2004-12-24 | 2006-06-28 | 동부일렉트로닉스 주식회사 | Method for forming metal line of semiconductor device |
KR20060077656A (en) * | 2004-12-30 | 2006-07-05 | 동부일렉트로닉스 주식회사 | Method for forming copper wiring of semiconductor device using damascene |
-
2006
- 2006-09-11 KR KR1020060087233A patent/KR100791688B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980029055A (en) * | 1996-10-25 | 1998-07-15 | 김영환 | Via hole formation method of semiconductor device |
KR20060071544A (en) * | 2004-12-22 | 2006-06-27 | 동부일렉트로닉스 주식회사 | Method for forming the copper interconnection of semiconductor device |
KR20060073159A (en) * | 2004-12-24 | 2006-06-28 | 동부일렉트로닉스 주식회사 | Method for forming metal line of semiconductor device |
KR20060077656A (en) * | 2004-12-30 | 2006-07-05 | 동부일렉트로닉스 주식회사 | Method for forming copper wiring of semiconductor device using damascene |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017126734A (en) * | 2016-01-13 | 2017-07-20 | 東京エレクトロン株式会社 | Substrate processing method, substrate processing device, and substrate processing system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7871923B2 (en) | Self-aligned air-gap in interconnect structures | |
US7078352B2 (en) | Methods for selective integration of airgaps and devices made by such methods | |
US6972253B2 (en) | Method for forming dielectric barrier layer in damascene structure | |
KR20100122701A (en) | Method of manufacturing semiconductor device | |
TW200415747A (en) | Air gap dual damascene process and structure | |
KR20180033483A (en) | Interconnect structure for semiconductor devices | |
CN101055421A (en) | Method for forming double inserted structure | |
US9741614B1 (en) | Method of preventing trench distortion | |
US7732326B2 (en) | Semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method | |
KR100791688B1 (en) | Method for forming dual damascene pattern in semiconductor manufacturing process | |
JP2004006708A (en) | Method for manufacturing semiconductor device | |
KR100778869B1 (en) | Method for forming contact of semiconductor device | |
KR100703559B1 (en) | The semiconductor device having dual damascene structure and the manufacturing method thereof | |
US20070161232A1 (en) | Method for forming metal interconnection in semicondutor damascene process | |
KR100651602B1 (en) | Fabricating method of metal line in semiconductor device | |
US20060094245A1 (en) | Methods of fabricating metal wiring in semiconductor devices | |
KR100909177B1 (en) | How to form a dual damascene pattern | |
KR100743631B1 (en) | Method of manufacturing semiconductor device | |
KR100678003B1 (en) | Methord for manufacturing dual damascene pattern | |
KR100835423B1 (en) | Method for forming dual damascene pattern in semiconductor manufacturing process | |
KR100853800B1 (en) | Method of forming dual damascene pattern in a semiconductor device | |
KR100702802B1 (en) | Method for forming metal wiring layer of semiconductor device | |
KR100701779B1 (en) | Method for fabricating contact of semiconductor device | |
JP2007214418A (en) | Semiconductor device manufacturing method | |
KR100723253B1 (en) | Fabricating method of metal line in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
Payment date: 20101124 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |