KR100791676B1

KR100791676B1 - Method for forming capacitor

Info

Publication number: KR100791676B1
Application number: KR1020050124642A
Authority: KR
Inventors: 정석원
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-16
Filing date: 2005-12-16
Publication date: 2008-01-03
Also published as: KR20070064091A

Abstract

본 발명은 파티클에 의한 열화를 방지하고, 식각 스텝을 줄여 공정시간을 단축시킬 수 있는 MIM 커패시터의 형성 방법을 제공하기 위한 것으로, 본 발명의 커패시터의 형성 방법은 하부 메탈전극을 형성하는 단계와, 하부 메탈전극 상에 유전막, 상부 메탈전극을 차례로 형성하는 단계와, 상부 메탈전극을 식각하는 단계와, 상부 메탈전극을 포함한 전면에 스페이서막(질화막)을 형성하는 단계, 상기 스페이서막과 유전막을 순차적으로 식각하는 단계와, 하부 메탈전극을 식각하는 단계를 포함하고, 상술한 본 발명은 상부 메탈전극 식각 후에 스페이서 질화막을 형성함으로써 파티클에 의한 커패시터의 열화를 방지할 수 있으며, 또한, 본 발명은 커패시터 형성을 위한 식각 공정을 CTM RIE, CBM CDE, CBM RIE 공정의 3번의 식각 스텝으로 줄일 수 있으므로 공정시간을 단축시켜 생산성을 향상시킬 수 있는 효과가 있다.The present invention provides a method of forming a MIM capacitor that can prevent deterioration due to particles and reduce an etching step to shorten a process time. The method of forming a capacitor of the present invention includes forming a lower metal electrode; Sequentially forming a dielectric film and an upper metal electrode on the lower metal electrode, etching the upper metal electrode, forming a spacer film (nitride film) on the entire surface including the upper metal electrode, and sequentially forming the spacer film and the dielectric film. And etching the lower metal electrode, wherein the present invention can prevent the deterioration of the capacitor due to particles by forming a spacer nitride film after the upper metal electrode is etched. The etching process for forming can be reduced to three etching steps of CTM RIE, CBM CDE, and CBM RIE processes. It shortens there is an effect that productivity is enhanced.

커패시터, MIM, 파티클, 스페이서 질화막, CTM, CBM Capacitors, MIM, Particles, Spacer Nitride, CTM, CBM

Description

커패시터의 형성 방법{METHOD FOR FORMING CAPACITOR}METHODS FOR FORMING CAPACITOR

도 1a 및 도 1b는 종래 기술에 따른 MIM(Metal Insulator Metal) 커패시터의 형성 방법을 간략히 도시한 도면.1A and 1B schematically illustrate a method of forming a metal insulator metal (MIM) capacitor according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 MIM 커패시터의 형성 방법을 도시한 도면.2A to 2D illustrate a method of forming a MIM capacitor according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 하부 구조물 22 : 하부 메탈전극(CBM)21: lower structure 22: lower metal electrode (CBM)

23 : 유전막 24 : 상부 메탈전극(CTM)23 dielectric layer 24 upper metal electrode (CTM)

25 : CTM 감광막 패턴 26 : 스페이서 질화막25 CTM photosensitive film pattern 26 spacer spacer film

27 : CBM 감광막 패턴27: CBM photosensitive film pattern

본 발명은 반도체 제조 기술에 관한 것으로, 특히 커패시터의 형성 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a capacitor.

도 1a 및 도 1b는 종래 기술에 따른 MIM(Metal Insulator Metal) 커패시터의 형성 방법을 간략히 도시한 도면이다.1A and 1B schematically illustrate a method of forming a metal insulator metal (MIM) capacitor according to the prior art.

도 1a에 도시된 바와 같이, 소정 공정이 완료된 하부구조물 상부에 하부 메탈전극(Capactitor Bottom Metal; CBM)(12)을 형성한 후, 하부 메탈전극(12) 상에 유전막(13)을 형성하고, 유전막(13) 상에 상부 메탈전극(Capactitor Top Metal; CTM)(14)을 형성한다. 이어서, 상부 메탈전극(14) 상에 캡 질화막(Cap nitride, 15)을 형성한다. As shown in FIG. 1A, after forming a bottom metal electrode (CBM) 12 on the bottom structure, the dielectric layer 13 is formed on the bottom metal electrode 12. A Capacitor Top Metal (CTM) 14 is formed on the dielectric layer 13. Subsequently, a cap nitride film 15 is formed on the upper metal electrode 14.

이어서, MIM 커패시터를 형성하기 위해 식각 공정을 진행하는데, 먼저 CTM PEP 공정을 진행하여 CTM 감광막패턴(16)을 형성한 후, 캡 질화막(15)을 식각하는 CTM CDE 공정과 상부 메탈전극(14)을 식각하는 CTM RIE(Capacitor Top Metal Reactive Ion Etching) 공정을 진행한다.Subsequently, an etching process is performed to form a MIM capacitor. First, a CTM PEP process is performed to form a CTM photoresist pattern 16, and then a CTM CDE process and an upper metal electrode 14 to etch the cap nitride film 15. Capacitor Top Metal Reactive Ion Etching (CTM RIE) process is performed.

도 1b에 도시된 바와 같이, CTM 감광막패턴(16)을 스트립한 후, CBM PEP 공정을 진행하여 CBM 감광막패턴(17)을 형성한다.As shown in FIG. 1B, after the CTM photoresist pattern 16 is stripped, the CBM PEP process is performed to form the CBM photoresist pattern 17.

이어서, 유전막(13)을 식각하는 CBM CDE 공정과 하부 메탈전극(12)을 식각하는 CBM RIE(Capacitor Bottom Metal Reactive Ion Etching) 공정을 순차적으로 진행한다. Subsequently, a CBM CDE process for etching the dielectric layer 13 and a Capacitor Bottom Metal Reactive Ion Etching (CIEM) process for etching the bottom metal electrode 12 are sequentially performed.

상술한 종래 기술은 MIM 커패시터를 형성하기 위한 총 스텝이 6스텝으로 이루어진다. In the above-described prior art, the total step for forming the MIM capacitor is 6 steps.

그러나, 종래 기술은 MIM 커패시터를 형성하기 위하여 CTM CDE, CTM RIE, CBM CDE 및 CBM RIE의 총 4번의 식각 스텝(Etch step)이 필요하므로 공정이 매우 복잡하고 공정 시간이 길다.However, the prior art requires a total of four etching steps of CTM CDE, CTM RIE, CBM CDE and CBM RIE to form a MIM capacitor, which is a very complicated process and a long process time.

또한, 종래 기술은 CBM CDE 공정과 CBM RIE 공정을 실시할 경우, 상부 메탈 전극(CTM)과 하부 메탈전극(CBM)이 충분히 격리되지 않아서 파티클(particle)이 다량 발생하게 되고, 이러한 파티클에 의한 커패시터 특성 열화를 피할 수 없다.In addition, according to the related art, when the CBM CDE process and the CBM RIE process are performed, a large amount of particles are generated because the upper metal electrode CTM and the lower metal electrode CBM are not sufficiently isolated, and thus a capacitor by such particles is produced. Characteristic deterioration is inevitable.

본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 파티클에 의한 열화를 방지하고, 식각 스텝을 줄여 공정시간을 단축시킬 수 있는 MIM 커패시터의 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art, and an object thereof is to provide a method of forming a MIM capacitor which can prevent deterioration due to particles and shorten processing time by reducing an etching step.

상기 목적을 달성하기 위한 본 발명의 커패시터의 형성 방법은 하부 메탈전극을 형성하는 단계, 상기 하부 메탈전극 상에 유전막, 상부 메탈전극을 차례로 형성하는 단계와, 상기 상부 메탈전극을 식각하는 단계와, 상기 상부 메탈전극을 포함한 전면에 스페이서막을 형성하는 단계와, 상기 스페이서막과 유전막을 순차적으로 식각하는 단계와, 상기 하부 메탈전극을 식각하는 단계를 포함하는 것을 특징으로 하며, 상기 스페이서막은 질화막으로 형성하는 것을 특징으로 한다.The method of forming the capacitor of the present invention for achieving the above object comprises the steps of forming a lower metal electrode, forming a dielectric film, an upper metal electrode on the lower metal electrode in turn, etching the upper metal electrode; Forming a spacer film on the entire surface including the upper metal electrode, sequentially etching the spacer film and the dielectric film, and etching the lower metal electrode, wherein the spacer film is formed of a nitride film. Characterized in that.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 MIM 커패시터의 형성 방법을 도시한 도면이다.2A to 2D illustrate a method of forming a MIM capacitor according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 소정 공정이 완료된 하부구조물(21) 상부에 하부 메탈전극(CBM, 22)을 형성한 후, 하부 메탈전극(22) 상에 유전막(23)을 형성하고, 유전막(23) 상에 상부 메탈전극(CTM, 24)을 형성한다. 여기서, 유전막(23)은 질화막으로 형성한다.As shown in FIG. 2A, after forming the lower metal electrodes CBM and 22 on the lower structure 21 on which the predetermined process is completed, the dielectric film 23 is formed on the lower metal electrode 22 and the dielectric film ( An upper metal electrode CTM 24 is formed on the second layer 23. Here, the dielectric film 23 is formed of a nitride film.

이어서, 상부 메탈전극(24) 상에 감광막을 도포하고, 노광 및 현상으로 패터닝하여 CTM 감광막 패턴(25)을 형성한다(이를 CTM PEP 공정이라고 함). 그리고 나서, CTM 감광막패턴(25)을 식각 배리어로 상부 메탈전극(24)을 식각한다(이를 CTM RIE 공정이라고 한다). Subsequently, a photoresist film is coated on the upper metal electrode 24 and patterned by exposure and development to form a CTM photoresist pattern 25 (this is referred to as a CTM PEP process). Then, the upper metal electrode 24 is etched using the CTM photoresist pattern 25 as an etching barrier (this is called a CTM RIE process).

도 2b에 도시된 바와 같이, CTM 감광막 패턴(25)을 스트립한 후, 전면에 스페이서 질화막(Spacer nitride, 26)을 증착한다.As shown in FIG. 2B, after the CTM photosensitive film pattern 25 is stripped, a spacer nitride 26 is deposited on the entire surface.

이와 같이, 스페이서 질화막(26)을 증착하면, 상부 메탈전극(24)과 하부 메탈전극(22)은 서로 격리된다. 바람직하게, 스페이서 질화막(26)은 상부 메탈전극(24)의 두께와 동일한 두께로 형성하는데, 예를 들어 200∼500Å 두께로 형성한다. As such, when the spacer nitride layer 26 is deposited, the upper metal electrode 24 and the lower metal electrode 22 are separated from each other. Preferably, the spacer nitride film 26 is formed to have the same thickness as that of the upper metal electrode 24, for example, is formed to have a thickness of 200 to 500 Å.

도 2c에 도시된 바와 같이, 스페이서 질화막(26) 상에 감광막을 도포하고, 노광 및 현상으로 패터닝하여 CBM 감광막 패턴(27)을 형성한다(이를 CBM PEP 공정이라고 함). 여기서, CBM 감광막 패턴(27)은 CTM 감광막 패턴(25)보다 CD가 더 크다. 이는 커패시터의 상부 메탈전극을 하부 메탈전극보다 더 작은 CD(Critical Dimension)로 형성하기 때문이다.As shown in Fig. 2C, a photoresist film is applied on the spacer nitride film 26, and patterned by exposure and development to form a CBM photoresist pattern 27 (this is called a CBM PEP process). Here, the CBM photoresist pattern 27 has a larger CD than the CTM photoresist pattern 25. This is because the upper metal electrode of the capacitor is formed with a smaller CD (critical dimension) than the lower metal electrode.

그리고 나서, CBM 감광막 패턴(27)을 식각 배리어로 스페이서 질화막(26)과 유전막(23)을 식각한다(이를 CBM CDE 공정이라고 한다). 이때, 유전막(23)을 질화막으로 형성하면, CBM CDE 공정시 스페이서 질화막과 유전막(23)을 동시에 식각할 수 있다. Then, the spacer nitride film 26 and the dielectric film 23 are etched using the CBM photosensitive film pattern 27 as an etching barrier (this is called a CBM CDE process). In this case, when the dielectric layer 23 is formed of a nitride layer, the spacer nitride layer and the dielectric layer 23 may be simultaneously etched during the CBM CDE process.

도 2d에 도시된 바와 같이, CBM 감광막 패턴(27)을 식각 배리어로 하부 메탈전극(22)을 식각한다(이를 CBM RIE 공정이라고 함). 이때, CBM RIE 공정시 상부 메탈전극(24)은 스페이서 질화막(26)에 의해 덮혀 있으므로, CBM RIE 공정시 발생되는 파티클이 상부 메탈전극(24)으로 이동하는 것을 방지한다. 따라서, 스페이서 질화막(26)은 상부 메탈전극(24)과 하부 메탈전극(22)을 격리시키는 역할을 하여 파티클에 의해 커패시터가 열화되는 것을 방지한다.As shown in FIG. 2D, the lower metal electrode 22 is etched using the CBM photosensitive film pattern 27 as an etching barrier (this is called a CBM RIE process). At this time, since the upper metal electrode 24 is covered by the spacer nitride layer 26 in the CBM RIE process, particles generated during the CBM RIE process are prevented from moving to the upper metal electrode 24. Accordingly, the spacer nitride layer 26 serves to isolate the upper metal electrode 24 and the lower metal electrode 22, thereby preventing the capacitor from deteriorating by the particles.

이후, CBM 감광막 패턴(27)을 스트립한다.Thereafter, the CBM photosensitive film pattern 27 is stripped.

상술한 실시 예는, MIM 커패시터를 형성하기 위해 캡 질화막을 사용하지 않아도 되어 MIM 커패시터를 형성하기 위한 식각 스텝을 줄인다. 즉, CTM RIE, CBM CDE, CBM RIE 공정의 3번의 식각 스텝으로 줄어든다.In the above-described embodiment, it is not necessary to use the cap nitride film to form the MIM capacitor, thereby reducing the etching step for forming the MIM capacitor. That is, it is reduced to three etching steps of the CTM RIE, CBM CDE, and CBM RIE processes.

또한, CBM RIE 공정시 스페이서 질화막(26)이 상부 메탈전극(24)의 상부 및 측면을 덮고 있어 파티클에 의한 커패시터 열화를 방지한다.In addition, the spacer nitride layer 26 covers the upper and side surfaces of the upper metal electrode 24 during the CBM RIE process, thereby preventing capacitor deterioration due to particles.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 상부 메탈전극 식각 후에 스페이서 질화막을 형성함으로써 파티클에 의한 커패시터의 열화를 방지할 수 있는 효과가 있다.The present invention described above has an effect of preventing the deterioration of the capacitor due to particles by forming a spacer nitride film after etching the upper metal electrode.

또한, 본 발명은 커패시터 형성을 위한 식각 공정을 CTM RIE, CBM CDE, CBM RIE 공정의 3번의 식각 스텝으로 줄일 수 있으므로 공정시간을 단축시켜 생산성을 향상시킬 수 있는 효과가 있다.In addition, the present invention can reduce the etching process for the capacitor formation to three etching steps of the CTM RIE, CBM CDE, CBM RIE process has the effect of improving the productivity by reducing the process time.

Claims

하부 메탈전극을 형성하는 단계와,Forming a lower metal electrode;

상기 하부 메탈전극 상에 유전막을 질화막으로 형성한 후 그 상부에 상부 메탈전극을 형성하는 단계와,Forming a dielectric film on the lower metal electrode as a nitride film and forming an upper metal electrode thereon;

제 1 감광막 패턴을 이용하여 상기 상부 메탈전극을 식각하는 단계와,Etching the upper metal electrode by using a first photoresist pattern;

상기 상부 메탈전극을 포함한 전면에 상기 상부 메탈전극의 두께와 동일하게 스페이서 질화막을 형성하는 단계와,Forming a spacer nitride film on the entire surface including the upper metal electrode to have a thickness equal to that of the upper metal electrode;

제 2 감광막 패턴을 이용하여 상기 스페이서 질화막과 상기 유전막을 동시에 식각하는 단계와,Simultaneously etching the spacer nitride film and the dielectric film using a second photoresist pattern;

상기 제 2 감광막 패턴을 이용하여 상기 하부 메탈전극을 식각하는 단계Etching the lower metal electrode by using the second photoresist pattern

를 포함하는 커패시터의 형성 방법.Forming method of a capacitor comprising a.

제 1 항에 있어서,The method of claim 1,

상기 제2감광막 패턴의 CD가 상기 제1감광막 패턴의 CD보다 상대적으로 더 큰 것을 특징으로 하는 커패시터의 형성 방법.And the CD of the second photoresist pattern is relatively larger than the CD of the first photoresist pattern.

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