KR100791347B1 - Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same - Google Patents

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최영문
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Abstract

A method for fabricating a semiconductor integrated circuit device is provided to more effectively protect a catalyst layer during a fabricating process by forming a conductive buffer layer on the catalyst layer. A structure(200) in which a lower interconnection(210), a catalyst layer(220) and a conductive buffer layer(230) are sequentially stacked is formed on a semiconductor substrate(100). An interlayer dielectric(310) covers the semiconductor substrate and the structure. A contact hole(320) penetrates the interlayer dielectric to expose a partial upper surface of the conductive buffer layer by a dry etch process using the conductive buffer layer as an etch stop layer. The conductive buffer layer exposed by the contact hole is removed by a wet etch process to expose the catalyst layer. A carbon nano tube(330) is grown from the catalyst layer exposed by the contact hole to fill the contact hole.

Description

반도체 집적 회로 장치의 제조 방법과 그에 의해 제조된 반도체 집적 회로 장치{Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same}Method of fabricating a semiconductor integrated circuit device and a semiconductor integrated circuit device manufactured by the same

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

도 2a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.2A to 7B are diagrams for describing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 8 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.

도 9a 내지 도 16a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.9A to 16A are diagrams for describing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.

도 17은 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.17 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to still another embodiment of the present invention.

도 18 내지 도 25b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.18 to 25B are diagrams for describing a method of manufacturing a semiconductor integrated circuit device according to still another embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100: 반도체 기판 200, 201, 202: 구조물100: semiconductor substrate 200, 201, 202: structure

210: 하부 배선 210a: 하부 배선용 도전막210: lower wiring 210a: lower wiring conductive film

212: 다마신 배선 220: 촉매층212 damascene wiring 220 catalyst layer

220a: 촉매층용 도전막 230, 232: 도전성 버퍼층220a: conductive film 230 for catalyst layer, 232: conductive buffer layer

230a, 230b, 232a, 232b: 버퍼층용 도전막230a, 230b, 232a, 232b: conductive film for buffer layer

310: 층간 절연막 312: 제1 층간 절연막310: interlayer insulating film 312: first interlayer insulating film

313: 리세스 영역 314: 제2 층간 절연막313: recessed region 314: second interlayer insulating film

320: 콘택홀 330: 탄소 나노 튜브320: contact hole 330: carbon nanotubes

본 발명은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는 반도체 소자의 특성이 향상된 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device manufactured thereby, and more particularly, to a semiconductor integrated circuit device and a method for manufacturing the semiconductor device with improved characteristics.

반도체 소자의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급속하게 감소되고 있으며, 반도체 소자가 고속화되고 있다. 이에 따라 배선의 선폭이 좁아지고 전류 밀도가 높아지게 되어, 보다 특성이 우수한 배선 소재가 필요하게 되었다. As high integration of semiconductor devices is required, design rules of semiconductor devices are rapidly decreasing, and semiconductor devices are becoming faster. As a result, the line width of the wiring is narrowed and the current density is increased, thereby requiring a wiring material having more excellent characteristics.

탄소 나노 튜브는 전기 전도 특성이 우수하고, 갭필(gap fill) 특성이 탁월하여, 반도체 소자의 배선으로 사용되기에 적합한 소재이다. 탄소 나노 튜브를 사용하여 반도체의 배선 및 콘택 등을 형성하기 위해서는 촉매층을 형성하고 촉매층 에서부터 탄소 나노 튜브를 성장시킨다. 촉매층으로는 일부 전이 금속이 사용된다. 촉매층은 하부의 배선 상에 얇게 형성될 수 있는데, 반도체 집적 회로 장치의 제조 공정의 식각 공정 등에서 촉매층이 손상될 수 있다. 촉매층이 손상되는 경우 탄소 나노 튜브가 안정적으로 성장되지 못하며, 성장되더라도 반도체 집적 회로 장치의 특성이 열화된다.Carbon nanotubes have excellent electrical conduction characteristics and excellent gap fill characteristics, and thus are suitable materials for use in wiring of semiconductor devices. In order to form wirings and contacts of semiconductors using carbon nanotubes, a catalyst layer is formed and carbon nanotubes are grown from the catalyst layer. Some transition metal is used as the catalyst layer. The catalyst layer may be thinly formed on the lower wiring, and the catalyst layer may be damaged in an etching process of the manufacturing process of the semiconductor integrated circuit device. When the catalyst layer is damaged, the carbon nanotubes cannot be stably grown, and even when grown, the characteristics of the semiconductor integrated circuit device are degraded.

또한, 촉매층으로 사용되는 전이 금속은 산화막 등과의 접합 특성이 매우 불량하다. 따라서, 층간 절연막으로 사용된 산화막 등과 촉매층이 접하게 되면 접합 불량에 의한 들뜸 현상이 발생하게 된다. 그러한 경우, 불량율이 증가할 수 있다. In addition, the transition metal used as the catalyst layer has very poor bonding properties with an oxide film or the like. Therefore, when the oxide film and the like used as the interlayer insulating film are in contact with each other, the phenomenon of lifting due to a poor bonding occurs. In such a case, the defective rate may increase.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 특성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a semiconductor integrated circuit device having improved characteristics of a semiconductor device.

본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 소자의 특성이 향상된 반도체 집적 회로 장치를 제공하는 것이다. Another object of the present invention is to provide a semiconductor integrated circuit device having improved characteristics of a semiconductor device.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하고, 상기 반도체 기판 및 구조물을 덮도록 층 간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고, 상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor integrated circuit device, which includes forming a structure in which a lower wiring, a catalyst layer, and a conductive buffer layer are sequentially stacked on a semiconductor substrate, and forming the semiconductor substrate and the structure. An interlayer insulating film is formed to cover, a contact hole is formed through the interlayer insulating film to expose a portion of the conductive buffer layer, and the conductive buffer layer exposed by the contact hole is removed to expose the catalyst layer; Embedding the contact holes by growing carbon nanotubes from the catalyst layer exposed by the contact holes.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 리세스 영역을 구비한 제1 층간 절연막을 형성하고, 상기 리세스 영역을 채우도록 다마신 배선을 형성하고, 상기 다마신 배선 및 제1 층간 절연막 상에 촉매층용 도전막 및 버퍼층용 도전막을 형성하고, 상기 도전성 버퍼층 및 촉매층을 패터닝하여 상기 다마신 배선 상에 촉매층 및 도전성 버퍼층을 형성하고, 상기 제1 층간 절연막 및 상기 도전성 버퍼층 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고, 상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor integrated circuit device, wherein a first interlayer insulating layer having a recess region is formed on a semiconductor substrate, and the damascene layer is filled to fill the recess region. Forming a wiring, forming a catalyst layer conductive film and a buffer layer conductive film on the damascene wiring and the first interlayer insulating film, patterning the conductive buffer layer and the catalyst layer to form a catalyst layer and a conductive buffer layer on the damascene wiring, A second interlayer insulating film is formed on the first interlayer insulating film and the conductive buffer layer, a contact hole is formed through the second interlayer insulating film to expose a portion of the conductive buffer layer, and the conductive hole is exposed by the contact hole. The buffer layer is removed to expose the catalyst layer and the carbon nanotubes from the catalyst layer exposed by the contact hole. Growing the groove to fill the contact hole.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 하부 배선, 상기 하부 배선 상에 형성된 촉매층, 상기 촉매층 상에 형성되되, 상기 촉매층이 일부 노출되도록 형성된 도전성 버퍼층, 상기 반도체 기판 및 상기 도전성 버퍼층 상에 형성된 층간 절연막, 상기 층간 절연막을 관통하여 형성되며, 상기 도전성 버퍼층에 의해 노출된 상기 촉매층이 노출되도록 형성된 콘택홀 및 상기 콘택홀에 의해 노출된 촉매층에서부터 성장되어 상기 콘택홀을 매립하는 탄소 나노 튜브를 포함한다.A semiconductor integrated circuit device according to an embodiment of the present invention for achieving the above another technical problem is formed on a lower wiring formed on a semiconductor substrate, a catalyst layer formed on the lower wiring, the catalyst layer, so that the catalyst layer is partially exposed A contact hole formed through the formed conductive buffer layer, the interlayer insulating film formed on the semiconductor substrate and the conductive buffer layer, the interlayer insulating film, and the catalyst layer exposed by the conductive buffer layer and the catalyst layer exposed by the contact hole. It is grown from to include a carbon nanotube to fill the contact hole.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. Like reference numerals refer to like elements throughout the specification. And / or include each and all combinations of one or more of the items mentioned.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, including and / or comprising the components, steps, operations and / or elements mentioned exclude the presence or addition of one or more other components, steps, operations and / or elements. I never do that.

이하, 도 1 내지 도 7b를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 2a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면 이다.Hereinafter, a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 7B. 1 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 2A to 7B are diagrams for describing a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. In the following description of the manufacturing method, a process that can be formed according to process steps well known to those skilled in the art will be briefly described in order to avoid being construed as obscuring the present invention.

먼저, 도 1 내지 도 2b를 참조하면, 반도체 기판(100) 상에 하부 배선용 도전막(210a), 촉매층용 도전막(220a) 및 버퍼층용 도전막(230a)을 형성한다(S110).First, referring to FIGS. 1 and 2B, a lower wiring conductive film 210a, a catalyst layer conductive film 220a, and a buffer layer conductive film 230a are formed on the semiconductor substrate 100 (S110).

반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소(GaAs) 기판, 실리콘 게르마늄(SiGe) 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 포함한다. 또한, 반도체 기판(100)은 주로 P형 기판을 사용하며, 도면에는 표시하지 않았으나, 그 상부에 P형 에피층(epitaxial layer)이 성장된 복층 구조를 사용할 수 있다. The semiconductor substrate 100 includes a silicon substrate, a silicon on insulator (SOI) substrate, a gallium arsenide (GaAs) substrate, a silicon germanium (SiGe) substrate, a ceramic substrate, a quartz substrate, or a glass substrate for a display. In addition, the semiconductor substrate 100 mainly uses a P-type substrate, and although not shown in the drawing, a multilayer structure in which a P-type epitaxial layer is grown may be used.

또한, 반도체 기판(100)의 하부 배선용 도전막(210a) 하부에는 도시되지는 않았지만, 금속 배선 등이 형성되어 있을 수 있다. 또는, 트랜지스터가 형성되어 있고, 콘택 등에 의해 하부 배선용 도전막(210a)과 연결되어 있을 수도 있다. In addition, although not shown, metal wires or the like may be formed under the lower conductive layer 210a of the semiconductor substrate 100. Alternatively, a transistor may be formed and connected to the lower wiring conductive film 210a by a contact or the like.

하부 배선용 도전막(210a)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 물리 기상 증착 공정(Physical Vapor Deposition; PVD) 공정 등으로 형성할 수 있다. 여기서, 하부 배선용 도전막(210a)은 도전성이 좋은 금속으로 형성하는데, 하나 이상의 금속을 적층하여 형성할 수 있다. 예를 들어, 하부 배선용 도전막(210a)은 W, Al, TiN, Ti 또는 이들의 조합일 수 있다. 또한, 하부 배선용 도전막(210a)의 두께는 예를 들어, 약 100~1,000Å일 수 있다. The lower wiring conductive layer 210a may be formed by a chemical vapor deposition (CVD) process, a physical vapor deposition process (PVD) process, or the like. Here, the lower wiring conductive film 210a is formed of a metal having good conductivity, and may be formed by stacking one or more metals. For example, the lower wiring conductive film 210a may be W, Al, TiN, Ti, or a combination thereof. In addition, the thickness of the lower wiring conductive film 210a may be, for example, about 100 to about 1,000 mm 3.

촉매층용 도전막(220a)은 후속 공정에서 탄소 나노 튜브를 성장시키기 위한 촉매층으로 사용된다. 촉매층용 도전막(220a)은 마그네트론 스퍼터링(magnetron sputtering) 또는 전자빔 증착기(e-beam evaporator) 등을 사용하여 형성할 수 있으며, 전이 금속을 분말 형태로 도포함으로써 형성할 수도 있으나, 이에 제한되지는 않는다. 촉매층용 도전막(220a)은 예를 들어, Ni, Fe, Co, Au, Pb 또는 이들의 조합일 수 있다. 또한, 촉매층용 도전막(220a)의 두께는 예를 들어, 약 10~80Å일 수 있다. The conductive film 220a for the catalyst layer is used as a catalyst layer for growing carbon nanotubes in a subsequent process. The conductive layer 220a for the catalyst layer may be formed using magnetron sputtering, an e-beam evaporator, or the like, and may be formed by applying a transition metal in powder form, but is not limited thereto. . The conductive layer 220a for the catalyst layer may be, for example, Ni, Fe, Co, Au, Pb, or a combination thereof. In addition, the thickness of the conductive layer 220a for the catalyst layer may be, for example, about 10 to 80 kPa.

버퍼층용 도전막(230a)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 물리 기상 증착(Physical Vapor Deposition; PVD) 공정 등으로 형성할 수 있다. 버퍼층용 도전막(230a)은 도전성 물질로 형성하는데, 예를 들어, W, Al, TiN, Ti 또는 이들의 조합으로 형성할 수 있다. 또한, 버퍼층용 도전막(230a)의 두께는 예를 들어, 약 100~1,000Å일 수 있다. 버퍼층용 도전막(230a)은 후속 공정에서 형성되는 층간 절연막(310)과의 접합 특성이 좋은 물질로 형성할 수 있는데, 하부 배선용 도전막(210a)과 같은 물질로 형성될 수도 있다. The buffer layer 230a for the buffer layer may be formed by a chemical vapor deposition (CVD) process, a physical vapor deposition (PVD) process, or the like. The conductive layer 230a for the buffer layer is formed of a conductive material. For example, the buffer layer 230a may be formed of W, Al, TiN, Ti, or a combination thereof. In addition, the thickness of the conductive layer 230a for the buffer layer may be, for example, about 100 to 1,000 mm 3. The buffer layer 230a for the buffer layer may be formed of a material having a good bonding property with the interlayer insulating layer 310 formed in a subsequent process, and may be formed of the same material as the conductive layer 210a for the lower wiring.

이어서, 도 1, 도 3a 및 도 3b를 참조하면, 버퍼층용 도전막(도 2b의 230a), 촉매층용 도전막(도 2b의 220a) 및 하부 배선용 도전막(도 2b의 210a)을 패터닝하여 도전성 버퍼층(230b), 촉매층(220) 및 하부 배선(210)이 차례로 적층된 구조물(200)을 형성한다(S120).Next, referring to FIGS. 1, 3A and 3B, the conductive film for the buffer layer (230a in FIG. 2B), the conductive film for the catalyst layer (220a in FIG. 2B) and the conductive film for the lower wiring (210a in FIG. 2B) are patterned and conductive. The buffer layer 230b, the catalyst layer 220, and the lower wiring 210 are sequentially formed to form a structure 200 (S120).

버퍼층용 도전막(230a), 촉매층용 도전막(220a) 및 하부 배선용 도전막(210a)을 패터닝하기 위하여는, 버퍼층용 도전막(230a) 상에 형성하려는 패턴 형 상의 포토레지스트 패턴을 형성하고, 사진 식각 공정을 진행할 수 있다. In order to pattern the buffer layer conductive film 230a, the catalyst layer conductive film 220a, and the lower wiring conductive film 210a, a patterned photoresist pattern to be formed on the buffer layer conductive film 230a is formed. Photolithography process can be performed.

구조물(200)은 요구되는 하부 배선(210)의 형태를 따라 형성하게 되는데, 도 3a 및 도 3b에는 일 방향으로 연장되어 평행하게 형성된 구조물(200)이 도시되어 있다. The structure 200 is formed along the shape of the lower wiring 210, which is shown in Figures 3a and 3b is shown extending in one direction in parallel to the structure 200.

이어서, 도 1 및 도 4를 참조하면, 반도체 기판(100) 및 구조물(200)을 덮도록 층간 절연막(310)을 형성한다(S30). 1 and 4, an interlayer insulating layer 310 is formed to cover the semiconductor substrate 100 and the structure 200 (S30).

층간 절연막(310)은 예를 들어, 산화막으로 형성할 수 있다. 산화막을 형성된 층간 절연막(310)은 촉매층(220)과의 접합 특성이 좋지 않다. 따라서, 층간 절연막(310)과 촉매층(220)이 직접 접하는 경우, 층간 절연막(310)이 들뜨게 되어 불량이 발생할 수 있다. 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면 촉매층(220) 상에 도전성 버퍼층(230b)을 형성함으로써, 층간 절연막(310)이 촉매층(220)과 접하지 않게 된다. 즉, 층간 절연막(310)과 접합 특성이 우수한 도전성 버퍼층(230b)과 층간 절연막(310)이 접함으로써, 불량률을 감소시킬 수 있다. The interlayer insulating film 310 may be formed of, for example, an oxide film. The interlayer insulating film 310 in which the oxide film is formed has a poor bonding property with the catalyst layer 220. Therefore, when the interlayer insulating layer 310 and the catalyst layer 220 are in direct contact with each other, the interlayer insulating layer 310 may be lifted up and a defect may occur. According to the method of manufacturing a semiconductor integrated circuit device according to an exemplary embodiment of the present invention, the conductive buffer layer 230b is formed on the catalyst layer 220 such that the interlayer insulating layer 310 does not come into contact with the catalyst layer 220. That is, the defective rate can be reduced by contacting the interlayer insulating film 310 and the conductive buffer layer 230b having excellent bonding characteristics and the interlayer insulating film 310.

층간 절연막(310)을 형성한 후에는 화학적 기계적 연마 공정(Chemical Mechanical Polishing process; CMP) 등을 진행하여 층간 절연막(310) 상부를 평탄화할 수 있다. After the interlayer insulating layer 310 is formed, a chemical mechanical polishing process (CMP) may be performed to planarize the upper portion of the interlayer insulating layer 310.

이어서, 도 1 및 도 5를 참조하면, 층간 절연막(310)을 관통하여 도전성 버퍼층(230b)의 일부 상면이 노출되도록 콘택홀(320)을 형성한다(S140). 1 and 5, the contact hole 320 is formed to penetrate the interlayer insulating layer 310 to expose a portion of the conductive buffer layer 230b (S140).

즉, 층간 절연막(310)을 관통하여 구조물(200) 상에 콘택홀(320)을 형성한 다. 그러면, 구조물(200) 상면의 도전성 버퍼층(230b)의 일부 상면이 노출된다. 콘택홀(320)은 층간 절연막(310) 상에 콘택홀(320)이 형성될 영역이 오픈된 포토레지스트 패턴을 형성하고, 사진 식각 공정을 진행함으로써 형성할 수 있다. 이 때, 식각 공정은 도전성 버퍼층(230b)을 식각 정지막으로 하는 건식 식각으로 진행할 수 있다. 즉, 콘택홀(320)을 형성할 때의 식각 공정이 촉매층(220)에 전혀 영향을 미치지 않는다. 따라서, 콘택홀(320)을 형성하는 식각 공정에 의한 촉매층(220)의 손상을 방지할 수 있다.That is, the contact hole 320 is formed on the structure 200 through the interlayer insulating layer 310. Then, some top surfaces of the conductive buffer layer 230b on the top surface of the structure 200 are exposed. The contact hole 320 may be formed by forming a photoresist pattern in which the region where the contact hole 320 is to be formed is opened on the interlayer insulating layer 310, and performing a photolithography process. In this case, the etching process may be performed by dry etching using the conductive buffer layer 230b as an etch stop layer. That is, the etching process for forming the contact hole 320 does not affect the catalyst layer 220 at all. Therefore, damage to the catalyst layer 220 by the etching process of forming the contact hole 320 can be prevented.

이어서, 도 1, 도 6a 및 도 6b를 참조하면, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230)을 제거하여 촉매층(220)을 노출시킨다(S150). Subsequently, referring to FIGS. 1, 6A and 6B, the catalyst layer 220 is exposed by removing the conductive buffer layer 230 exposed by the contact hole 320 (S150).

여기서, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230)을 제거하는 것은 습식 식각으로 진행할 수 있다. 습식 식각은 촉매층(220)보다 도전성 버퍼층(230)의 식각 선택비가 큰 식각액을 사용하여 진행할 수 있다. 따라서, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230)만이 제거되고, 촉매층(220)이 노출되게 된다. 이 때, 도전성 버퍼층(230)을 제거하는 식각 공정에 의해 촉매층(220)이 일부 제거될 수도 있다. 따라서, 일부 제거되어도 후속 공정에서 탄소 나노 튜브를 성장시키는데 충분한 두께가 확보되도록 촉매층용 도전막(도2a의 220a)을 형성할 때에 두께를 조절한다. Here, removing the conductive buffer layer 230 exposed by the contact hole 320 may proceed by wet etching. The wet etching may be performed using an etchant having a larger etching selectivity of the conductive buffer layer 230 than the catalyst layer 220. Therefore, only the conductive buffer layer 230 exposed by the contact hole 320 is removed, and the catalyst layer 220 is exposed. In this case, the catalyst layer 220 may be partially removed by an etching process of removing the conductive buffer layer 230. Therefore, the thickness is adjusted when forming the catalyst layer conductive film (220a in FIG. 2A) so that a sufficient thickness for growing the carbon nanotubes in the subsequent process is secured even if partially removed.

콘택홀(320)을 형성하는 공정과 도전성 버퍼층(230)을 제거하는 공정을 따로 진행하면, 촉매층(220)의 손상을 최소한으로 유지하면서 콘택홀을 형성할 수 있다. 또한, 물리적인 힘이 강하여 보다 큰 손상을 발생시키는 건식 식각에서는 촉매 층(220)을 보호하고, 습식 식각에만 촉매층(220)을 노출시킴으로써, 촉매층(220)을 보다 효과적으로 보호할 수 있다.If the process of forming the contact hole 320 and the process of removing the conductive buffer layer 230 are performed separately, the contact hole may be formed while maintaining the damage of the catalyst layer 220 to a minimum. In addition, in the dry etching where the physical force is strong to cause more damage, the catalyst layer 220 may be protected, and the catalyst layer 220 may be more effectively protected by exposing the catalyst layer 220 only to the wet etching.

이어서, 도 1, 도 7a 및 도 7b를 참조하면, 콘택홀(320)에 의해 노출된 촉매층(220)에서부터 탄소 나노 튜브(330)를 성장시켜 상기 콘택홀(320)을 매립한다(S160).Subsequently, referring to FIGS. 1, 7A and 7B, the contact hole 320 is embedded by growing the carbon nanotubes 330 from the catalyst layer 220 exposed by the contact hole 320 (S160).

탄소 나노 튜브(330)는 전기 방전식, 레이저 증착식, 플라즈마 CVD(Chemical Vapor Deposition) 방식, 열화학 CVD 방식 등을 사용하여 성장시킬 수 있다. 예를 들어, 열화학 CVD 방식을 이용하는 경우, 약 500 내지 900℃의 온도의 반응 챔버 내에 탄소 소스 가스와 비활성 가스를 공급함으로써, 촉매층(220)으로부터 수직 방향으로 탄소 나노 튜브를 형성시킬 수 있다. 여기서, 탄소 소스 가스는 CH4, C2H2, C2H4, C2H6, CO, CO2 등을 사용할 수 있으며, 비활성 가스로는 H2, N2 또는 Ar 가스 등을 사용할 수 있다. The carbon nanotubes 330 may be grown using an electrical discharge, laser deposition, plasma chemical vapor deposition (CVD) method, thermochemical CVD method, or the like. For example, when using a thermochemical CVD method, the carbon nanotubes may be formed in the vertical direction from the catalyst layer 220 by supplying a carbon source gas and an inert gas into the reaction chamber at a temperature of about 500 to 900 ° C. The carbon source gas may be CH 4 , C 2 H 2 , C 2 H 4 , C 2 H 6 , CO, CO 2, or the like, and an inert gas may be H 2 , N 2, or Ar gas. .

이어서, 층간 절연막(310) 및 탄소 나노 튜브(330)의 상면을 평탄화하는 화학적 기계적 연마 공정을 진행할 수 있다. 또한, 층간 절연막(310) 상에는 탄소 나노 튜브(330)와 연결되는 상부 배선을 형성할 수 있다. Subsequently, a chemical mechanical polishing process may be performed to planarize the top surfaces of the interlayer insulating layer 310 and the carbon nanotubes 330. In addition, an upper wiring connected to the carbon nanotubes 330 may be formed on the interlayer insulating layer 310.

본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 의하면, 촉매층(220) 상부에 도전성 버퍼층(230)을 형성함으로써, 제조 공정 중에 촉매층(220)을 보다 효과적으로 보호할 수 있다. 특히, 콘택홀(320)을 형성하는 식각 공정에서 도전성 버퍼층(230)이 식각 정지막으로 사용됨으로써, 콘택홀(320) 형성 공정에서 촉매층(220)이 손상되는 것을 방지할 수 있다. 또한, 촉매층(220) 상에 도전성 버퍼층(230)을 형성함으로써, 촉매층(220)과 층간 절연막(310)이 접하는 것을 막을 수 있다. 따라서, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상을 방지하여, 불량률이 줄어들게 되고, 보다 특성이 우수한 반도체 집적 제조 장치를 제조할 수 있다. According to the method of manufacturing the semiconductor integrated circuit device according to the exemplary embodiment of the present invention, the conductive buffer layer 230 is formed on the catalyst layer 220, so that the catalyst layer 220 can be more effectively protected during the manufacturing process. In particular, since the conductive buffer layer 230 is used as an etch stop layer in the etching process of forming the contact hole 320, the catalyst layer 220 may be prevented from being damaged in the process of forming the contact hole 320. In addition, by forming the conductive buffer layer 230 on the catalyst layer 220, the contact between the catalyst layer 220 and the interlayer insulating layer 310 may be prevented. Therefore, the lifting phenomenon caused by poor bonding properties between the catalyst layer 220 and the interlayer insulating film 310 is prevented, so that a defect rate is reduced, and a semiconductor integrated manufacturing apparatus having better characteristics can be manufactured.

이하, 도 7a 및 도 7b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 여기서, 도 7a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이고, 도 7b는 도 7a의 A-A', B-B'선을 따라 절단한 단면도이다. Hereinafter, a semiconductor integrated circuit device according to an exemplary embodiment will be described with reference to FIGS. 7A and 7B. 7A is a layout diagram of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 7B is a cross-sectional view taken along lines A-A 'and B-B' of FIG. 7A.

도 7a 및 도 7b를 참조하면, 반도체 기판(100) 상에는 하부 배선(210), 촉매층(220) 및 도전성 버퍼층(230)이 차례로 적층된 구조물(200)이 형성된다. 7A and 7B, a structure 200 in which a lower wiring 210, a catalyst layer 220, and a conductive buffer layer 230 are sequentially stacked is formed on the semiconductor substrate 100.

즉, 하부 배선(210) 상에는 촉매층(220)이 형성되며, 촉매층(220) 상에는 촉매층(220)이 일부 노출되도록 도전성 버퍼층(230)이 형성된다. 도전성 버퍼층(230)은 촉매층(220)이 구조물(200) 상에 형성되는 층간 절연막(310)과 접하지 않도록 하는 버퍼 역할을 한다. 단, 도전성 버퍼층(230)에서 탄소 나노 튜브(330)가 성장될 영역은 오픈되도록 형성된다. That is, the catalyst layer 220 is formed on the lower wiring 210, and the conductive buffer layer 230 is formed on the catalyst layer 220 so that the catalyst layer 220 is partially exposed. The conductive buffer layer 230 serves as a buffer so that the catalyst layer 220 does not come into contact with the interlayer insulating layer 310 formed on the structure 200. However, the region where the carbon nanotubes 330 are to be grown in the conductive buffer layer 230 is formed to be open.

구조물(200) 상에는 구조물(200) 및 반도체 기판(100)을 덮도록 층간 절연막(310)이 형성된다. 층간 절연막(310)에는 도전성 버퍼층(230)에 의해 노출된 촉매층(220)의 상부에 층간 절연막(310)을 관통하여 콘택홀(320)이 형성된다. 콘택홀(320)은 탄소 나노 튜브(330)에 의해 매립되어 있다. An interlayer insulating layer 310 is formed on the structure 200 to cover the structure 200 and the semiconductor substrate 100. In the interlayer insulating layer 310, a contact hole 320 is formed through the interlayer insulating layer 310 on the catalyst layer 220 exposed by the conductive buffer layer 230. The contact hole 320 is buried by the carbon nanotubes 330.

본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 하부 배선(210), 촉매층(220) 및 도전성 버퍼층(230)을 포함하는 구조물(200)이 형성되며, 구조물(200) 상부에 형성된 콘택홀을 통해 촉매층(220)이 일부 노출되고, 노출된 촉매층(220)에서 탄소 나노 튜브(330)가 성장된다. 따라서, 탄소 나노 튜브(330)가 성장되는 영역을 제외하면 촉매층(220)은 도전성 버퍼층(230)에 의해 덮여 있다. 따라서, 촉매층(220)과 층간 절연막(310)이 접하지 않게 된다. 즉, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상 등을 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 불량률이 줄어들게 되고, 반도체 집적 제조 장치의 특성이 향상될 수 있다. According to the semiconductor integrated circuit device according to an embodiment of the present invention, a structure 200 including a lower wiring 210, a catalyst layer 220, and a conductive buffer layer 230 is formed, and a contact formed on the structure 200. The catalyst layer 220 is partially exposed through the hole, and the carbon nanotubes 330 are grown in the exposed catalyst layer 220. Therefore, except for the region where the carbon nanotubes 330 are grown, the catalyst layer 220 is covered by the conductive buffer layer 230. Therefore, the catalyst layer 220 and the interlayer insulating film 310 do not come into contact with each other. That is, the phenomenon of lifting due to poor bonding characteristics between the catalyst layer 220 and the interlayer insulating layer 310 can be prevented. Therefore, the defective rate of the semiconductor integrated circuit device can be reduced, and the characteristics of the semiconductor integrated manufacturing device can be improved.

이하, 도 8 내지 도 16b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. Hereinafter, a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention will be described with reference to FIGS. 8 through 16B.

도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 9a 내지 도 16b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 8 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 9A to 16B are diagrams for describing a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. Components that are substantially the same as one embodiment of the present invention have the same reference numerals, and detailed descriptions of the components will be omitted.

먼저, 도 8 내지 도 9b를 참조하면, 반도체 기판(100) 상에 하부 배선용 도전막(210a) 및 촉매층용 도전막(220a)을 연속적으로 형성한다(S112). First, referring to FIGS. 8 to 9B, the lower wiring conductive film 210a and the catalyst layer conductive film 220a are continuously formed on the semiconductor substrate 100 (S112).

하부 배선용 도전막(210a) 및 촉매층용 도전막(220a)의 형성 방법 및 특징은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.The method and features for forming the lower wiring conductive film 210a and the catalyst layer conductive film 220a are the same as the method for manufacturing a semiconductor integrated circuit device according to an exemplary embodiment of the present invention.

이어서, 도 7, 도 10a 및 도 10b를 참조하면, 버퍼층용 도전막(232a) 및 촉매층용 도전막(220a)을 패터닝하여 촉매층(220) 및 하부 배선(210)을 형성한다(S114). Next, referring to FIGS. 7, 10A, and 10B, the catalyst layer 220 and the lower wiring 210 are formed by patterning the buffer layer conductive film 232a and the catalyst layer conductive film 220a (S114).

버퍼층용 도전막(232a) 및 촉매층용 도전막(220a)을 패터닝하는 것은 요구되는 하부 배선(210)의 형태를 형성할 수 있도록 진행되는데, 도 10a에는 일 방향으로 연장되어 평행하게 형성된 촉매층(220) 및 하부 배선(210)이 도시되어 있다. Patterning the conductive layer 232a for the buffer layer and the conductive layer 220a for the catalyst layer proceeds to form the required lower wiring 210. In FIG. 10A, the catalyst layer 220 extending in one direction and formed in parallel is formed. ) And bottom wiring 210 are shown.

이어서, 도 7, 도 11a 및 도 11b를 참조하면, 촉매층(220) 및 반도체 기판(100) 상에 버퍼층용 도전막(232a)을 형성한다(S116). 7, 11A and 11B, a buffer layer conductive film 232a is formed on the catalyst layer 220 and the semiconductor substrate 100 (S116).

버퍼층용 도전막(232a)은 촉매층(220) 및 반도체 기판(100) 상에 컨포멀하게 형성하는데, CVD 공정, PVD 공정 등으로 형성할 수 있다. 버퍼층용 도전막(232a)은 도전성 물질로 형성하는데, 예를 들어, W, Al, TiN, Ti 또는 이들의 조합으로 형성할 수 있다. 또한, 버퍼층용 도전막(232a)의 두께는 예를 들어, 약 100~1000Å일 수 있다. 버퍼층용 도전막(232a)은 후속 공정에서 형성되는 층간 절연막과의 접합 특성이 좋은 물질로 형성할 수 있다.The buffer layer conductive film 232a is conformally formed on the catalyst layer 220 and the semiconductor substrate 100, and may be formed by a CVD process, a PVD process, or the like. The buffer layer conductive layer 232a is formed of a conductive material. For example, the buffer layer 232a may be formed of W, Al, TiN, Ti, or a combination thereof. In addition, the thickness of the conductive layer 232a for the buffer layer may be, for example, about 100 to 1000 mW. The buffer layer conductive film 232a may be formed of a material having good bonding characteristics with the interlayer insulating film formed in a subsequent step.

이어서, 도 7, 도 12a 및 도 12b를 참조하면, 버퍼층용 도전막(232a)을 패터닝하여 촉매층(220) 상면 및 측면을 덮는 도전성 버퍼층(232b)을 형성한다(S118). Next, referring to FIGS. 7, 12A, and 12B, the conductive layer 232a for the buffer layer is patterned to form a conductive buffer layer 232b covering the upper and side surfaces of the catalyst layer 220 (S118).

그러면, 하부 배선(210) 및 촉매층(220)이 적층되고 그 상부 및 측면을 도전성 버퍼층(232b)이 둘러싸는 구조물(201)이 형성된다. Then, a structure 201 is formed in which the lower wiring 210 and the catalyst layer 220 are stacked and the conductive buffer layer 232b surrounds the upper and side surfaces thereof.

버퍼층용 도전막(232a)을 패터닝할 때에는, 도전성 버퍼층(232b)의 폭이 촉매층(220)의 폭보다 넓게 형성함으로써, 도전성 버퍼층(232b)이 촉매층(220)을 둘 러쌀 수 있도록 한다. 즉, 도전성 버퍼층(232b)이 촉매층(220)의 상면 및 측면을 덮도록 형성한다. 구조물(201)은 도전성 버퍼층(232b)이 촉매층(220)을 둘러싸고 있기 때문에, 후속 공정에서 탄소 나노 튜브가 성장되는 콘택홀 외에는 촉매층(220)이 외부로 노출되지 않는다. When patterning the buffer layer conductive film 232a, the width of the conductive buffer layer 232b is wider than that of the catalyst layer 220, so that the conductive buffer layer 232b can surround the catalyst layer 220. That is, the conductive buffer layer 232b is formed to cover the top and side surfaces of the catalyst layer 220. In the structure 201, since the conductive buffer layer 232b surrounds the catalyst layer 220, the catalyst layer 220 is not exposed to the outside except the contact hole where the carbon nanotubes are grown in a subsequent process.

이어서, 도 7, 도 13 내지 도 16b에 도시된 바와 같이, 반도체 기판(100) 및 구조물(201)을 덮도록 층간 절연막(310)을 형성하고(S130), 층간 절연막(310)을 관통하여 도전성 버퍼층(232b)의 일부 상면이 노출되도록 콘택홀(320)을 형성하고(S140), 콘택홀(320)에 의해 노출된 도전성 버퍼층(232)을 제거하여 촉매층(220)을 노출시키고(S150), 콘택홀(320)에 의해 노출된 촉매층(220)에서부터 탄소 나노 튜브(330)를 성장시켜 상기 콘택홀(320)을 매립하는 것은(S160) 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하므로 그 설명을 생략한다. Next, as shown in FIGS. 7 and 13 to 16B, an interlayer insulating layer 310 is formed to cover the semiconductor substrate 100 and the structure 201 (S130), and the conductive layer penetrates through the interlayer insulating layer 310. Forming a contact hole 320 to expose a portion of the buffer layer 232b (S140), removing the conductive buffer layer 232 exposed by the contact hole 320 to expose the catalyst layer 220 (S150), Filling the contact hole 320 by growing the carbon nanotubes 330 from the catalyst layer 220 exposed by the contact hole 320 (S160) is fabricated in the semiconductor integrated circuit device according to an embodiment of the present invention. Since it is the same as the method, the description is omitted.

이하, 도 16a 및 도 16b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 여기서, 도 16a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이고, 도 16b는 도 16a의 A-A', B-B'선을 따라 절단한 단면도이다.  Hereinafter, a semiconductor integrated circuit device according to another exemplary embodiment of the present invention will be described with reference to FIGS. 16A and 16B. Here, FIG. 16A is a layout diagram of a semiconductor integrated circuit device according to another exemplary embodiment of the present invention, and FIG. 16B is a cross-sectional view taken along lines A-A 'and B-B' of FIG. 16A.

도 7a 및 도 7b와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예와 다른 점은 도전성 버퍼층이 하부 배선 및 촉매층을 둘러싼다는 것이다.7A and 7B, the same reference numerals are used for the same elements, and detailed descriptions of the corresponding elements will be omitted. The semiconductor integrated circuit device according to another embodiment of the present invention is different from the embodiment of the present invention in that the conductive buffer layer surrounds the lower wiring and the catalyst layer.

도 16a 및 16b를 참조하면, 반도체 기판(100) 상에는 하부 배선(210), 촉매 층(220) 및 도전성 버퍼층(232)이 차례로 적층된 구조물(201)이 형성된다. Referring to FIGS. 16A and 16B, a structure 201 in which lower wirings 210, a catalyst layer 220, and a conductive buffer layer 232 are sequentially stacked is formed on the semiconductor substrate 100.

여기서, 도전성 버퍼층(232)은 하부 배선(210) 및 촉매층(220)을 둘러싸도록 형성된다. 즉, 도전성 버퍼층(232)이 촉매층(220)의 상면 및 측면을 덮는다. 단, 콘택홀(320)이 형성되는 영역의 도전성 버퍼층(232)은 일부 제거되어, 촉매층(220)이 일부 노출되도록 한다. 따라서, 촉매층(220)은 탄소 나노 튜브(330)가 성장되는 콘택홀(320)을 제외하고는 도전성 버퍼층(232)에 의해 둘러 싸여져 있다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 도전성 버퍼층(232)이 촉매층(220)의 상면뿐 아니라 측면까지도 감싸도록 형성함으로써, 촉매층(220)이 층간 절연막(310)과 전혀 접촉하지 않도록 한다. 따라서, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상을 보다 효과적으로 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 불량률이 줄어들게 되고, 반도체 집적 제조 장치의 특성이 향상될 수 있다.Here, the conductive buffer layer 232 is formed to surround the lower wiring 210 and the catalyst layer 220. That is, the conductive buffer layer 232 covers the top and side surfaces of the catalyst layer 220. However, the conductive buffer layer 232 in the region where the contact hole 320 is formed is partially removed, so that the catalyst layer 220 is partially exposed. Accordingly, the catalyst layer 220 is surrounded by the conductive buffer layer 232 except for the contact hole 320 in which the carbon nanotubes 330 are grown. In the semiconductor integrated circuit device according to another embodiment of the present invention, the conductive buffer layer 232 is formed to cover not only the upper surface but also the side surface of the catalyst layer 220, so that the catalyst layer 220 does not come into contact with the interlayer insulating layer 310 at all. . Therefore, it is possible to more effectively prevent the lifting phenomenon caused by poor bonding characteristics between the catalyst layer 220 and the interlayer insulating film 310. Therefore, the defective rate of the semiconductor integrated circuit device can be reduced, and the characteristics of the semiconductor integrated manufacturing device can be improved.

이하, 도 17 내지 도 25b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 17은 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 18 내지 도 25b는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. Hereinafter, a method of manufacturing a semiconductor integrated circuit device according to still another embodiment of the present invention will be described with reference to FIGS. 17 through 25B. 17 is a flowchart illustrating a method of manufacturing a semiconductor integrated circuit device according to still another embodiment of the present invention. 18 to 25B are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.

본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.Components that are substantially the same as one embodiment of the present invention have the same reference numerals, and detailed descriptions of the components will be omitted.

먼저, 도 17 및 도 18를 참조하면, 반도체 기판(100) 상에 리세스 영역(313) 을 구비한 제1 층간 절연막(312)을 형성한다(S122).First, referring to FIGS. 17 and 18, a first interlayer insulating layer 312 having a recess region 313 is formed on the semiconductor substrate 100 (S122).

구체적으로, 우선, 반도체 기판(100) 상에 제1 층간 절연막(312)을 증착하고, 상부를 평탄화하는 공정, 예를 들어 화학적 기계적 연마 공정을 진행한다. 이어서, 제1 층간 절연막(312) 상에 리세스가 형성될 영역이 오픈된 포토레지스트 패턴을 형성하고 사진 식각 공정을 진행하여 리세스 영역(313)을 구비한 제1 층간 절연막(312)을 형성한다. 여기서, 제1 층간 절연막(312)은 산화막으로 형성할 수 있다. Specifically, first, the first interlayer insulating film 312 is deposited on the semiconductor substrate 100, and the top is planarized, for example, a chemical mechanical polishing process. Subsequently, a photoresist pattern in which a region in which a recess is to be formed is opened is formed on the first interlayer insulating layer 312, and a photolithography process is performed to form a first interlayer insulating layer 312 having the recess region 313. do. Here, the first interlayer insulating film 312 may be formed of an oxide film.

이어서, 도 17 및 도 19를 참조하면, 리세스 영역(313)을 채우도록 다마신 배선(212)을 형성한다(S124). Next, referring to FIGS. 17 and 19, the damascene wiring 212 is formed to fill the recess region 313 (S124).

우선, CVD 공정 또는 PVD 공정 등을 진행하여 제1 층간 절연막(312) 상에 도전막을 증착한다. 도전막으로는 예를 들어, Cu, W, Al, TiN, Ti 또는 이들의 조합이 사용될 수 있다. 이 때, 리세스 영역(313)이 완전히 매립될 때까지 증착을 진행한다. 이어서, CMP 공정 등의 평탄화 공정을 진행하여 제1 층간 절연막(312) 상부의 도전막을 제거하여 다마신 배선(212)을 완성한다.First, a conductive film is deposited on the first interlayer insulating film 312 by a CVD process or a PVD process. As the conductive film, for example, Cu, W, Al, TiN, Ti or a combination thereof may be used. At this time, deposition proceeds until the recess region 313 is completely buried. Next, a planarization process such as a CMP process is performed to remove the conductive film on the first interlayer insulating film 312 to complete the damascene wiring 212.

이어서, 도 17 및 도 20을 참조하면, 다마신 배선(212) 및 제1 층간 절연막(312) 상에 촉매층용 도전막(220a) 및 버퍼층용 도전막(230a)을 형성한다(S126). 17 and 20, a catalyst layer conductive film 220a and a buffer layer conductive film 230a are formed on the damascene wiring 212 and the first interlayer insulating film 312 (S126).

촉매층용 도전막(220a) 및 버퍼층용 도전막(230a)의 형성 방법 및 특징은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.The method and features for forming the catalyst layer conductive film 220a and the buffer layer conductive film 230a are the same as the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

이어서, 도 17 및 도 21을 참조하면, 버퍼층용 도전막(230a) 및 촉매층용 도전막(220a)을 패터닝하여 다마신 배선(212) 상에 촉매층(220) 및 도전성 버퍼 층(230b)을 형성한다(S128). 17 and 21, the catalyst layer 220a and the conductive buffer layer 230b are formed on the damascene wiring 212 by patterning the buffer layer conductive film 230a and the catalyst layer conductive film 220a. (S128).

그러면, 하부 배선(210) 상에 촉매층(220) 및 도전성 버퍼층(230b)이 형성된 구조물(202)이 형성된다. 구조물(202)은 촉매층(220) 상부에 도전성 버퍼층(230b)이 형성됨으로써, 촉매층(220)을 보호하는 구조로 형성된다. Then, the structure 202 on which the catalyst layer 220 and the conductive buffer layer 230b are formed is formed on the lower wiring 210. The structure 202 is formed in a structure that protects the catalyst layer 220 by forming a conductive buffer layer 230b on the catalyst layer 220.

이어서, 도 17 및 도 22를 참조하면, 제1 층간 절연막 및 도전성 버퍼층(230b) 상에 제2 층간 절연막(314)을 형성한다(S132).17 and 22, a second interlayer insulating layer 314 is formed on the first interlayer insulating layer and the conductive buffer layer 230b (S132).

제2 층간 절연막(314)은 예를 들어, 산화막으로 형성할 수 있다. 층간 절연막(310)을 형성한 후에는 화학적 기계적 연마 공정(Chemical Mechanical Polishing process; CMP) 등을 진행하여 층간 절연막(310) 상부를 평탄화할 수 있다. The second interlayer insulating film 314 may be formed of, for example, an oxide film. After the interlayer insulating layer 310 is formed, a chemical mechanical polishing process (CMP) may be performed to planarize the upper portion of the interlayer insulating layer 310.

이어서, 도 17 및 도 23을 참조하면, 제2 층간 절연막(314)을 관통하여 도전성 버퍼층(230b)의 일부 상면이 노출되도록 콘택홀(320)을 형성한다(S142).17 and 23, a contact hole 320 is formed to penetrate the second interlayer insulating layer 314 to expose a top surface of the conductive buffer layer 230b (S142).

이어서, 도 17, 도 24 내지 도 25b에 도시된 바와 같이, 콘택홀(320)에 의해 노출된 도전성 버퍼층(230b)을 제거하여 촉매층(220)을 노출시키고(S150), 콘택홀(320)에 의해 노출된 촉매층(220)에서부터 탄소 나노 튜브(330)를 성장시켜 상기 콘택홀(320)을 매립하는 것은(S160) 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하므로 그 설명을 생략한다. Subsequently, as shown in FIGS. 17 and 24 to 25B, the conductive buffer layer 230b exposed by the contact hole 320 is removed to expose the catalyst layer 220 (S150), and then to the contact hole 320. Filling the contact hole 320 by growing the carbon nanotubes 330 from the exposed catalyst layer 220 (S160) is the same as the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. Omit.

이하, 도 25a 및 도 25b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 여기서, 도 25a는 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이고, 도 25b는 도 25a의 A-A', B-B'선을 따라 절단한 단면도이다. Hereinafter, a semiconductor integrated circuit device according to still another embodiment of the present invention will be described with reference to FIGS. 25A and 25B. 25A is a layout diagram of a semiconductor integrated circuit device according to still another embodiment of the present invention, and FIG. 25B is a cross-sectional view taken along lines A-A 'and B-B' of FIG. 25A.

도 7a 및 도 7b와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예와 다른 점은 하부 배선이 다마신 배선으로 형성된다는 것이다. 7A and 7B, the same reference numerals are used for the same elements, and detailed descriptions of the corresponding elements will be omitted. The semiconductor integrated circuit device according to another embodiment of the present invention is different from the embodiment of the present invention in that the lower wiring is formed of damascene wiring.

도 25a 및 25b를 참조하면, 반도체 기판(100) 상에는 다마신 배선(212), 촉매층(220) 및 도전성 버퍼층(230)이 차례로 적층된 구조물(202)이 형성된다. Referring to FIGS. 25A and 25B, a structure 202 in which the damascene wiring 212, the catalyst layer 220, and the conductive buffer layer 230 are sequentially stacked is formed on the semiconductor substrate 100.

여기서, 다마신 배선(212)은 제1 층간 절연막(312) 내에 형성되며, 촉매층(220) 및 도전성 버퍼층(230)은 제2 층간 절연막(314) 내에 형성된다. Here, the damascene wiring 212 is formed in the first interlayer insulating film 312, and the catalyst layer 220 and the conductive buffer layer 230 are formed in the second interlayer insulating film 314.

본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치에 따르면, 다마신 배선(212), 촉매층(220) 및 도전성 버퍼층(230)을 포함하는 구조물(202)이 형성되며, 구조물(202) 상부에 형성된 콘택홀을 통해 촉매층(220)이 일부 노출되고, 노출된 촉매층(220)에서 탄소 나노 튜브(330)가 성장된다. 따라서, 탄소 나노 튜브(330)가 성장되는 영역을 제외하면 촉매층(220)은 도전성 버퍼층(230)에 의해 덮여 있다. 따라서, 촉매층(220)과 층간 절연막(310)이 접하지 않게 된다. 즉, 촉매층(220)과 층간 절연막(310)의 접합 특성이 좋지 않아 발생하는 들뜸 현상 등을 방지할 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 보다 증가할 수 있다. According to a semiconductor integrated circuit device according to another embodiment of the present invention, a structure 202 including a damascene wiring 212, a catalyst layer 220, and a conductive buffer layer 230 is formed, and is formed on the structure 202. The catalyst layer 220 is partially exposed through the formed contact hole, and the carbon nanotubes 330 are grown in the exposed catalyst layer 220. Therefore, except for the region where the carbon nanotubes 330 are grown, the catalyst layer 220 is covered by the conductive buffer layer 230. Therefore, the catalyst layer 220 and the interlayer insulating film 310 do not come into contact with each other. That is, the phenomenon of lifting due to poor bonding characteristics between the catalyst layer 220 and the interlayer insulating layer 310 can be prevented. Therefore, the reliability of the semiconductor integrated circuit device can be further increased.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.According to the method for manufacturing a semiconductor integrated circuit device as described above and the semiconductor integrated circuit device manufactured thereby, there are one or more of the following effects.

첫째, 촉매층 상부에 도전성 버퍼층을 형성함으로써, 제조 공정 중에 촉매층을 보다 효과적으로 보호할 수 있다. First, by forming a conductive buffer layer on the catalyst layer, it is possible to more effectively protect the catalyst layer during the manufacturing process.

둘째, 콘택홀을 형성하는 식각 공정에서 도전성 버퍼층이 식각 정지막으로 사용됨으로써, 콘택홀 형성 공정에서 촉매층(220)이 손상되는 것을 방지할 수 있다.Second, the conductive buffer layer is used as an etch stop layer in the etching process for forming the contact hole, thereby preventing the catalyst layer 220 from being damaged in the contact hole forming process.

셋째, 촉매층 상에 도전성 버퍼층을 형성함으로써, 촉매층과 층간 절연막이 접하는 것을 막을 수 있다. 따라서, 촉매층과 층간 절연막의 접합 특성이 좋지 않아 발생하는 들뜸 현상을 방지하여, 보다 특성이 우수한 반도체 집적 제조 장치를 제조할 수 있다. Third, by forming a conductive buffer layer on the catalyst layer, it is possible to prevent the catalyst layer and the interlayer insulating film from contacting each other. Therefore, it is possible to prevent the floating phenomenon caused by poor bonding characteristics between the catalyst layer and the interlayer insulating film, and to manufacture a semiconductor integrated manufacturing device having more excellent characteristics.

Claims (26)

반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하고,Forming a structure in which a lower wiring, a catalyst layer and a conductive buffer layer are sequentially stacked on a semiconductor substrate, 상기 반도체 기판 및 구조물을 덮도록 층간 절연막을 형성하고,An interlayer insulating film is formed to cover the semiconductor substrate and the structure, 상기 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고, Forming a contact hole through the insulating interlayer to expose a portion of the conductive buffer layer; 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고,Removing the conductive buffer layer exposed by the contact hole to expose the catalyst layer, 상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법. Growing a carbon nanotube from the catalyst layer exposed by the contact hole and filling the contact hole. 제 1항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 것은 상기 도전성 버퍼층을 식각 정지막으로 하는 건식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the forming of the contact hole is performed by dry etching using the conductive buffer layer as an etch stop layer. 제 2항에 있어서,The method of claim 2, 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하는 것은 습식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.And removing the conductive buffer layer exposed by the contact hole is performed by wet etching. 제 3항에 있어서,The method of claim 3, wherein 상기 습식 식각은 상기 촉매층보다 상기 도전성 버퍼층의 식각 선택비가 큰 식각액를 사용하여 진행되는 반도체 집적 회로 장치의 제조 방법.The wet etching is performed using an etchant having a larger etching selectivity of the conductive buffer layer than the catalyst layer. 제 1항에 있어서,The method of claim 1, 반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하는 것은,Forming a structure in which the lower wiring, the catalyst layer and the conductive buffer layer are sequentially stacked on the semiconductor substrate, 반도체 기판 상에 하부 배선용 도전막, 촉매층용 도전막 및 버퍼층용 도전막을 연속적으로 형성하고,A conductive film for lower wiring, a conductive film for catalyst layer and a conductive film for buffer layer are continuously formed on the semiconductor substrate, 상기 버퍼층용 도전막, 촉매층용 도전막 및 하부 배선용 도전막을 패터닝하여 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.And forming a structure in which the lower wiring, the catalyst layer, and the conductive buffer layer are sequentially stacked by patterning the buffer layer conductive film, the catalyst layer conductive film, and the lower wiring conductive film. 제 1항에 있어서,The method of claim 1, 반도체 기판 상에 하부 배선, 촉매층 및 도전성 버퍼층이 차례로 적층된 구조물을 형성하는 것은,Forming a structure in which the lower wiring, the catalyst layer and the conductive buffer layer are sequentially stacked on the semiconductor substrate, 반도체 기판 상에 하부 배선용 도전막 및 촉매층용 도전막을 형성하고,A conductive film for lower wiring and a conductive film for catalyst layer are formed on the semiconductor substrate, 상기 촉매층용 도전막 및 하부 배선용 도전막을 패터닝하여 촉매층 및 하부 배선을 형성하고,Patterning the catalyst layer conductive film and the lower wiring conductive film to form a catalyst layer and a lower wiring, 상기 촉매층 및 반도체 기판 상에 버퍼층용 도전막을 형성하고,A buffer layer conductive film is formed on the catalyst layer and the semiconductor substrate, 상기 버퍼층용 도전막을 패터닝하여 상기 촉매층 상면 및 측면을 덮는 도전성 버퍼층을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.Patterning the conductive film for the buffer layer to form a conductive buffer layer covering the upper and side surfaces of the catalyst layer. 제 1항에 있어서,The method of claim 1, 상기 하부 배선 및 상기 도전성 버퍼층은 같은 물질로 형성되는 반도체 집적 회로 장치의 제조 방법.And the lower wiring and the conductive buffer layer are formed of the same material. 제 1항에 있어서,The method of claim 1, 상기 도전성 버퍼층은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.And the conductive buffer layer is W, Al, TiN, Ti, or a combination thereof. 제 1항에 있어서, The method of claim 1, 상기 촉매층은 Ni, Fe, Co, Au, Pb 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.And the catalyst layer is Ni, Fe, Co, Au, Pb, or a combination thereof. 제 1항에 있어서,The method of claim 1, 상기 하부 배선은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.And the lower wiring is W, Al, TiN, Ti, or a combination thereof. 반도체 기판 상에 리세스 영역을 구비한 제1 층간 절연막을 형성하고,Forming a first interlayer insulating film having a recessed region on the semiconductor substrate, 상기 리세스 영역을 채우도록 다마신 배선을 형성하고,Forming damascene wiring to fill the recess region, 상기 다마신 배선 및 제1 층간 절연막 상에 촉매층용 도전막 및 버퍼층용 도전막을 형성하고,A conductive film for a catalyst layer and a conductive film for a buffer layer are formed on the damascene wiring and the first interlayer insulating film, 상기 버퍼층용 도전막 및 촉매층용 도전막을 패터닝하여 상기 다마신 배선 상에 촉매층 및 도전성 버퍼층을 형성하고, Patterning the conductive film for the buffer layer and the conductive film for the catalyst layer to form a catalyst layer and a conductive buffer layer on the damascene wiring, 상기 제1 층간 절연막 및 상기 도전성 버퍼층 상에 제2 층간 절연막을 형성하고,Forming a second interlayer insulating film on the first interlayer insulating film and the conductive buffer layer; 상기 제2 층간 절연막을 관통하여 상기 도전성 버퍼층의 일부 상면이 노출되도록 콘택홀을 형성하고,Forming a contact hole through the second interlayer insulating layer to expose a portion of the conductive buffer layer; 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하여, 상기 촉매층을 노출시키고,Removing the conductive buffer layer exposed by the contact hole to expose the catalyst layer, 상기 콘택홀에 의해 노출된 촉매층에서부터 탄소 나노 튜브를 성장시켜 상기 콘택홀을 매립하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.Growing a carbon nanotube from the catalyst layer exposed by the contact hole and filling the contact hole. 제 11항에 있어서,The method of claim 11, 상기 콘택홀을 형성하는 것은 상기 도전성 버퍼층을 식각 정지막으로 하는 건식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the forming of the contact hole is performed by dry etching using the conductive buffer layer as an etch stop layer. 제 12항에 있어서,The method of claim 12, 상기 콘택홀에 의해 노출된 도전성 버퍼층을 제거하는 것은 습식 식각으로 진행하는 반도체 집적 회로 장치의 제조 방법.And removing the conductive buffer layer exposed by the contact hole is performed by wet etching. 제 13항에 있어서,The method of claim 13, 상기 습식 식각은 상기 촉매층보다 상기 도전성 버퍼층의 식각 선택비가 큰 식각액를 사용하여 진행되는 반도체 집적 회로 장치의 제조 방법.The wet etching is performed using an etchant having a larger etching selectivity of the conductive buffer layer than the catalyst layer. 제 11항에 있어서,The method of claim 11, 상기 다마신 배선 및 상기 도전성 버퍼층은 같은 물질로 형성되는 반도체 집적 회로 장치의 제조 방법.And the damascene wiring and the conductive buffer layer are formed of the same material. 제 11항에 있어서,The method of claim 11, 상기 도전성 버퍼층은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.And the conductive buffer layer is W, Al, TiN, Ti, or a combination thereof. 제 11항에 있어서,The method of claim 11, 상기 촉매층은 Ni, Fe, Co, Au, Pb 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.And the catalyst layer is Ni, Fe, Co, Au, Pb, or a combination thereof. 제 11항에 있어서,The method of claim 11, 상기 다마신 배선은 W, Al, Cu, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.And said damascene wiring is W, Al, Cu, TiN, Ti, or a combination thereof. 반도체 기판 상에 형성된 하부 배선;A lower wiring formed on the semiconductor substrate; 상기 하부 배선 상에 형성된 촉매층;A catalyst layer formed on the lower wiring; 상기 촉매층 상에 형성되되, 상기 촉매층이 일부 노출되도록 형성된 도전성 버퍼층;A conductive buffer layer formed on the catalyst layer and formed to partially expose the catalyst layer; 상기 반도체 기판 및 상기 도전성 버퍼층 상에 형성된 층간 절연막;An interlayer insulating film formed on the semiconductor substrate and the conductive buffer layer; 상기 층간 절연막을 관통하여 형성되며, 상기 도전성 버퍼층에 의해 노출된 상기 촉매층이 노출되도록 형성된 콘택홀; 및A contact hole formed through the interlayer insulating layer and formed to expose the catalyst layer exposed by the conductive buffer layer; And 상기 콘택홀에 의해 노출된 촉매층에서부터 성장되어 상기 콘택홀을 매립하는 탄소 나노 튜브를 포함하는 반도체 집적 회로 장치.And a carbon nanotube grown from the catalyst layer exposed by the contact hole to fill the contact hole. 제 19항에 있어서,The method of claim 19, 상기 도전성 버퍼층은 상기 촉매층의 상면 및 측면을 덮는 반도체 집적 회로 장치.And the conductive buffer layer covers an upper surface and a side surface of the catalyst layer. 제 19항에 있어서,The method of claim 19, 상기 하부 배선 및 상기 도전성 버퍼층은 같은 물질로 형성된 반도체 집적 회로 장치.The lower wiring and the conductive buffer layer are formed of the same material. 제 20항에 있어서,The method of claim 20, 상기 도전성 버퍼층은 W, Al, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치.And the conductive buffer layer is W, Al, TiN, Ti, or a combination thereof. 제 20항에 있어서,The method of claim 20, 상기 촉매층은 Ni, Fe, Co, Au, Pb 또는 이들의 조합인 반도체 집적 회로 장치.The catalyst layer is Ni, Fe, Co, Au, Pb or a combination thereof. 제 20항에 있어서,The method of claim 20, 상기 하부 배선은 W, Al, Cu, TiN, Ti 또는 이들의 조합인 반도체 집적 회로 장치.And the lower wiring is W, Al, Cu, TiN, Ti, or a combination thereof. 제 20항에 있어서,The method of claim 20, 상기 층간 절연막은 산화막인 반도체 집적 회로 장치.And said interlayer insulating film is an oxide film. 제 20항에 있어서,The method of claim 20, 상기 층간 절연막 상에 형성되며 상기 탄소 나노 튜브와 연결되는 상부 배선을 더 포함하는 반도체 집적 회로 장치.And an upper wiring formed on the interlayer insulating layer and connected to the carbon nanotubes.
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