KR100790570B1 - Mat circuit for detecting a leakage current - Google Patents

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Abstract

An MAT circuit for detecting a leakage current is provided to detect a leakage current source by measuring an IDD3P value of a cell block in an enable state, by enabling all main word lines, a redundant main word line and a sub word line included in the cell block. An MAT circuit includes a word line enable signal generation part, a main word line enable signal generation part and a sub word line enable signal generation part. The word line enable signal generation part to generate a word line enable signal in response to a test mode signal. The main word line enable signal generation part to generate a main word line enable signal enabling a main word line by receiving the word line enable signal. The sub word line enable signal generation part to generate a sub word line enable signal enabling a sub word line by receiving the word line enable signal. Enabling of the main word line enable signal and the sub word line enable signal is determined according to the test mode signal.

Description

워드라인 인에이블 신호 생성회로{MAT circuit for detecting a leakage current}MAT circuit for detecting a leakage current

도 1은 메모리 소자에 포함된 매트회로 및 리던던트 매트회로의 구성을 도시한 도면이다. 1 is a diagram illustrating a configuration of a mat circuit and a redundant mat circuit included in a memory device.

도 2는 본 발명에 의한 일 실시예에 따른 메인워드라인 인에이블신호와 서브워드라인 인에이블신호를 생성하는 매트회로(MAT)의 구성을 도시한 도면이다.FIG. 2 is a diagram illustrating a configuration of a mat circuit MAT for generating a main word line enable signal and a sub word line enable signal according to an embodiment of the present invention.

도 3은 도 2에 포함된 워드라인 인에이블신호 생성부의 회로도이다.3 is a circuit diagram of a word line enable signal generator included in FIG. 2.

도 4는 도 3에 포함된 제어신호 생성부의 회로도이다.4 is a circuit diagram of a control signal generator included in FIG. 3.

도 5는 본 발명에 의한 일 실시예에 따른 메인워드라인 인에이블신호와 리던던트 메인워드라인 인에이블신호 및 서브워드라인 인에이블신호를 생성하는 리던던트 매트회로(MAT_Red)의 구성을 도시한 도면이다.5 is a diagram illustrating a configuration of a redundant mat circuit MAT_Red for generating a main word line enable signal, a redundant main word line enable signal, and a subword line enable signal according to an embodiment of the present invention.

도 6은 도 5에 포함된 워드라인 인에이블신호 생성부의 회로도이다.6 is a circuit diagram of a word line enable signal generator included in FIG. 5.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 워드라인 인에이블신호 생성부 100: 제어신호 생성부10: word line enable signal generator 100: control signal generator

102: 지연부 110: 풀업구동부102: delay unit 110: pull-up driving unit

112: 풀다운구동부 112: pull-down drive unit

20, 22 : 메인워드라인 인에이블신호 생성부20, 22: main word line enable signal generator

30, 32 : 서브워드라인 인에이블신호 생성부30, 32: subword line enable signal generator

본 발명은 워드라인 인에이블 신호 생성회로에 관한 것으로, 더욱 구체적으로는 테스트모드를 통해 누설 전류 소스를 알아낼 수 있도록 하는 워드라인 인에이블 신호 생성회로에 관한 것이다.The present invention relates to a word line enable signal generation circuit, and more particularly, to a word line enable signal generation circuit for identifying a leakage current source through a test mode.

도 1은 뱅크내에 포함된 매트회로의 모습을 도시한 도면이다.1 is a diagram illustrating a state of a mat circuit included in a bank.

잘 알려진 바와 같이, 256M-D SDR(X32-하나의 뱅크에서 두개의 워드라인이 동시에 인에이블 됨을 의미한다.)은 64M(8K 로우(row)라인*8K 컬럼(column)라인) 크기의 뱅크를 4개 구비하고 있는 4 뱅크 구조로써, 하나의 뱅크는 16개의 셀블럭(cell block)으로 나누어져 있고, 하나의 셀블럭(cell block)당 8K 비트라인으로 이루어진 컬럼부와 512개의 서브 워드라인으로 이루어진 로우부로 구성되어 있다. 이와 같이 구성된 뱅크는 메인워드라인 인에이블 신호와 서브워드라인 인에이블 신호 및 리던던트(Redundant) 메인워드라인 인에이블 신호를 입력받아 메인워드라인과 서브워드라인 및 리던던트 메인워드라인을 활성화시킨다. As is well known, a 256M-D SDR (X32-means two word lines are enabled simultaneously in one bank) is a bank of 64M (8K row lines * 8K column lines). 4 bank structure with 4 banks, each bank is divided into 16 cell blocks, and each column consists of 8K bit lines per cell block and 512 sub word lines. It consists of a row section. The bank configured as described above receives the main word line enable signal, the sub word line enable signal, and the redundant main word line enable signal to activate the main word line, the sub word line, and the redundant main word line.

도1에는 상기 뱅크에 입력되는 메인워드라인 인에이블 신호와 서브워드라인 인에이블 신호 및 리던던트 메인워드라인 인에이블 신호 인에이블 신호를 생성하는 매트회로(MAT) 회로 및 리던던트 매트회로(MAT_Red)가 도시되어 있다. 여기서, 매트회로(MAT)는 메인워드라인 인에이블 신호 및 서브워드라인 인에이블 신호를 생성하고, 리던던트 매트회로(MAT_Red)는 메인워드라인 인에이블 신호와 서브워드라인 인에이블 신호 및 리던던트 메인워드라인 인에이블 신호를 생성한다.FIG. 1 shows a mat circuit (MAT) circuit and a redundant mat circuit (MAT_Red) for generating a main word line enable signal and a subword line enable signal and a redundant main word line enable signal enable signal input to the bank. It is. Here, the mat circuit MAT generates a main word line enable signal and a subword line enable signal, and the redundant mat circuit MAT_Red generates a main word line enable signal and a subword line enable signal and a redundant main word line. Generate an enable signal.

한편, 이와 같이 구성된 종래의 SDRAM에서는 불량 분석 시 워드라인에 생기는 누설 전류를 측정하기 위해 FIB(Focused Ion Beam) 등의 회로 설계 변경 방법 등을 사용하여 왔다. 이와 같이 누설 전류를 측정하는 이유는 DRAM 설계에서 요구되는 중요한 특성 중의 하나인 IDD3P 중 누설전류에 관한 규격을 맞추기 위한 것이다. On the other hand, in the conventional SDRAM configured as described above, a circuit design change method such as a focused ion beam (FIB) has been used to measure the leakage current generated in the word line during the failure analysis. The reason for measuring leakage current is to meet the specification of leakage current among IDD3P, one of the important characteristics required in DRAM design.

그런데, 워드라인에서 발생하는 누설 전류를 측정하기 위해 FIB(Focused Ion Beam) 등의 회로 설계 변경 방법을 사용하는 경우 누설 전류 측정에 실패할 가능성이 높아 FIB를 여러 번 수행해야 하는 문제가 발생하였고, 그 결과 누설 전류 측정에 시간 및 비용이 지나치게 소모되는 문제가 있었다.However, when a circuit design change method such as Focused Ion Beam (FIB) is used to measure the leakage current occurring in the word line, the leakage current measurement is more likely to fail, causing the FIB to be repeatedly executed. As a result, there was a problem in that time and cost were excessively consumed in measuring leakage current.

따라서, 본 발명이 이루고자 하는 기술적 과제는 테스트모드를 통해 누설 전류 소스를 알아낼 수 있도록 하는 워드라인 인에이블 신호 생성회로를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a word line enable signal generation circuit for identifying a leakage current source through a test mode.

상기 기술적 과제를 달성하기 위하여, 본 발명은 테스트모드 신호에 응답하여 워드라인 인에이블신호를 생성하는 워드라인 인에이블신호 생성부와; 상기 워드라인 인에이블신호를 입력받아 메인워드라인을 인에이블시키는 메인워드라인 인에이블신호를 생성하는 메인워드라인 인에이블신호 생성부 및; 상기 워드라인 인에이블신호를 입력받아 서브워드라인을 인에이블시키는 서브워드라인 인에이블신호를 생성하는 서브워드라인 인에이블신호 생성부를 포함하되, 상기 테스트모드 신호에 따라 상기 메인워드라인 인에이블신호와 서브워드라인 인에이블신호의 인에이블 여부가 결정되는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로를 제공한다. In order to achieve the above technical problem, the present invention includes a word line enable signal generation unit for generating a word line enable signal in response to a test mode signal; A main word line enable signal generator configured to receive the word line enable signal and generate a main word line enable signal for enabling a main word line; And a subword line enable signal generator for receiving the word line enable signal and generating a subword line enable signal for enabling a subword line, wherein the main word line enable signal is generated according to the test mode signal. Provided is a word line enable signal generation circuit characterized in that it is determined whether or not the subword line enable signal is enabled.

본 발명에서, 상기 워드라인 인에이블신호 생성부는 적어도 하나의 로우액티브 신호와 테스트모드 신호를 입력받아 상기 테스트모드 신호에 응답하여 인에이블되는 제어신호를 생성하는 제어신호 생성부와; 상기 제어신호를 소정구간 지연시키는 지연부와; 상기 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부 및; 상기 논리부의 출력신호에 응답하여 상기 워드라인 인에이블신호를 생성하는 신호출력부를 포함하는 것이 바람직하다.The word line enable signal generator may include a control signal generator configured to receive at least one low active signal and a test mode signal and to generate a control signal enabled in response to the test mode signal; A delay unit for delaying the control signal by a predetermined period; A logic unit configured to receive the control signal and the output signal of the delay unit and perform logic operation; And a signal output unit configured to generate the word line enable signal in response to an output signal of the logic unit.

본 발명에서, 상기 신호출력부는 상기 논리부의 출력신호에 응답하여 상기 워드라인 인에이블신호 출력단을 풀다운 구동하는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the signal output unit is preferably an NMOS transistor that pulls down the word line enable signal output terminal in response to an output signal of the logic unit.

본 발명에서, 상기 로우액티브 신호는 소정의 셀블럭을 인에이블 시키기 위한 제1 로우액티브신호와, 셀블럭이 포함된 뱅크에서 인에이블되는 워드라인의 수 에 의해 결정되는 소정 모드를 선택하기 위한 제 2 로우액티브신호 및, 상기 소정 모드 상태에서 워드라인 인에이블신호를 인에이블 시키기 위해 토글링되는 제3 로우액티브신호를 포함하는 것이 바람직하다.In the present invention, the low active signal is a first low active signal for enabling a predetermined cell block and a first mode for selecting a predetermined mode determined by the number of word lines enabled in the bank containing the cell block A second low active signal and a third low active signal toggled to enable a word line enable signal in the predetermined mode state.

본 발명에서, 상기 제어신호 생성부는 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 풀업구동부와; 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 풀다운구동부를 포함하는 것이 바람직하다.The control signal generator may include: a pull-up driver configured to pull-up the control signal output terminal in response to the test mode signal and the first to third low active signals; And a pull-down driver configured to pull-down the control signal output terminal in response to the test mode signal and the first to third low active signals.

본 발명에서, 상기 풀업구동부는 내부전압단과 상기 제어신호 출력단 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 제1 풀업소자와; 상기 내부전압단과 상기 제어신호 출력단 사이에 직렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 동작하는 제2 내지 제 4 풀업소자를 포함하는 것이 바람직하다.In the present invention, the pull-up driving unit is connected between an internal voltage terminal and the control signal output terminal, the first pull-up element for driving the control signal output terminal in response to the test mode signal; And a second to fourth pull-up device connected in series between the internal voltage terminal and the control signal output terminal and operating in response to the first to third low active signals.

본 발명에서, 상기 풀다운구동부는 접지단과 제1 노드 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자와; 상기 제1 노드와 상기 제어신호 출력단 사이에 서로 병렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 제2 내지 제4 풀다운소자를 포함하는 것이 바람직하다.In the present invention, the pull-down driving unit is connected between the ground terminal and the first node, the first pull-down element for driving down the first node in response to the test mode signal; And a second to fourth pull-down device connected in parallel between the first node and the control signal output terminal to pull down the control signal output terminal in response to the first to third low active signals. .

본 발명에서, 상기 논리부는 상기 제어신호와 상기 지연부의 출력신호를 입력받아 논리곱 연산을 수행하는 것이 바람직하다.In the present invention, the logic unit preferably receives the control signal and the output signal of the delay unit to perform an AND operation.

또한, 본 발명은 테스트모드 신호에 응답하여 메인워드라인 및 리던던트 메인워드라인을 인에이블 시키기 위한 제1 워드라인 인에이블신호와, 서브워드라인을 인에이블 시키기 위한 제2 워드라인 인에이블신호를 생성하는 워드라인 인에이블신호 생성부와; 상기 제1 워드라인 인에이블신호를 입력받아 메인워드라인 및 리던던트 메인워드라인을 인에이블시키는 메인워드라인 인에이블신호를 생성하는 메인워드라인 인에이블신호 생성부 및; 상기 제2 워드라인 인에이블신호를 입력받아 서브워드라인을 인에이블시키는 서브워드라인 인에이블신호를 생성하는 서브워드라인 인에이블신호 생성부를 포함하되, 상기 테스트모드 신호에 따라 상기 메인워드라인 인에이블신호와 서브워드라인의 인에이블 여부가 결정되는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로를 제공한다. In addition, the present invention generates a first word line enable signal for enabling the main word line and the redundant main word line in response to the test mode signal, and a second word line enable signal for enabling the subword line. A word line enable signal generator; A main word line enable signal generator configured to receive the first word line enable signal and generate a main word line enable signal for enabling a main word line and a redundant main word line; And a subword line enable signal generator configured to receive the second word line enable signal and generate a subword line enable signal for enabling a subword line, the main word line enable according to the test mode signal. Provided is a word line enable signal generation circuit characterized in that it is determined whether the signal and the subword line are enabled.

본 발명에서, 상기 워드라인 인에이블신호 생성부는 제1 워드라인 인에이블신호를 생성하는 제1 워드라인 인에이블신호 생성부와; 제2 워드라인 인에이블신호를 생성하는 제2 워드라인 인에이블신호 생성부를 포함하는 것이 바람직하다.In an embodiment, the word line enable signal generator comprises: a first word line enable signal generator configured to generate a first word line enable signal; The second word line enable signal generation unit may be configured to generate a second word line enable signal.

본 발명에서, 상기 제 1 워드라인 인에이블신호 생성부는 설계변경에 의한 퓨즈 커팅 여부에 응답하여 인에이블되는 다수의 퓨즈리페어 신호를 입력받아 논리연산을 수행하는 제1 논리부와; 상기 제1 논리부의 출력신호와 리던던트 워드라인을 사용하는 경우 인에이블 되는 리던던트 신호를 입력받아 논리연산을 수행하는 제2 논리부와; 상기 제2 논리부의 출력신호와 상기 제1 논리부의 출력신호를 입력받아 논리연산을 수행하는 제3 논리부 및; 상기 제3 논리부의 출력신호에 응답하여 상기 제1 워드라인 인에이블신호를 생성하는 제1 신호출력부를 포함하는 것이 바람 직하다.In an embodiment of the present invention, the first word line enable signal generation unit may include a first logic unit configured to receive a plurality of fuse repair signals that are enabled in response to a fuse cutting by a design change and to perform a logic operation; A second logic unit configured to receive a redundant signal which is enabled when an output signal of the first logic unit and a redundant word line are used to perform logic operation; A third logic unit configured to receive an output signal of the second logic unit and an output signal of the first logic unit to perform logic operation; It is preferable to include a first signal output unit for generating the first word line enable signal in response to the output signal of the third logic unit.

본 발명에서, 상기 제1 신호출력부는 상기 제3 논리부의 출력신호에 응답하여 상기 제1 워드라인 인에이블신호 출력단을 풀다운 구동하는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the first signal output unit is an NMOS transistor that pulls down the first word line enable signal output terminal in response to an output signal of the third logic unit.

본 발명에서, 상기 제2 워드라인 인에이블신호 생성부는 적어도 하나의 로우액티브 신호와 테스트모드 신호를 입력받아 상기 테스트모드 신호에 응답하여 인에이블되는 제어신호를 생성하는 제어신호 생성부와; 상기 제어신호를 소정구간 지연시키는 지연부와; 상기 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 제4 논리부와; 상기 제4 논리부의 출력신호를 버퍼링하는 버퍼 및; 상기 버퍼의 출력신호에 응답하여 상기 제2 워드라인 인에이블신호를 생성하는 제2 신호출력부를 포함하는 것이 바람직하다.In an embodiment of the present invention, the second word line enable signal generator may include a control signal generator configured to receive at least one low active signal and a test mode signal and to generate a control signal enabled in response to the test mode signal; A delay unit for delaying the control signal by a predetermined period; A fourth logic unit configured to receive the control signal and the output signal of the delay unit and perform logic operation; A buffer for buffering an output signal of the fourth logic section; And a second signal output unit configured to generate the second word line enable signal in response to an output signal of the buffer.

본 발명에서, 상기 제2 신호출력부는 상기 버퍼의 출력신호에 응답하여 상기 제2 워드라인 인에이블신호 출력단을 풀다운 구동하는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the second signal output unit is preferably an NMOS transistor that pulls down the second word line enable signal output terminal in response to an output signal of the buffer.

본 발명에서, 상기 제1 논리부는 상기 다수의 퓨즈리페어 신호 중 하나 이상이 인에이블 되는 경우 인에이블된 출력신호를 출력하는 것이 바람직하다.In the present invention, it is preferable that the first logic unit outputs the enabled output signal when at least one of the plurality of fuse repair signals is enabled.

본 발명에서, 상기 제2 논리부는 논리곱 연산을 수행하고, 상기 제3 논리부는 부정논리합 연산을 수행하는 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the second logic unit performs an AND operation, and the third logic unit performs an NOR operation.

본 발명에서, 상기 제4 논리부는 상기 제어신호와 상기 지연부의 출력신호를 입력받아 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, it is preferable that the fourth logic unit receives the control signal and the output signal of the delay unit to perform a negative logical operation.

본 발명에서, 상기 적어도 하나의 로우액티브 신호는 소정의 셀블럭을 인에이블 시키기 위한 제1 로우액티브신호와, 셀블럭이 포함된 뱅크에서 인에이블되는 워드라인의 수에 의해 결정되는 소정 모드를 선택하기 위한 제 2 로우액티브신호 및, 상기 소정 모드 상태에서 워드라인 인에이블신호를 인에이블 시키기 위해 토글링되는 제3 로우액티브신호를 포함하는 것이 바람직하다.In the present invention, the at least one low active signal selects a predetermined mode determined by a first low active signal for enabling a predetermined cell block and the number of word lines enabled in a bank including the cell block. And a third low active signal toggled to enable a word line enable signal in the predetermined mode state.

본 발명에서, 상기 제어신호 생성부는 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 풀업구동부와; 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 풀다운구동부를 포함하는 것이 바람직하다.The control signal generator may include: a pull-up driver configured to pull-up the control signal output terminal in response to the test mode signal and the first to third low active signals; And a pull-down driver configured to pull-down the control signal output terminal in response to the test mode signal and the first to third low active signals.

본 발명에서, 상기 풀업구동부는 내부전압단과 상기 제어신호 출력단 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 제1 풀업소자와; 상기 내부전압단과 상기 제어신호 출력단 사이에 직렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 동작하는 제2 내지 제 4 풀업소자를 포함하는 것이 바람직하다.In the present invention, the pull-up driving unit is connected between an internal voltage terminal and the control signal output terminal, the first pull-up element for driving the control signal output terminal in response to the test mode signal; And a second to fourth pull-up device connected in series between the internal voltage terminal and the control signal output terminal and operating in response to the first to third low active signals.

본 발명에서, 상기 풀다운구동부는 접지단과 제1 노드 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자와; 상기 제1 노드와 상기 제어신호 출력단 사이에 서로 병렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 제2 내지 제4 풀다운소자를 포함하는 것이 바람직하다.In the present invention, the pull-down driving unit is connected between the ground terminal and the first node, the first pull-down element for driving down the first node in response to the test mode signal; And a second to fourth pull-down device connected in parallel between the first node and the control signal output terminal to pull down the control signal output terminal in response to the first to third low active signals. .

본 발명에서, 상기 테스트모드 신호가 인에이블되는 경우 상기 메인워드라인 인에이블 신호와 상기 서브워드라인 인에이블 신호가 모두 인에이블되는 것이 바람직하다.In the present invention, when the test mode signal is enabled, it is preferable that both the main word line enable signal and the sub word line enable signal are enabled.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명에 의한 일 실시예에 따른 메인워드라인 인에이블신호와 서브워드라인 인에이블신호를 생성하는 워드라인 인에이블 신호 생성회로(MAT)의 구성을 도시한 도면이다.2 is a diagram illustrating a configuration of a word line enable signal generation circuit MAT for generating a main word line enable signal and a subword line enable signal according to an embodiment of the present invention.

도2를 참고하면, 본 발명에 의한 일 실시예에 따른 워드라인 인에이블 신호 생성회로(MAT)는 테스트모드 신호(tm_wl_short)에 응답하여 메인워드라인 및 서브워드라인을 인에이블 시키는 워드라인 인에이블신호(XOGBOI)를 생성하는 워드라인 인에이블신호 생성부(10)와; 상기 워드라인 인에이블신호(XOGBOI)를 입력받아 소정의 셀블럭에 포함된 각각의 메인워드라인을 인에이블시키는 메인워드라인 인에이블신호(MWDI<0:67>, 여기서 MWDI<0:63>은 메인워드라인 인에이블신호이고, MWDI<64:67>은 리던던트 메인워드라인 인에이블신호이다. 다만, 도2에서는 MWDI<60:67>가 생성되는 부분만을 도시하였다.)를 생성하는 메인워드라인 인에이블신호 생성부(20) 및; 상기 워드라인 인에이블신호(XOGBOI)를 입력받아 상기 셀블럭 에 포함된 각각의 서브워드라인을 인에이블시키는 서브워드라인 인에이블신호(FXB<0:7>)를 생성하는 서브워드라인 인에이블신호 생성부(30)를 포함한다. 여기서, 상기 테스트모드 신호(tm_wl_short)가 인에이블되는 경우 상기 모든 메인워드라인 인에이블신호(MWDI<0:63>)와 서브워드라인 인에이블신호(FXB<0:7>)가 인에이블되는 것이 바람직하다. 다만, 상기 매트회로(MAT)에서 상기 테스트모드 신호(tm_wl_short)가 인에이블 되더라도 리던던트 메인워드라인 인에이블 신호(MWDI<64:67>)는 디스에이블되는 것이 바람직한데, 이는 리던던트 메인워드라인 인에이블 신호(MWDI<64:67>)는 이후에 살펴볼 리던던트 매트회로(MAT_Red)에서 인에이블되기 때문이다.Referring to FIG. 2, the word line enable signal generation circuit MAT according to an embodiment of the present invention enables the word line enable to enable the main word line and the sub word line in response to the test mode signal tm_wl_short. A word line enable signal generator 10 generating a signal XOGBOI; The main word line enable signal MWDI <0:67>, where MWDI <0:63>, receives the word line enable signal XOGBOI and enables each main word line included in a predetermined cell block. The main word line enable signal, and MWDI <64:67> are redundant main word line enable signals, except that only the part where MWDI <60:67> is generated is shown in FIG. An enable signal generator 20; A subword line enable signal receiving the word line enable signal XOGBOI and generating a subword line enable signal FXB <0: 7> for enabling each subword line included in the cell block. The generation unit 30 is included. In this case, when the test mode signal tm_wl_short is enabled, all the main word line enable signals MWDI <0:63> and the subword line enable signals FXB <0: 7> are enabled. desirable. However, even when the test mode signal tm_wl_short is enabled in the mat circuit MAT, it is preferable that the redundant main word line enable signal MWDI <64:67> is disabled, which is a redundant main word line enable. This is because the signal MWDI <64:67> is enabled in the redundant mat circuit MAT_Red which will be described later.

이하, 도3을 참고하여 상기 워드라인 인에이블신호 생성부(10)의 구성을 구체적으로 살펴본다.Hereinafter, the configuration of the word line enable signal generator 10 will be described in detail with reference to FIG. 3.

상기 워드라인 인에이블신호 생성부(10)는 도3을 참고하면, 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)와 테스트모드 신호(tm_wl_short)를 입력받아, 출력단(out)을 통해 상기 테스트모드 신호(tm_wl_short)에 응답하여 인에이블되는 제어신호를 생성하는 제어신호 생성부(100)와; 다수의 인버터 체인(IV2 내지 IV5)으로 구성되어, 상기 제어신호를 소정구간 지연시키는 지연부(102)와; 낸드게이트(ND1)와 인버터(IV6)로 구성되어, 상기 제어신호와 상기 지연부(102)의 출력신호를 입력받아 논리곱연산을 수행하는 논리부(104) 및; 상기 논리부(104)의 출력신호에 응답하여 워드라인 인에이블신호(XOGBOI)를 풀다운 구동하는 NMOS 트랜지스터(N1)를 포함하여 구성된다. 여기서, 상기 제1 로우액티브신호(MSOBI)는 본 발명의 매트 회로(MAT)에 의해 인에이블되는 메인워드라인 및 서브워드라인이 포함된 셀블럭을 인에이블 시키기 위한 신호로 상기 셀블럭에 대해 액티브 동작이 수행되는 경우 로우레벨로 인에이블된다. 또한, 상기 제 2 로우액티브신호(BX12B)는 셀블럭이 포함된 뱅크에서 인에이블되는 워드라인의 수에 의해 결정되는 소정 모드를 선택하기 위한 신호로, 상기 제 2 로우액티브신호(BX12B)가 로우레벨인 경우 액티브 동작시 상기 뱅크에서 2개의 워드라인이 인에이블되는 바이32 모드(X32)가 선택되고, 하이레벨인 경우 액티브 동작시 상기 뱅크에서 1개의 워드라인이 인에이블되는 바이16 모드(X16)가 선택된다. 그리고, 상기 제 3 로우액티브신호(R1ACBI)는 상기 소정 모드(X32 또는 X16) 상태에서 상기 워드라인 인에이블신호(XOGBOI)를 인에이블 시키기 위해 토글링(toggling)된다.Referring to FIG. 3, the word line enable signal generator 10 receives first through third low active signals MSOBI, BX12B, and R1ACBI and a test mode signal tm_wl_short, and outputs an output through out. A control signal generator 100 generating a control signal enabled in response to the test mode signal tm_wl_short; A delay unit (102) composed of a plurality of inverter chains (IV2 to IV5) for delaying the control signal by a predetermined period; A logic unit (104) comprising a NAND gate (ND1) and an inverter (IV6) for receiving the control signal and the output signal of the delay unit (102) and performing logical AND operation; And an NMOS transistor N1 that pulls down the word line enable signal XOGBOI in response to the output signal of the logic unit 104. The first low active signal MSOBI is a signal for enabling a cell block including a main word line and a sub word line enabled by the mat circuit MAT of the present invention and is active with respect to the cell block. Enabled to low level when operation is performed. In addition, the second low active signal BX12B is a signal for selecting a predetermined mode determined by the number of word lines enabled in a bank including a cell block, and the second low active signal BX12B is low. In the case of the level, the bi-32 mode (X32) in which two word lines are enabled in the bank during the active operation is selected. In the case of the high level, the bi-16 mode (X16) in which one word line is enabled in the bank in the active operation is selected. ) Is selected. The third low active signal R1ACBI is toggled to enable the word line enable signal XOGBOI in the predetermined mode (X32 or X16).

여기서, 상기 제어신호 생성부(100)는 도4를 참고하면 상기 테스트모드 신호(tm_wl_short) 및 상기 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)에 응답하여 상기 제어신호가 출력되는 출력단(out)을 풀업 구동하는 풀업구동부(110) 및; 상기 테스트모드 신호(tm_wl_short) 및 상기 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)에 응답하여 상기 제어신호가 출력되는 출력단(out)을 풀다운 구동하는 풀다운구동부(112)를 포함하여 구성된다. 상기 풀업구동부(110)는 내부전압단(VSELF)과 상기 출력단(out) 사이에 연결되어, 상기 테스트모드 신호(tm_wl_short)에 응답하여 상기 출력단(out)을 풀업 구동하는 PMOS트랜지스터(P10)와; 상기 내부전압단(VSELF)과 노드(b) 사이에 연결되어, 상기 제3 로우액티브 신호(R1ACBI)에 응답하여 상기 노드(b)를 풀업 구동하는 PMOS트랜지스터(P20)와; 노 드(b)와 노드(c) 사이에 연결되어, 상기 제1 로우액티브 신호(MSOBI)에 응답하여 상기 노드(c)를 풀업 구동하는 PMOS트랜지스터(P30) 및; 상기 노드(c)와 상기 출력단(out) 사이에 연결되어, 상기 제2 로우액티브 신호(BX12B)에 응답하여 상기 출력단(out)을 풀업 구동하는 PMOS트랜지스터(P40)를 포함하여 구성된다. 또한, 상기 상기 풀다운구동부(112)는 접지단(Vss)과 노드(e) 사이에 연결되어, 상기 테스트모드 신호(tm_wl_short)에 응답하여 상기 노드(e)를 풀다운 구동하는 NMOS트랜지스터(N10)와; 상기 노드(e)와 상기 출력단(out) 사이에 연결되어, 상기 제1 로우액티브 신호(MSOBI)에 응답하여 상기 출력단(out)을 풀다운 구동하는 NMOS트랜지스터(N20)와; 상기 노드(e)와 상기 출력단(out) 사이에 연결되어, 상기 제2 로우액티브 신호(BX12B)에 응답하여 상기 출력단(out)을 풀다운 구동하는 NMOS트랜지스터(N30)와; 상기 노드(e)와 상기 출력단(out) 사이에 연결되어, 상기 제3 로우액티브 신호(R1ACBI)에 응답하여 상기 출력단(out)을 풀다운 구동하는 NMOS트랜지스터(N40)를 포함하여 구성된다.Here, referring to FIG. 4, the control signal generator 100 outputs the control signal in response to the test mode signal tm_wl_short and the first to third low active signals MSOBI, BX12B, and R1ACBI. a pull-up driving unit 110 for driving pull-up (out); And a pull-down driving unit 112 for pull-down driving an output terminal outputting the control signal in response to the test mode signal tm_wl_short and the first to third low active signals MSOBI, BX12B, and R1ACBI. do. The pull-up driving unit 110 is connected between an internal voltage terminal VSELF and the output terminal out to pull-up the PMOS transistor P10 in response to the test mode signal tm_wl_short; A PMOS transistor (P20) connected between the internal voltage terminal (VSELF) and the node (b) to pull up the node (b) in response to the third low active signal (R1ACBI); A PMOS transistor (P30) connected between the node (b) and the node (c) to pull up the node (c) in response to the first low active signal (MSOBI); And a PMOS transistor (P40) connected between the node (c) and the output terminal (out) to pull up the output terminal (out) in response to the second low active signal (BX12B). In addition, the pull-down driving unit 112 is connected between the ground terminal (Vss) and the node (e), and in response to the test mode signal (tm_wl_short) NMOS transistor (N10) and the pull-down drive of the node (e) ; An NMOS transistor (N20) connected between the node (e) and the output terminal (out) to pull down the output terminal (out) in response to the first low active signal (MSOBI); An NMOS transistor (N30) connected between the node (e) and the output terminal (out) to pull down the output terminal (out) in response to the second low active signal (BX12B); And an NMOS transistor N40 connected between the node e and the output terminal to pull down the output terminal in response to the third low active signal R1ACBI.

이와 같은 구성을 갖는 본 발명에 의한 일 실시예에 따른 워드라인 인에이블 신호 생성회로(MAT)의 동작을 설명하면 다음과 같다.The operation of the word line enable signal generation circuit MAT according to an embodiment of the present invention having the above configuration will be described below.

도3을 참고하면, 제어신호 생성부(100)는 테스트모드 신호(tm_wl_short) 및 상기 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)를 입력받아 제어신호를 출력한다. 이때, 본 발명의 매트회로(MAT)는 셀블럭에 포함된 메인워드라인 및 서브워드라인을 인에이블시키기 위한 인에이블 신호를 생성해야 하므로 입력되는 상 기 제1 로우액티브신호(MSOBI)는 로우레벨로 설정되고, 상기 제2 로우액티브 신호(BX12B)도 바이32 모드(X32)의 선택을 위해 로우레벨로 설정된다. 한편, 상기 제 3 로우액티브신호(R1ACBI)의 경우 상기 바이32 모드(X32)에서 워드라인 인에이블신호(XOGBOI)를 인에이블 시키기 위해 토글링(toggling)된다.Referring to FIG. 3, the control signal generator 100 receives a test mode signal tm_wl_short and the first to third low active signals MSOBI, BX12B, and R1ACBI and outputs a control signal. In this case, since the mat circuit MAT of the present invention should generate an enable signal for enabling the main word line and the sub word line included in the cell block, the first low active signal MSOBI input is at a low level. Is set, and the second low active signal BX12B is also set to a low level for selection of the bi32 mode X32. In the meantime, the third low active signal R1ACBI is toggled to enable the word line enable signal XOGBOI in the bi32 mode X32.

이하, 도3 및 도4를 참고하여 워드라인 인에이블신호 생성부(10)에서 제어신호가 생성되는 과정과, 생성된 제어신호에 의해 워드라인 인에이블신호(XOGBOI)가 생성되는 과정을 테스트모드에 진입하지 않은 경우와 테스트모드에 진입하는 경우로 나누어 살펴본다. Hereinafter, a test mode for generating a control signal from the word line enable signal generator 10 and generating a word line enable signal XOGBOI by the generated control signal will be described with reference to FIGS. 3 and 4. This is divided into the case of not entering the test mode and the case of entering the test mode.

우선, 테스트모드에 진입하는 경우 테스트모드 신호(tm_wl_short)는 하이레벨이므로, 인버터(IV1)을 통해 반전된 로우레벨의 반전 테스트모드 신호(tm_wl_shortB)가 제어신호 생성부(100)에 입력된다. 따라서, PMOS트랜지스터(P10)이 턴온되고 NMOS트랜지스터(N10)은 턴오프되므로, 출력단(out)으로 출력되는 제어신호는 하이레벨이 된다. 즉, 테스트모드에서 출력되는 제어신호는 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)에 상관없이 하이레벨이 된다.First, when entering the test mode, since the test mode signal tm_wl_short is high level, the low level inversion test mode signal tm_wl_shortB inverted through the inverter IV1 is input to the control signal generator 100. Therefore, since the PMOS transistor P10 is turned on and the NMOS transistor N10 is turned off, the control signal output to the output terminal (out) becomes a high level. That is, the control signal output in the test mode becomes high level regardless of the first to third low active signals MSOBI, BX12B, and R1ACBI.

다음으로, 테스트모드에 진입하지 않은 경우 상기 테스트모드 신호(tm_wl_short)는 로우레벨이다. 따라서, 인버터(IV1)을 통해 반전된 하이레벨의 반전 테스트모드 신호(tm_wl_shortB)가 제어신호 생성부(100)에 입력되어, PMOS트랜지스터(P10)을 턴오프시키고, NMOS트랜지스터(N10)을 턴온시킨다. 한편, 상기 제어신호 생성부(100)에는 로우레벨의 제1 로우액티브신호(MSOBI) 및 제2 로우액티브 신호(BX12B)가 입력되므로 PMOS트랜지스터(P30) 및 PMOS트랜지스터(P40)은 턴온되고, NMOS트랜지스터(N20) 및 NMOS트랜지스터(N30)은 턴오프된다. 이때, 제 3 로우액티브신호(R1ACBI)는 토글링되므로, 제 3 로우액티브신호(R1ACBI)가 하이레벨인 경우 PMOS트랜지스터(P20)은 턴오프되고, NMOS 트랜지스터(N20)이 턴온되므로 출력단(out)으로 출력되는 제어신호는 로우레벨이 된다. 한편, 상기 제 3 로우액티브신호(R1ACBI)가 로우레벨인 경우 PMOS트랜지스터(P20)는 턴온되고, NMOS 트랜지스터(N20)는 턴오프되므로 출력단(out)으로 출력되는 제어신호는 하이레벨이 된다. 이와 같이 테스트모드에 진입하지 않은 경우 생성되는 제어신호는 제 3 로우액티브신호(R1ACBI)와 반대위상을 가지고 토글링된다.Next, when the test mode is not entered, the test mode signal tm_wl_short is at a low level. Accordingly, the high level inversion test mode signal tm_wl_shortB inverted through the inverter IV1 is input to the control signal generator 100 to turn off the PMOS transistor P10 and turn on the NMOS transistor N10. . Meanwhile, since the low level first low active signal MSOBI and the second low active signal BX12B are input to the control signal generator 100, the PMOS transistor P30 and the PMOS transistor P40 are turned on, and the NMOS is turned on. Transistor N20 and NMOS transistor N30 are turned off. At this time, since the third low active signal R1ACBI is toggled, when the third low active signal R1ACBI is at a high level, the PMOS transistor P20 is turned off, and the NMOS transistor N20 is turned on, thereby outputting out. The control signal outputted to the signal is at a low level. On the other hand, when the third low active signal R1ACBI is at a low level, the PMOS transistor P20 is turned on and the NMOS transistor N20 is turned off, so that the control signal output to the output terminal is at a high level. As such, the control signal generated when the test mode is not entered is toggled with the opposite phase to the third low active signal R1ACBI.

이후, 상기와 같이 형성된 제어신호에 의해 워드라인 인에에블신호(XOGBOI)가 생성되는데, 우선 테스트모드에 진입하는 경우 앞서 살펴본 바와 같이 하이레벨의 제어신호가 생성되어 낸드게이트(ND1)의 일단에 입력되고, 상기 제어신호가 지연부(102)를 통해 지연된 신호가 낸드게이트(ND1)의 타단에 입력되므로, 노드(a)는 하이레벨이 된다. 따라서, NMOS트랜지스터(N1)가 턴온되어 워드라인 인에에블신호(XOGBOI)를 풀다운 구동한다. 이와 같이 로우레벨로 풀다운 구동된 워드라인 인에에블신호(XOGBOI)를 입력받은 메인 워드라인 인에이블 신호 생성부(20)는 메인 워드라인 인에이블신호(MWDI<0:67>, 다만, 매트회로(MAT)에서 리던던트 메인 워드라인 인에이블신호 MWDI<64:67>는 디스에이블 상태를 유지하도록 설정하는 것이 바람직하다.)를 생성하고, 서브 워드라인 인에이블 신호 생성부(30)는 서브 워드라인 인에이블신호(FXB<0:7>)를 생성한다. 이때, 생성되는 메인 워드라인 인에이블신호(MWDI<0:63>) 및 서브 워드라인 인에이블신호(FXB<0:7>)는 로우레벨로 유지되는 워드라인 인에이블신호(XOGBOI)에 의해 모두 인에이블된 상태로 생성되어, 셀블럭에 포함된 모든 메인워드라인 및 서브워드라인을 인에이블시킨다. 이와 같이, 모든 메인워드라인 및 서브워드라인이 인에이블된 상태의 셀블럭에 대해서 EMI 측정이나 불량 분석 장비를 통해 IDD3P 값을 측정하고, 측정된 값을 IDD3P 중 누설전류에 관한 규격과 비교함으로써, 상기 셀블럭에 누설전류가 발생하고 있는지 여부를 확인할 수 있게 된다. 즉, 본 발명은 테스트모드를 통해 셀블럭에 포함된 모든 메인워드라인 및 서브워드라인이 인에이블되도록 함으로써, 인에이블 상태의 셀블럭에 대해 IDD3P 값을 측정할 수 있도록 하고, 상기 측정된 IDD3P 값을 누설전류 규격과 비교하여 셀블럭내에 누설전류가 발생하는지 여부를 확인할 수 있도록 하고 있다.Thereafter, the word line enable signal XOGBOI is generated by the control signal formed as described above. When entering the test mode, first, as described above, a high-level control signal is generated to generate one end of the NAND gate ND1. The node a is at a high level since the control signal is inputted to the other end of the NAND gate ND1. Accordingly, the NMOS transistor N1 is turned on to pull down the word line enable signal XOGBOI. As such, the main word line enable signal generator 20 receiving the word line enable signal XOGBOI pulled down to the low level is the main word line enable signal MWDI <0:67>, In the circuit MAT, the redundant main word line enable signal MWDI <64:67> is preferably set to maintain a disabled state.), And the sub word line enable signal generator 30 generates a sub word. The line enable signal FXB <0: 7> is generated. At this time, the generated main word line enable signal MWDI <0:63> and the sub word line enable signal FXB <0: 7> are all generated by the word line enable signal XOGBOI maintained at a low level. Generated in an enabled state to enable all main word lines and sub word lines included in the cell block. In this way, by measuring the IDD3P value through the EMI measurement or failure analysis equipment for the cell block with all main word lines and subword lines enabled, and compares the measured value with the specification of the leakage current in IDD3P, It is possible to check whether leakage current is generated in the cell block. That is, the present invention enables all main word lines and sub word lines included in the cell block through the test mode to enable the IDD3P value for the cell block in the enabled state, and the measured IDD3P value. By comparing with the leakage current specification, it is possible to check whether leakage current is generated in the cell block.

한편, 앞서 살펴본 바와 같이 테스트모드에 진입하지 않은 경우 제 3 로우액티브신호(R1ACBI)와 반대의 위상을 갖고 토글링되는 제어신호가 상기 출력단(out)을 통해 출력된다. 예를 들어, 제 3 로우액티브신호(R1ACBI)가 하이-로우-하이레벨로 토글링되는 경우 제어신호는 로우-하이-로우레벨로 토글링된다. 이때, 상기 제어신호는 낸드게이트(ND1)의 일단에 입력되고, 상기 제어신호가 지연부(102)를 통해 소정구간 지연된 신호가 상기 낸드게이트(ND1)의 타단에 입력된다. 따라서, 제어신호가 로우레벨인 경우 노드(a)는 로우레벨이 되어 NMOS트랜지스터(N1)를 턴오프시키고, 워드라인 인에에블신호(XOGBOI)를 플로팅(floating) 시킨다. 다만, 본 발명에서는 플로팅 상태에서 워드라인 인에에블신호(XOGBOI)가 하이레벨이 되도록 설정되는 것이 바람직하다. 다음으로 제어신호가 하이레벨로 천이하는 경우 상기 노드(a)는 하이레벨이 되므로 워드라인 인에에블신호(XOGBOI)는 턴온된 NMOS트랜지스터(N1)에 의해 풀다운 구동되어 로우레벨이 되고, 다시 제어신호가 로우레벨로 천이하면 워드라인 인에에블신호(XOGBOI)는 풀로팅 상태가 되어 하이레벨로 된다. 즉, 생성되는 워드라인 인에이블신호(XOGBOI)도 토글링된다. 이와 같이 토글링되는 워드라인 인에이블신호(XOGBOI)가 입력되어 메인 워드라인 인에이블 신호 생성부(20)에서 생성되는 메인 워드라인 인에이블신호(MWDI<0:63>) 및 서브 워드라인 인에이블 신호 생성부(30)에서 생성되는 서브 워드라인 인에이블신호(FXB<0:7>)는 워드라인 인에이블신호(XOGBOI)가 로우레벨일 경우에만 인에이블된다. 다만, 테스트모드에서와 달리 상기 인에이블된 메인 워드라인 인에이블신호(MWDI<0:63>) 및 서브 워드라인 인에이블신호(FXB<0:7>)에 의해 모든 워드라인이 인에이블되는 것은 아니고, 메인 워드라인 인에이블 신호 생성부(20) 및 서브 워드라인 인에이블 신호 생성부(30)에 입력되는 내부어드래스(AX<0: 67>)에 의해 선택되는 워드라인만이 인에이블 된다.Meanwhile, as described above, when the test mode is not entered, a control signal toggled with a phase opposite to that of the third low active signal R1ACBI is output through the output terminal. For example, when the third low active signal R1ACBI is toggled to the high-low-high level, the control signal is toggled to the low-high-low level. In this case, the control signal is input to one end of the NAND gate ND1, and the signal whose delay is predetermined by the control signal through the delay unit 102 is input to the other end of the NAND gate ND1. Therefore, when the control signal is at the low level, the node a becomes at the low level to turn off the NMOS transistor N1 and to float the word line enable signal XOGBOI. However, in the present invention, it is preferable that the word line enable signal XOGBOI is set to a high level in the floating state. Next, when the control signal transitions to a high level, the node a becomes a high level, so the word line enable signal XOGBOI is pulled down by the turned-on NMOS transistor N1 to become a low level. When the control signal transitions to the low level, the word line enable signal XOGBOI is in a full loading state and becomes a high level. That is, the generated word line enable signal XOGBOI is also toggled. The word line enable signal XOGBOI, which is toggled as described above, is input and the main word line enable signal MWDI <0:63> and the sub word line enable generated by the main word line enable signal generator 20 are generated. The sub word line enable signals FXB <0: 7> generated by the signal generator 30 are enabled only when the word line enable signal XOGBOI is at a low level. However, unlike the test mode, all word lines are enabled by the enabled main word line enable signal MWDI <0:63> and the sub word line enable signal FXB <0: 7>. Instead, only the word lines selected by the internal addresses AX <0:67> input to the main word line enable signal generator 20 and the sub word line enable signal generator 30 are enabled. .

여기서, 제어부(102)는 제어신호가 로우레벨에서 하이레벨로 천이될 때, 노드(a)의 신호가 하이레벨로 천이되는 시점을 소정 구간 지연시키는 역할을 하는 반면에, 제어신호가 하이레벨에서 로우레벨로 천이될 때 노드(a)의 신호가 로우레벨로 천이하는 시점에는 영향을 미치지 못한다. 따라서, 지연부(102)에 포함된 인버터(IV2 내지 IV5)의 개수를 조정함으로써, 워드라인 인에이블신호(XOGBOI)가 로우레벨로 인에이블되는 구간 폭을 조정할 수 있다.Here, the control unit 102 plays a role of delaying the time point when the signal of the node a transitions to the high level when the control signal is transitioned from the low level to the high level, while the control signal is at the high level. When transitioning to the low level does not affect the time when the signal of the node (a) transitions to the low level. Therefore, by adjusting the number of inverters IV2 to IV5 included in the delay unit 102, the section width in which the word line enable signal XOGBOI is enabled to a low level can be adjusted.

도5는 본 발명에 의한 일 실시예에 따른 메인워드라인 인에이블신호와 리던던트 메인워드라인 인에이블신호 및 서브워드라인 인에이블신호를 생성하는 누설전류 측정을 위한 리던던트 매트회로(MAT_Red)의 구성을 도시한 도면이다. FIG. 5 illustrates a configuration of a redundant mat circuit MAT_Red for leakage current measurement generating a main word line enable signal and a redundant main word line enable signal and a subword line enable signal according to an embodiment of the present invention. Figure is shown.

도5를 참고하면, 본 발명에 의한 일 실시예에 따른 누설전류 측정을 위한 리던던트 매트회로(MAT_Red)는 테스트모드 신호(tm_wl_short)에 응답하여 메인워드라인 및 리던던트 메인워드라인을 인에이블시키는 제1 워드라인 인에이블신호(XOGMWBOI)와, 서브워드라인을 인에이블시키는 제2 워드라인 인에이블신호(XOGBOI)를 생성하는 워드라인 인에이블신호 생성부(12)와; 상기 제1 워드라인 인에이블신호(XOGMWBOI)를 입력받아 소정의 셀블럭에 포함된 각각의 메인워드라인 및 리던던트 메인워드라인을 인에이블시키는 메인워드라인 인에이블신호(MWDI<0:67>, 리던던트 매트회로에서는 MWDI<64:67>도 인에이블될 수 있도록 설정된다)를 생성하는 메인워드라인 인에이블신호 생성부(22) 및; 상기 제2 워드라인 인에이블신호(XOGBOI)를 입력받아 상기 셀블럭에 포함된 각각의 서브워드라인을 인에이블시키는 서브워드라인 인에이블신호(FXB<0:7>)를 생성하는 서브워드라인 인에이블신호 생성부(32)를 포함한다. 여기서, 상기 테스트모드 신호(tm_wl_short)가 인에이블되는 경우 상기 모든 메인워드라인 인에이블신호(MWDI<0:67>)와 서브워드라인 인에이블신호(FXB<0:7>)가 인에이블되는 것이 바람직하다.Referring to FIG. 5, the redundant mat circuit MAT_Red for measuring leakage current according to an embodiment of the present invention enables the main word line and the redundant main word line in response to the test mode signal tm_wl_short. A word line enable signal generator (12) for generating a word line enable signal (XOGMWBOI) and a second word line enable signal (XOGBOI) for enabling a subword line; The main word line enable signal MWDI <0:67>, which receives the first word line enable signal XOGMWBOI and enables each of the main word lines and the redundant main word lines included in a predetermined cell block, is redundant. A main word line enable signal generator 22 for generating MWDI < 64: 67 > Subword line in which receives the second word line enable signal XOGBOI and generates a subword line enable signal FXB <0: 7> for enabling each subword line included in the cell block. Able signal generator 32 is included. Here, when the test mode signal tm_wl_short is enabled, all of the main word line enable signals MWDI <0:67> and the sub word line enable signals FXB <0: 7> are enabled. desirable.

이하, 도6을 참고하여 상기 워드라인 인에이블신호 생성부(12)를 구체적으로 살펴본다.Hereinafter, the word line enable signal generator 12 will be described in detail with reference to FIG. 6.

도6을 참고하면 상기 워드라인 인에이블신호 생성부(12)는 제1 워드라인 인에이블신호(XOGMWBOI)를 생성하는 제1 워드라인 인에이블신호 생성부(120)와, 서브워드라인을 인에이블 시키는 제2 워드라인 인에이블신호(XOGBOI)를 생성하는 제2 워드라인 인에이블신호 생성부(130)를 포함한다.Referring to FIG. 6, the word line enable signal generator 12 enables the first word line enable signal generator 120 to generate a first word line enable signal XOGMWBOI, and the sub word line. And a second word line enable signal generator 130 for generating a second word line enable signal XOGBOI.

상기 제1 워드라인 인에이블신호 생성부(120)는 노어게이트(NR1, NR2) 및 낸드게이트(ND2)로 구성되어, 설계변경에 의한 퓨즈 커팅 여부에 응답하여 인에이블되는 제1 내지 제4 퓨즈리페어 신호(FXR0 내지 FXR3)를 입력받아 설계변경에 의해 적어도 하나 이상의 퓨즈가 커팅된 경우 하이레벨을 출력하고, 퓨즈가 모두 커팅되지 않은 경우 로우레벨을 출력하는 제1 논리부(122)와; 낸드게이트(ND3)와 인버터(IV7)로 구성되고, 상기 제1 논리부(122)의 출력신호와 리던던트 워드라인을 사용하는 경우 인에이블 되는 리던던트 신호(RED)를 입력받아 논리곱을 수행하는 제2 논리부(124)와; 상기 제2 논리부(124)의 출력신호와 낸드게이트(ND4)의 출력신호를 입력받아 부정논리합연산을 수행하는 노어게이트(NR3) 및; 상기 노어게이트(NR3)의 출력신호에 응답하여 상기 제1 워드라인 인에이블신호(XDGMWBOI) 출력단을 풀다운 구동하는 NMOS트랜지스터(N2)를 포함하여 구성된다. 상기 제1 논리부(122)는 제1 및 제2 퓨즈리페어 신호(FXR0 및 FXR1)를 입력받는 노어게이트(NR1)와, 제3 및 제4 퓨즈리페어 신호(FXR2 및 FXR3)를 입력받는 노어게이트(NR2) 및, 노어게이트(NR1) 및 노어게이트(NR2)의 출력신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND2)로 구성된다. 다만, 본 발명의 실시예에서는 퓨즈 커팅에 의한 리페어(repair)를 상정하지 않으므로, 상기 퓨즈리페어 신호(FXR0 내지 FXR3)는 모두 로 우레벨로 설정되는 것이 바람직하다.The first word line enable signal generator 120 includes NOR gates NR1 and NR2 and NAND gates ND2, and the first to fourth fuses are enabled in response to a fuse cutting due to a design change. A first logic unit 122 which receives the repair signals FXR0 to FXR3 and outputs a high level when at least one fuse is cut by a design change, and outputs a low level when all the fuses are not cut; A second NAND gate ND3 and an inverter IV7, and a second logic logic logic circuit configured to perform a logical multiplication by receiving a redundant signal RED that is enabled when an output signal of the first logic unit 122 and a redundant word line are used; Logic unit 124; A NOR gate NR3 for receiving an output signal of the second logic unit 124 and an output signal of the NAND gate ND4 and performing a negative logic sum operation; And an NMOS transistor N2 that pulls down the output terminal of the first word line enable signal XDGMWBOI in response to an output signal of the NOR gate NR3. The first logic unit 122 includes a NOR gate NR1 for receiving the first and second fuse repair signals FXR0 and FXR1, and a NOR gate for receiving the third and fourth fuse repair signals FXR2 and FXR3. And a NAND gate ND2 that receives the output signals of the NOR gate NR1 and the NOR gate NR2 and performs a negative logical product operation. However, in the embodiment of the present invention, since a repair by fuse cutting is not assumed, it is preferable that all of the fuse repair signals FXR0 to FXR3 are set to a low level.

상기 제2 워드라인 인에이블신호 생성부(130)는 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)와 인버터(IV8)를 통해 반전된 테스트모드 신호(tm_wl_shortB)를 입력받아, 출력단(out)을 통해 상기 테스트모드 신호(tm_wl_short)에 응답하여 인에이블되는 제어신호를 생성하는 제어신호 생성부(100)와; 다수의 인버터(IV9 내지 IV12)로 구성되어 상기 제어신호를 소정구간 지연시키는 지연부(132)와; 낸드게이트(ND4)와 인버터(IV13)로 구성되어, 상기 제어신호와 상기 지연부(132)의 출력신호를 입력받아 논리곱연산을 수행하는 제3 논리부(134) 및; 상기 제3 논리부(134)의 출력신호에 응답하여 상기 제2 워드라인 인에이블신호(XOGBOI)를 풀다운 구동하는 NMOS 트랜지스터(N3)를 포함하여 구성된다. The second word line enable signal generator 130 receives the inverted test mode signal tm_wl_shortB through the first to third low active signals MSOBI, BX12B, and R1ACBI and the inverter IV8, and outputs the output terminal ( a control signal generator 100 generating a control signal enabled in response to the test mode signal tm_wl_short through out); A delay unit 132 comprising a plurality of inverters IV9 to IV12 for delaying the control signal by a predetermined period; A third logic unit 134 comprising a NAND gate ND4 and an inverter IV13 and receiving the control signal and the output signal of the delay unit 132 and performing logical AND operation; And an NMOS transistor N3 that pulls down the second word line enable signal XOGBOI in response to an output signal of the third logic unit 134.

여기서, 상기 제어신호 생성부(100)는 앞서 매트회로(MAT)에서 설명하였으므로 자세한 설명은 생략한다.Here, since the control signal generator 100 has been described in the mat circuit MAT, a detailed description thereof will be omitted.

이와 같은 구성을 갖는 실시예에 따른 누설전류 측정을 위한 리던던트 매트회로(MAT_Red)의 동작을 도4 내지 도6을 참고하여 설명하면 다음과 같다.The operation of the redundant mat circuit MAT_Red for measuring leakage current according to the exemplary embodiment having such a configuration will be described below with reference to FIGS. 4 to 6.

우선, 앞서 도4에서 살펴본 바와 같이 제어신호 생성부(100)는 테스트모드 신호(tm_wl_short) 및 상기 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)를 입력받아 제어신호를 출력하는데, 즉 테스트모드에 진입하는 경우 생성되는 제어신호는 제1 내지 제3 로우액티브신호(MSOBI, BX12B, R1ACBI)에 상관없이 하이레벨이 되고, 테스트모드에 진입하지 않은 경우 생성되는 제어신호는 제 3 로우액티브신호 (R1ACBI)와 반대의 위상으로 토글링된다.First, as shown in FIG. 4, the control signal generator 100 receives a test mode signal tm_wl_short and the first to third low active signals MSOBI, BX12B, and R1ACBI, and outputs a control signal. The control signal generated when entering the test mode is at a high level regardless of the first to third low active signals MSOBI, BX12B, and R1ACBI, and the control signal generated when the test mode is not entered is at the third low active level. Toggles out of phase with signal R1ACBI.

다음으로, 상기와 같이 형성된 제어신호에 의해 제1 워드라인 인에이블신호(XDGMWBOI) 및 제2 워드라인 인에에블신호(XOGBOI)가 생성되는데, 이를 테스트모드에 진입하는 경우와 그렇지 않은 경우로 나누어 살펴보면 다음과 같다. Next, the first word line enable signal XDGMWBOI and the second word line enable signal XOGBOI are generated by the control signal formed as described above. The breakdown is as follows.

우선, 테스트모드에 진입하는 경우 하이레벨의 제어신호가 낸드게이트(ND4)의 일단에 입력되고, 상기 제어신호가 지연부(132)를 통해 지연된 신호가 낸드게이트(ND4)의 타단에 입력되므로 노드(B)는 하이레벨이 된다. 따라서, NMOS트랜지스터(N3)가 턴온되어 제2 워드라인 인에에블신호(XOGBOI)를 풀다운 구동한다. 이때, 모두 로우레벨로 설정된 퓨즈리페어 신호(FXR0 내지 FXR3)에 의해 낸드게이트(ND3)는 하이레벨을 출력하므로 노드(D)는 리던던트 신호(RED)에 관계없이 로우레벨이 된다. 따라서, 로우레벨의 노드(A)의 신호와 로우레벨의 노드(D)의 신호를 입력받는 노어게이트(NR3)는 하이레벨을 출력하여 NMOS트랜지스터(N2)를 턴온시키므로 제1 워드라인 인에에블신호(XDGMWBOI)는 풀다운 구동된다. 이와 같이 로우레벨로 풀다운 구동된 제1 워드라인 인에에블신호(XDGMWBOI)를 입력받는 메인 워드라인 인에이블 신호 생성부(22)는 메인 워드라인과 리던던트 메인 워드라인을 인에이블 시키는 메인 워드라인 인에이블신호(MWDI<0:67>)를 생성한다. 또한, 로우레벨로 풀다운 구동된 제2 워드라인 인에에블신호(XOGBOI)를 입력받는 서브 워드라인 인에이블 신호 생성부(32)는 서브 워드라인 인에이블신호(FXB<0:7>)를 생성한다. 이때, 생성되는 메인 워드라인 인에이블신호(MWDI<0:67>) 및 서브 워드라인 인에이블신호(FXB<0:7>)는 로우레벨로 유지되는 제1 워드라인 인에에블신호(XDGMWBOI) 및 제2 워드라인 인에에블신호(XOGBOI)에 의해 모두 인에이블된 상태로 생성되므로, 셀블럭에 포함된 모든 메인워드라인, 리던던트 메인워드라인 및 서브워드라인이 인에이블된다. 이와 같이, 모든 메인워드라인 리던던트 메인워드라인, 및 서브워드라인이 인에이블된 상태의 셀블럭에 대해서 EMI 측정이나 불량 분석 장비를 통해 IDD3P 값을 측정하고, 측정된 값을 IDD3P 중 누설전류에 관한 규격과 비교함으로써, 상기 셀블럭에 누설전류가 발생하고 있는지 여부를 확인할 수 있게 된다. 즉, 본 발명은 테스트모드를 통해 셀블럭에 포함된 모든 메인워드라인 리던던트 메인워드라인, 및 서브워드라인이 인에이블되도록 함으로써, 인에이블 상태의 셀블럭에 대해 IDD3P 값을 측정할 수 있도록 하고, 상기 측정된 IDD3P 값을 누설전류 규격과 비교하여 셀블럭내에 누설전류가 발생하는지 여부를 확인할 수 있도록 하고 있다.First, when entering the test mode, a high level control signal is input to one end of the NAND gate ND4, and the delayed signal is input to the other end of the NAND gate ND4 through the delay unit 132. (B) becomes a high level. Accordingly, the NMOS transistor N3 is turned on to pull down the second word line enable signal XOGBOI. At this time, since the NAND gate ND3 outputs a high level by the fuse repair signals FXR0 to FXR3 that are all set to the low level, the node D becomes low level regardless of the redundant signal RED. Accordingly, the NOR gate NR3, which receives the low level node A signal and the low level node D signal, outputs a high level to turn on the NMOS transistor N2. The block signal XDGMWBOI is pulled down. As such, the main word line enable signal generator 22 receiving the first word line enable signal XDGMWBOI driven to the low level in the low level enables the main word line and the redundant main word line to be enabled. An enable signal MWDI <0:67> is generated. In addition, the sub word line enable signal generator 32 receiving the second word line enable signal XOGBOI pulled down to a low level may receive the sub word line enable signals FXB <0: 7>. Create In this case, the generated main word line enable signal MWDI <0:67> and the sub word line enable signal FXB <0: 7> are the first word line enable signal XDGMWBOI maintained at a low level. ) And the second word line enable signal XOGBOI are all enabled, and thus all main word lines, redundant main word lines, and sub word lines included in the cell block are enabled. As such, IDD3P values are measured through EMI measurement or failure analysis equipment for all main word lines and redundant main word lines and sub word lines enabled cell blocks, and the measured values are related to leakage current in IDD3P. By comparing with the standard, it is possible to confirm whether a leakage current is generated in the cell block. That is, the present invention enables all main word lines redundant main word lines and sub word lines included in the cell block through the test mode to be enabled, so that IDD3P values can be measured for the cell blocks in the enabled state. The measured IDD3P value is compared with the leakage current specification to determine whether leakage current is generated in the cell block.

한편, 테스트모드에 진입하지 않은 경우 제 3 로우액티브신호(R1ACBI)와 위상이 반대로 토글링되는 제어신호가 출력단(out)을 통해 출력된다. 예를 들어, 제 3 로우액티브신호(R1ACBI)가 하이-로우-하이레벨로 토글링되는 경우 제어신호는 로우-하이-로우레벨로 토글링된다. 이때, 상기 제어신호는 낸드게이트(ND4)의 일단에 입력되고, 상기 제어신호가 지연부(132)를 통해 소정구간 지연된 신호가 상기 낸드게이트(ND4)의 타단에 입력된다. 따라서, 제어신호가 로우레벨인 경우 노드(B)는 로우레벨이 되어 NMOS트랜지스터(N3)를 턴오프시키므로 제2 워드라인 인에에블신호(XOGBOI)는 플로팅(floating)된다. 또한, 하이레벨의 노드(A)의 신호는 노어게이트(NR3)의 일단에 입력되므로 노어게이트(NR3)는 로우레벨을 출력한다. 따라서, 턴오프된 NMOS트랜지스터(N2)에 의해 제1 워드라인 인에에블신호(XOGMWBOI)도 플로팅된 다. 여기서, 플로팅된 제1 워드라인 인에에블신호(XOGMWBOI) 및 제2 워드라인 인에에블신호(XOGBOI)는 하이레벨로 설정되는 것이 바람직하다. 다음으로, 제어신호가 하이레벨로 천이하는 경우 앞서 살펴본 바와 같이 제 1 워드라인 인에에블신호(XOGMWBOI) 및 제2 워드라인 인에에블신호(XOGBOI)는 각각 NMOS트랜지스터(N3) 및 NMOS트랜지스터(N2)에 의해 풀다운 구동되어 로우레벨이 된다. 이후, 다시 제어신호가 로우레벨로 천이하면 제 1 워드라인 인에에블신호(XOGMWBOI) 및 제2 워드라인 인에에블신호(XOGBOI)는 플로팅 상태가 되어 하이레벨로 된다. 즉, 토글링되는 제어신호에 의해 생성되는 제 1 워드라인 인에에블신호(XOGMWBOI) 및 제2 워드라인 인에에블신호(XOGBOI)도 토글링된다.  On the other hand, if the test mode is not entered, a control signal toggled out of phase with the third low active signal R1ACBI is output through the output terminal out. For example, when the third low active signal R1ACBI is toggled to the high-low-high level, the control signal is toggled to the low-high-low level. In this case, the control signal is input to one end of the NAND gate ND4, and the signal whose predetermined time is delayed through the delay unit 132 is input to the other end of the NAND gate ND4. Therefore, when the control signal is at the low level, the node B becomes at the low level and turns off the NMOS transistor N3, so that the second word line enable signal XOGBOI is floated. In addition, since the signal of the node A of the high level is input to one end of the NOR gate NR3, the NOR gate NR3 outputs a low level. Therefore, the first word line enable signal XOGMWBOI is also floated by the turned off NMOS transistor N2. Here, the floated first word line enable signal XOGMWBOI and the second word line enable signal XOGBOI are preferably set to a high level. Next, when the control signal transitions to a high level, as described above, the first word line enable signal XOGMWBOI and the second word line enable signal XOGBOI are NMOS transistors N3 and NMOS, respectively. It is pulled down by the transistor N2 to become low level. Subsequently, when the control signal transitions to the low level again, the first word line enable signal XOGMWBOI and the second word line enable signal XOGBOI become a floating state and become high level. That is, the first word line enable signal XOGMWBOI and the second word line enable signal XOGBOI generated by the control signal toggled are also toggled.

이와 같이 토글링되는 제 1 워드라인 인에에블신호(XOGMWBOI)가 입력되어 메인 워드라인 인에이블 신호 생성부(22)에서 생성되는 메인 워드라인 인에이블신호(MWDI<0:63>) 및 리던던트 메인 워드라인 인에이블신호(MWDI<64:67>)와, 제2 워드라인 인에에블신호(XOGBOI)가 입력되어 서브 워드라인 인에이블 신호 생성부(32)에서 생성되는 서브 워드라인 인에이블신호(FXB<0:7>)는 각각 제1 및 제2 워드라인 인에이블신호(XOGMWBOI, XOGBOI)가 로우레벨일 경우에만 인에이블된다. 다만, 앞서 살펴본 테스트모드에서와 달리 상기 인에이블된 메인 워드라인 인에이블신호(MWDI<0:63>), 리던던트 메인 워드라인 인에이블신호(MWDI<64:67>) 및 서브 워드라인 인에이블신호(FXB<0:7>)에 의해 셀블럭 내에 포함된 모든 워드라인이 인에이블되지는 않고, 상기 메인 워드라인 인에이블 신호 생성부(22) 및 서브 워드라인 인에이블 신호 생성부(32)에 입력되는 내부어드래스(AX<0: 67>)에 의해 선택되는 워 드라인만이 인에이블 된다.The first word line enable signal XOGMWBOI toggled as described above is input and the main word line enable signal MWDI <0:63> and the redundancy generated by the main word line enable signal generator 22 are redundant. The sub word line enable signal generated by the sub word line enable signal generator 32 by inputting the main word line enable signal MWDI <64:67> and the second word line enable signal XOGBOI. The signals FXB <0: 7> are enabled only when the first and second word line enable signals XOGMWBOI and XOGBOI are low level, respectively. However, unlike in the test mode described above, the enabled main word line enable signal MWDI <0:63>, the redundant main word line enable signal MWDI <64:67>, and the sub word line enable signal. Not all word lines included in the cell block are enabled by (FXB <0: 7>), and the main word line enable signal generator 22 and the sub word line enable signal generator 32 are not enabled. Only the wordline selected by the input internal address (AX <0: 67>) is enabled.

이상 설명한 바와 같이, 본 발명에 따른 워드라인 인에이블 신호 생성회로는 테스트모드를 통해 셀블럭에 포함된 모든 메인워드라인, 리던던트 메인워드라인 및, 서브워드라인이 인에이블되도록 함으로써, 상기 인에이블 상태의 셀블럭에 대한 IDD3P 값 측정을 통해 누설전류 소스를 알아낼 수 있도록 하는 이점을 가진다.As described above, in the word line enable signal generation circuit according to the present invention, all main word lines, redundant main word lines, and sub word lines included in the cell block are enabled by the test mode, thereby enabling the enabled state. By measuring the IDD3P value of the cell block, the leakage current source can be determined.

셀블럭 내부의 워드라인에 포함된 누설전류 소스를 찾기 위해 실패할 가능성이 높은 FIB 등을 통해 설계변경을 할 필요가 없어지므로, 시간 및 비용 소모를 줄일 수 있는 이점도 있다.This eliminates the need for design changes, such as FIBs, which are more likely to fail to find leakage current sources contained in word lines inside the cell block, thereby reducing time and cost.

Claims (22)

테스트모드 신호에 응답하여 워드라인 인에이블신호를 생성하는 워드라인 인에이블신호 생성부와;A word line enable signal generator configured to generate a word line enable signal in response to the test mode signal; 상기 워드라인 인에이블신호를 입력받아 메인워드라인을 인에이블시키는 메인워드라인 인에이블신호를 생성하는 메인워드라인 인에이블신호 생성부 및;A main word line enable signal generator configured to receive the word line enable signal and generate a main word line enable signal for enabling a main word line; 상기 워드라인 인에이블신호를 입력받아 서브워드라인을 인에이블시키는 서브워드라인 인에이블신호를 생성하는 서브워드라인 인에이블신호 생성부를 포함하되,A subword line enable signal generator configured to receive the word line enable signal and generate a subword line enable signal for enabling a subword line; 상기 테스트모드 신호에 따라 상기 메인워드라인 인에이블신호와 서브워드라인 인에이블신호의 인에이블 여부가 결정되는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로. And whether the main word line enable signal and the sub word line enable signal are enabled according to the test mode signal. 제 1항에 있어서, 상기 워드라인 인에이블신호 생성부는 The word line enable signal generation unit of claim 1, wherein the word line enable signal generation unit is configured. 적어도 하나의 로우액티브 신호와 테스트모드 신호를 입력받아 상기 테스트모드 신호에 응답하여 인에이블되는 제어신호를 생성하는 제어신호 생성부와;A control signal generator for receiving at least one low active signal and a test mode signal and generating a control signal enabled in response to the test mode signal; 상기 제어신호를 소정구간 지연시키는 지연부와;A delay unit for delaying the control signal by a predetermined period; 상기 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부 및;A logic unit configured to receive the control signal and the output signal of the delay unit and perform logic operation; 상기 논리부의 출력신호에 응답하여 상기 워드라인 인에이블신호를 생성하는 신호출력부를 포함하는 워드라인 인에이블 신호 생성회로. And a signal output unit configured to generate the word line enable signal in response to an output signal of the logic unit. 제2항에 있어서, 상기 신호출력부는 상기 논리부의 출력신호에 응답하여 상기 워드라인 인에이블신호 출력단을 풀다운 구동하는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 인에이블 신호 생성회로.The word line enable signal generation circuit of claim 2, wherein the signal output unit is an NMOS transistor that pulls down the word line enable signal output terminal in response to an output signal of the logic unit. 제 2항에 있어서, 상기 적어도 하나의 로우액티브 신호는 3. The method of claim 2, wherein the at least one low active signal is 소정의 셀블럭을 인에이블 시키기 위한 제1 로우액티브신호와, 셀블럭이 포함된 뱅크에서 인에이블되는 워드라인의 수에 의해 결정되는 소정 모드를 선택하기 위한 제 2 로우액티브신호 및, 상기 소정 모드 상태에서 워드라인 인에이블신호를 인에이블 시키기 위해 토글링되는 제3 로우액티브신호를 포함하는 워드라인 인에이블 신호 생성회로.A first low active signal for enabling a predetermined cell block, a second low active signal for selecting a predetermined mode determined by the number of word lines enabled in a bank including the cell block, and the predetermined mode And a third low active signal toggled to enable the word line enable signal in a state. 제 4항에 있어서, 상기 제어신호 생성부는 The method of claim 4, wherein the control signal generator 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 풀업구동부와;A pull-up driving unit configured to pull-up the control signal output terminal in response to the test mode signal and the first to third low active signals; 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 풀다운구동부를 포함하는 워드라인 인에이블 신호 생성회로.And a pull-down driver configured to pull-down the control signal output terminal in response to the test mode signal and the first to third low active signals. 제 5항에 있어서, 상기 풀업구동부는 The method of claim 5, wherein the pull-up driving unit 내부전압단과 상기 제어신호 출력단 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 제1 풀업소자와;A first pull-up element connected between an internal voltage terminal and the control signal output terminal and configured to pull-up the control signal output terminal in response to the test mode signal; 상기 내부전압단과 상기 제어신호 출력단 사이에 직렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 동작하는 제2 내지 제 4 풀업소자를 포함하는 워드라인 인에이블 신호 생성회로.And second to fourth pull-up elements connected in series between the internal voltage terminal and the control signal output terminal and operating in response to the first to third low active signals. 제 5항에 있어서, 상기 풀다운구동부는 The method of claim 5, wherein the pull-down driving unit 접지단과 제1 노드 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자와;A first pull-down element connected between a ground terminal and a first node to pull down the first node in response to the test mode signal; 상기 제1 노드와 상기 제어신호 출력단 사이에 서로 병렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 제2 내지 제4 풀다운소자를 포함하는 워드라인 인에이블 신호 생성회로.A word line-in connected between the first node and the control signal output terminal in parallel with each other, the second to fourth pull-down elements driving down the control signal output terminal in response to the first to third low active signals; Able signal generation circuit. 제2항에 있어서, 상기 논리부는 상기 제어신호와 상기 지연부의 출력신호를 입력받아 논리곱 연산을 수행하는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로.The word line enable signal generation circuit of claim 2, wherein the logic unit performs an AND operation on the control signal and an output signal of the delay unit. 테스트모드 신호에 응답하여 메인워드라인 및 리던던트 메인워드라인을 인에이블 시키기 위한 제1 워드라인 인에이블신호와, 서브워드라인을 인에이블 시키기 위한 제2 워드라인 인에이블신호를 생성하는 워드라인 인에이블신호 생성부와;A word line enable signal generating a first word line enable signal for enabling the main word line and a redundant main word line in response to the test mode signal, and a second word line enable signal for enabling the subword line. A signal generator; 상기 제1 워드라인 인에이블신호를 입력받아 메인워드라인 및 리던던트 메인워드라인을 인에이블시키는 메인워드라인 인에이블신호를 생성하는 메인워드라인 인에이블신호 생성부 및;A main word line enable signal generator configured to receive the first word line enable signal and generate a main word line enable signal for enabling a main word line and a redundant main word line; 상기 제2 워드라인 인에이블신호를 입력받아 서브워드라인을 인에이블시키는 서브워드라인 인에이블신호를 생성하는 서브워드라인 인에이블신호 생성부를 포함하되,A subword line enable signal generator configured to receive the second word line enable signal and generate a subword line enable signal for enabling a subword line; 상기 테스트모드 신호에 따라 상기 메인워드라인 인에이블신호와 서브워드라인의 인에이블 여부가 결정되는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로. And whether the main word line enable signal and the sub word line are enabled according to the test mode signal. 제9항에 있어서, 상기 워드라인 인에이블신호 생성부는 10. The method of claim 9, wherein the word line enable signal generation unit 제1 워드라인 인에이블신호를 생성하는 제1 워드라인 인에이블신호 생성부와;A first word line enable signal generator for generating a first word line enable signal; 제2 워드라인 인에이블신호를 생성하는 제2 워드라인 인에이블신호 생성부를 포함하는 워드라인 인에이블 신호 생성회로.  And a second word line enable signal generator for generating a second word line enable signal. 제10항에 있어서, 상기 제 1 워드라인 인에이블신호 생성부는 11. The method of claim 10, wherein the first word line enable signal generation unit 설계변경에 의한 퓨즈 커팅 여부에 응답하여 인에이블되는 다수의 퓨즈리페어 신호를 입력받아 논리연산을 수행하는 제1 논리부와;A first logic unit configured to receive a plurality of fuse repair signals enabled in response to whether the fuse is cut due to a design change, and perform logic operation; 상기 제1 논리부의 출력신호와 리던던트 워드라인을 사용하는 경우 인에이블 되는 리던던트 신호를 입력받아 논리연산을 수행하는 제2 논리부와;A second logic unit configured to receive a redundant signal which is enabled when an output signal of the first logic unit and a redundant word line are used to perform logic operation; 상기 제2 논리부의 출력신호와 상기 제1 논리부의 출력신호를 입력받아 논리연산을 수행하는 제3 논리부 및;A third logic unit configured to receive an output signal of the second logic unit and an output signal of the first logic unit to perform logic operation; 상기 제3 논리부의 출력신호에 응답하여 상기 제1 워드라인 인에이블신호를 생성하는 제1 신호출력부를 포함하는 워드라인 인에이블 신호 생성회로. And a first signal output unit configured to generate the first word line enable signal in response to an output signal of the third logic unit. 제11항에 있어서, 상기 제1 신호출력부는 상기 제3 논리부의 출력신호에 응답하여 상기 제1 워드라인 인에이블신호 출력단을 풀다운 구동하는 NMOS 트랜지스 터인 것을 특징으로 하는 워드라인 인에이블 신호 생성회로.12. The word line enable signal generation circuit of claim 11, wherein the first signal output unit is an NMOS transistor that pulls down the first word line enable signal output terminal in response to an output signal of the third logic unit. . 제 10항에 있어서, 상기 제2 워드라인 인에이블신호 생성부는 The method of claim 10, wherein the second word line enable signal generation unit 적어도 하나의 로우액티브 신호와 테스트모드 신호를 입력받아 상기 테스트모드 신호에 응답하여 인에이블되는 제어신호를 생성하는 제어신호 생성부와;A control signal generator for receiving at least one low active signal and a test mode signal and generating a control signal enabled in response to the test mode signal; 상기 제어신호를 소정구간 지연시키는 지연부와;A delay unit for delaying the control signal by a predetermined period; 상기 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 제4 논리부와;A fourth logic unit configured to receive the control signal and the output signal of the delay unit and perform logic operation; 상기 제4 논리부의 출력신호를 버퍼링하는 버퍼 및;A buffer for buffering an output signal of the fourth logic section; 상기 버퍼의 출력신호에 응답하여 상기 제2 워드라인 인에이블신호를 생성하는 제2 신호출력부를 포함하는 워드라인 인에이블 신호 생성회로.And a second signal output unit configured to generate the second word line enable signal in response to an output signal of the buffer. 제13항에 있어서, 상기 제2 신호출력부는 상기 버퍼의 출력신호에 응답하여 상기 제2 워드라인 인에이블신호 출력단을 풀다운 구동하는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 인에이블 신호 생성회로.The word line enable signal generation circuit of claim 13, wherein the second signal output unit is an NMOS transistor configured to pull-down the second word line enable signal output terminal in response to an output signal of the buffer. 제11항에 있어서, 상기 제1 논리부는 The method of claim 11, wherein the first logic unit 상기 다수의 퓨즈리페어 신호 중 하나 이상이 인에이블 되는 경우 인에이블된 출력신호를 출력하는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로. And when one or more of the plurality of fuse repair signals are enabled, output the enabled output signal. 제11항에 있어서, 상기 제2 논리부는 논리곱 연산을 수행하고, 상기 제3 논리부는 부정논리합 연산을 수행하는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로. 12. The word line enable signal generation circuit of claim 11, wherein the second logic unit performs an AND operation, and the third logic unit performs an NOR operation. 제13항에 있어서, 상기 제4 논리부는 상기 제어신호와 상기 지연부의 출력신호를 입력받아 부정논리곱 연산을 수행하는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로.The word line enable signal generation circuit of claim 13, wherein the fourth logic unit is configured to receive a negative logic product by receiving the control signal and the output signal of the delay unit. 제13항에 있어서, 상기 적어도 하나의 로우액티브 신호는 The method of claim 13, wherein the at least one low active signal is 소정의 셀블럭을 인에이블 시키기 위한 제1 로우액티브신호와, 셀블럭이 포함된 뱅크에서 인에이블되는 워드라인의 수에 의해 결정되는 소정 모드를 선택하기 위한 제 2 로우액티브신호 및, 상기 소정 모드 상태에서 워드라인 인에이블신호를 인에이블 시키기 위해 토글링되는 제3 로우액티브신호를 포함하는 워드라인 인에이블 신호 생성회로.A first low active signal for enabling a predetermined cell block, a second low active signal for selecting a predetermined mode determined by the number of word lines enabled in a bank including the cell block, and the predetermined mode And a third low active signal toggled to enable the word line enable signal in a state. 제13항에 있어서, 상기 제어신호 생성부는 The method of claim 13, wherein the control signal generator 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 풀업구동부와;A pull-up driving unit configured to pull-up the control signal output terminal in response to the test mode signal and the first to third low active signals; 상기 테스트모드 신호 및 상기 제1 내지 제3 로우액티브신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 풀다운구동부를 포함하는 워드라인 인에이블 신호 생성회로.And a pull-down driver configured to pull-down the control signal output terminal in response to the test mode signal and the first to third low active signals. 제19항에 있어서, 상기 풀업구동부는 The method of claim 19, wherein the pull-up driving unit 내부전압단과 상기 제어신호 출력단 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제어신호 출력단을 풀업 구동하는 제1 풀업소자와;A first pull-up element connected between an internal voltage terminal and the control signal output terminal and configured to pull-up the control signal output terminal in response to the test mode signal; 상기 내부전압단과 상기 제어신호 출력단 사이에 직렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 동작하는 제2 내지 제 4 풀업소자를 포함하는 워드라인 인에이블 신호 생성회로.And second to fourth pull-up elements connected in series between the internal voltage terminal and the control signal output terminal and operating in response to the first to third low active signals. 제 19항에 있어서, 상기 풀다운구동부는 The method of claim 19, wherein the pull-down driving unit 접지단과 제1 노드 사이에 연결되어, 상기 테스트모드 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자와;A first pull-down element connected between a ground terminal and a first node to pull down the first node in response to the test mode signal; 상기 제1 노드와 상기 제어신호 출력단 사이에 서로 병렬로 연결되어, 상기 제1 내지 제3 로우액티브 신호에 응답하여 상기 제어신호 출력단을 풀다운 구동하는 제2 내지 제4 풀다운소자를 포함하는 워드라인 인에이블 신호 생성회로.A word line-in connected between the first node and the control signal output terminal in parallel with each other, the second to fourth pull-down elements driving down the control signal output terminal in response to the first to third low active signals; Able signal generation circuit. 제1항 또는 제9항에 있어서, 상기 테스트모드 신호가 인에이블되는 경우 상기 메인워드라인 인에이블 신호와 상기 서브워드라인 인에이블 신호가 모두 인에이블되는 것을 특징으로 하는 워드라인 인에이블 신호 생성회로.10. The word line enable signal generation circuit of claim 1 or 9, wherein the main word line enable signal and the sub word line enable signal are both enabled when the test mode signal is enabled. .
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