KR100790569B1 - Mode register set signal generator - Google Patents

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Abstract

본 발명은 칩셀렉트신호, 로우 어드레스 스트로브신호, 컬럼 어드레스 스트로브 신호 및 기입 인에이블신호를 입력받아, 상기 입력된 신호들의 논리연산을 통해 디코딩된 디코딩신호를 생성하는 디코딩부와; 상기 디코딩신호에 포함된 글리치 성분을 제거하기 위해 상기 디코딩신호와 상기 디코딩신호의 지연신호를 논리연산하여 제 1 차동 입력신호 및 제 2 차동 입력신호를 생성하는 차동 입력신호 생성부와; 상기 제 1 차동 입력신호와 제 2 차동 입력신호를 차동증폭하여 출력신호를 생성하는 차동 증폭부 및; 상기 차동 증폭부의 출력신호에 응답하여 모드 레지스터 셋신호를 생성하는 모드 레지스터 셋신호 생성부를 포함하는 모드 레지스터 셋신호 생성회로를 제공한다.The present invention includes a decoding unit for receiving a chip select signal, a row address strobe signal, a column address strobe signal, and a write enable signal to generate a decoded decoded signal through a logical operation of the input signals; A differential input signal generator for generating a first differential input signal and a second differential input signal by performing a logical operation on the decoded signal and a delayed signal of the decoded signal to remove a glitch component included in the decoded signal; A differential amplifier for differentially amplifying the first differential input signal and the second differential input signal to generate an output signal; A mode register set signal generation circuit including a mode register set signal generation unit generating a mode register set signal in response to an output signal of the differential amplifier.

모드 레지스터 셋신호, 글리치 Mode Register Set Signal, Glitch

Description

모드 레지스터 셋신호 생성회로{Mode register set signal generator}Mode register set signal generator circuit

도 1은 종래의 모드 레지스터 셋신호 생성회로의 회로도이다.1 is a circuit diagram of a conventional mode register set signal generation circuit.

도 2는 종래의 모드 레지스터 셋신호 생성회로의 동작 파형도이다.2 is an operation waveform diagram of a conventional mode register set signal generation circuit.

도 3은 종래의 모드 레지스터 셋신호 생성회로에서 글리치에 의해 비정상적인 모드 레지스터 셋신호가 생성되는 것을 보여주는 파형도이다.3 is a waveform diagram illustrating that an abnormal mode register set signal is generated by a glitch in a conventional mode register set signal generation circuit.

도 4는 본 발명의 실시예에 따른 모드 레지스터 셋신호 생성회로의 회로도이다.4 is a circuit diagram of a mode register set signal generation circuit according to an embodiment of the present invention.

도 5는 본 발명의 모드 레지스터 셋신호 생성회로의 동작 파형도이다.5 is an operational waveform diagram of a mode register set signal generation circuit of the present invention.

도 6은 본 발명의 모드 레지스터 셋신호 생성회로에서 글리치가 제거되는 것을 보여주는 파형도이다.6 is a waveform diagram showing that glitches are removed in the mode register set signal generation circuit of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

110 : 디코딩부 120 : 차동 입력신호 생성부110: decoding unit 120: differential input signal generation unit

130 : 차동 증폭부 140 : 모드 레지스터 셋신호 생성부130: differential amplifier 140: mode register set signal generator

P21 - P24 : PMOS 트랜지스터 N21 - N25 : NMOS 트랜지스터P21-P24: PMOS transistor N21-N25: NMOS transistor

ND21 - ND24 : 낸드 게이트 IV21 -IV27: 인버터ND21-ND24: NAND gate IV21 -IV27: Inverter

본 발명은 모드 레지스터 셋신호 생성회로에 관한 것으로, 더욱 구체적으로는 차동 입력신호에 생성되는 글리치를 방지하여 비정상적인 모드 레지스터 셋 신호의 생성을 막고, 칩의 오동작을 방지할 수 있도록 한 모드 레지스터 셋신호 생성회로에 관한 것이다.The present invention relates to a mode register set signal generation circuit, and more particularly, to prevent a glitch generated in a differential input signal, to prevent abnormal mode register set signal generation, and to prevent chip malfunction. It relates to a generation circuit.

일반적으로 레지스터 셋(register set)은 DDR SDRAM(Double data rate synchronous DRAM)의 동작중 특별한 기능들을 정의하기 위하여 사용된다. 레지스터 셋은 모드 레지스터 셋(MRS, mode register set)과 확장모드 레지스터 셋(EMRS, extended mode register set)으로 구성된다. 모드 레지스터 셋과 확장모드 레지스터 셋은 모드 레지스터 설정명령과 함께 어드레스 핀에 인가되는 값으로, 이에 의해 DDR DRAM 동작의 특별한 모드들이 설정되며, 설정된 모드 레지스터 셋과 확장 모드 레지스터 셋은 다시 프로그래밍하거나 또는 소자의 전원이 나갈때 까지 유지된다.In general, register sets are used to define special functions during operation of DDR double data rate synchronous DRAM (SDRAM). The register set includes a mode register set (MRS) and an extended mode register set (EMRS). The mode register set and extended mode register set are values applied to the address pin with the mode register set command, thereby setting special modes of DDR DRAM operation, and reconfiguring the set mode register and extended mode register set It remains until the power goes out.

도 1은 종래의 모드 레지스터 셋신호 생성회로의 회로도를 도시한 것이다. 도 1을 참조하면, 종래의 모드 레지스터 셋신호 생성회로는 차동 입력신호 생성부(10), 차동 증폭부(20) 및 모드 레지스터 셋신호 생성부(30)를 구비한다. 1 is a circuit diagram of a conventional mode register set signal generation circuit. Referring to FIG. 1, a conventional mode register set signal generation circuit includes a differential input signal generator 10, a differential amplifier 20, and a mode register set signal generator 30.

상기 차동 입력신호 생성부(10)는 칩셀렉트신호(cs2b), 로우 어드레스 스트 로브신호(ras2b), 컬럼 어드레스 스트로브신호(cas2b) 및 기입 인에이블신호(we2b)를 디코딩하여 제 1 및 제 2 차동입력신호(in1, inb1)를 생성한다. 상기 차동입력신호(in1, inb1)는 서로 반대 위상을 갖는다. 상기 차동 증폭부(20)는 클럭신호(clkp)에 의해 인에이블되어 상기 차동입력 신호생성부(10)로부터 제공되는 차동입력신호(in1, inb1)를 차동증폭하여 출력신호(out1)를 생성한다. 상기 모드 레지스터 셋신호 생성부(30)는 상기 차동 증폭부(20)에서 생성된 출력신호(out1)와 라스 아이들신호(rasidle)를 입력하여 모드 레지스터 셋신호(mrsp1)를 생성한다.The differential input signal generator 10 decodes the chip select signal cs2b, the row address strobe signal ras2b, the column address strobe signal cas2b, and the write enable signal we2b to decode the first and second differentials. Generate input signals in1 and inb1. The differential input signals in1 and inb1 have opposite phases to each other. The differential amplifier 20 is enabled by a clock signal clkp and differentially amplifies the differential input signals in1 and inb1 provided from the differential input signal generator 10 to generate an output signal out1. . The mode register set signal generator 30 inputs an output signal out1 and a ras idle signal generated by the differential amplifier 20 to generate a mode register set signal mrsp1.

상기 차동 입력신호 생성부(10)는 도 2에서와 같이, 칩셀렉트신호(cs2b)와 로우 어드레스 스트로브신호(ras2b)가 모두 하이상태로 되고, 컬럼 어드레스 스트로브신호(cas2b) 및 기입 인에이블신호(we2b)가 모두 하이상태로 되면, 노드(a1, b1)이 각각 하이레벨로 되어, 하이레벨의 제 1 차동입력신호 (in1)와 로우레벨의 제 2 차동입력신호(in1b)를 생성한다. As shown in FIG. 2, the differential input signal generator 10 has both the chip select signal cs2b and the row address strobe signal ras2b high, and the column address strobe signal cas2b and the write enable signal ( When we2b is both high, the nodes a1 and b1 become high level, respectively, to generate a high level first differential input signal in1 and a low level second differential input signal in1b.

클럭신호(clkp)에 의해 NMOS 트랜지스터(N15)가 턴-온되면, 차동 증폭부(20)는 상기 차동 입력신호 생성부(10)로부터의 상기 제 1 및 제 2 차동입력신호(in1, inb1)를 차동증폭하여 출력신호(out1)를 생성한다. 상기 차동 증폭부(20)는 상기 제 1 차동입력신호(in1)이 하이레벨이고 제 2 차동 입력신호(inb1)가 로우레벨인 구간에서, 상기 클럭신호(clkp)가 로우레벨에서 하이레벨로 천이될 때 하이레벨의 출력신호(out1)를 생성한다. 한편, 클럭신호(clkp)가 하이레벨에서 로우레벨로 천이되면 상기 차동 증폭부(20)는 로우레벨의 출력신호(out1)를 생성한다.When the NMOS transistor N15 is turned on by the clock signal clkp, the differential amplifier 20 may provide the first and second differential input signals in1 and inb1 from the differential input signal generator 10. Differentially amplifies to generate an output signal out1. The differential amplifier 20 transitions the clock signal clkp from a low level to a high level in a section in which the first differential input signal in1 is at a high level and the second differential input signal inb1 is at a low level. The high level output signal out1 is generated. On the other hand, when the clock signal clkp transitions from the high level to the low level, the differential amplifier 20 generates a low level output signal out1.

상기 모드 레지스터 셋신호 생성부(30)는 상기 차동 증폭부(20)로부터 제공 되는 출력신호(out1)와 라스 아이들신호(rasidle)를 입력받아, 두 신호가 모두 하이레벨인 구간에서 하이레벨의 모드 레지스터 셋신호(mrsp1)를 생성한다.The mode register set signal generator 30 receives an output signal out1 and a ras idle signal provided from the differential amplifier 20, and a high level mode in a period where both signals are high level. The register set signal mrsp1 is generated.

그런데, 이와 같이 동작하는 종래의 모드 레지스터 셋신호 생성회로에 있어 글리치에 의해 비정상적인 모드 레지스터 셋신호가 생성되는 문제가 발생하였는데, 이를 도 3을 참조하여 설명하면 다음과 같다. 도 3에서 보는 바와 같이, 모드 레지스터 셋신호 생성구간이 아닌 구간에서 칩셀렉트신호(cs2b)의 하이레벨 구간과 로우 어드레스 스트로브신호(ras2b)의 하이레벨구간이 오버랩되는 구간(T1)이 존재하게 되면, 상기 차동 입력신호 생성부(10)의 낸드 게이트(ND11)는 상기 오버랩 구간(T1)에서 로우레벨을 출력하고, 이에 따라 노드(a1)에 하이레벨의 글리치가 생성된다. However, in the conventional mode register set signal generation circuit operating as described above, a problem arises in that an abnormal mode register set signal is generated by a glitch, which will be described below with reference to FIG. 3. As shown in FIG. 3, when there is a section T1 in which the high level section of the chip select signal cs2b and the high level section of the row address strobe signal ras2b overlap in the section other than the mode register set signal generation section. The NAND gate ND11 of the differential input signal generator 10 outputs a low level in the overlap period T1, and thus a high level glitches are generated at the node a1.

이때, 상기 오버랩 구간(T1)에서 노드(b1)는 하이레벨이므로, 제1차동 입력신호(in1)는 하이레벨로 되고, 제 2 차동 입력신호(inb1)는 로우레벨로 되며, 그 결과 상기 차동 증폭부(20)는 하이레벨의 출력신호(out1)를 생성하게 된다. 상기 하이레벨의 출력신호(out1)는 상기 모드 레지스터 셋신호 생성부(30)로 제공되므로, 도 3에서와 같이 하이레벨의 모드 레지스터 셋신호(mrsp1)를 생성한다. 그 결과, 모드 레지스터 셋팅구간이 아닌 구간에서, 하이레벨의 모드 레지스터 셋신호(mrsp1)가 비정상적으로 생성되어, 반도체 칩의 오동작이 유발되는 문제가 발생하였다. At this time, since the node b1 is at the high level in the overlap period T1, the first differential input signal in1 is at the high level, and the second differential input signal inb1 is at the low level. The amplifier 20 generates a high level output signal out1. Since the high level output signal out1 is provided to the mode register set signal generator 30, a high level mode register set signal mrsp1 is generated as shown in FIG. 3. As a result, in a section other than the mode register setting section, a high level mode register set signal mrsp1 is abnormally generated, causing a malfunction of the semiconductor chip.

따라서, 본 발명이 이루고자 하는 기술적 과제는 차동 입력신호에 생성되는 글리치를 방지하여 비정상적인 모드 레지스터 셋 신호의 생성을 막고, 칩의 오동작을 방지할 수 있도록 한 모드 레지스터 셋신호 생성회로를 제공하는 데 그 목적이 있다.Accordingly, an aspect of the present invention is to provide a mode register set signal generation circuit for preventing generation of abnormal mode register set signals by preventing glitches generated in differential input signals and preventing chip malfunction. There is a purpose.

상기 기술적 과제를 달성하기 위하여, 본 발명은 칩셀렉트신호, 로우 어드레스 스트로브신호, 컬럼 어드레스 스트로브 신호 및 기입 인에이블신호를 입력받아, 상기 입력된 신호들의 논리연산을 통해 디코딩된 디코딩신호를 생성하는 디코딩부와; 상기 디코딩신호에 포함된 글리치 성분을 제거하기 위해 상기 디코딩신호와 상기 디코딩신호의 지연신호를 논리연산하여 제 1 차동 입력신호 및 제 2 차동 입력신호를 생성하는 차동 입력신호 생성부와; 상기 제 1 차동 입력신호와 제 2 차동 입력신호를 차동증폭하여 출력신호를 생성하는 차동 증폭부 및; 상기 차동 증폭부의 출력신호에 응답하여 모드 레지스터 셋신호를 생성하는 모드 레지스터 셋신호 생성부를 포함하는 모드 레지스터 셋신호 생성회로를 제공한다.
본 발명에서, 상기 차동 입력신호 생성부는 상기 디코딩 신호를 소정 구간 지연시키는 글리치 제거부; 및 상기 글리치 제거부의 출력신호와 상기 디코딩신호를 논리연산하여 상기 제 1 차동 입력신호 및 상기 제 2 차동 입력신호를 생성하는 신호 생성부를 포함한다.In order to achieve the above technical problem, the present invention receives a chip select signal, a row address strobe signal, a column address strobe signal and a write enable signal, and decoding to generate a decoded decoded signal through a logical operation of the input signals. Wealth; A differential input signal generator for generating a first differential input signal and a second differential input signal by performing a logical operation on the decoded signal and a delayed signal of the decoded signal to remove a glitch component included in the decoded signal; A differential amplifier for differentially amplifying the first differential input signal and the second differential input signal to generate an output signal; A mode register set signal generation circuit including a mode register set signal generation unit generating a mode register set signal in response to an output signal of the differential amplifier.
In the present invention, the differential input signal generator comprises a glitch removal unit for delaying the decoding signal by a predetermined period; And a signal generator configured to generate the first differential input signal and the second differential input signal by performing a logic operation on the output signal of the glitch removing unit and the decoding signal.

삭제delete

본 발명에 있어서, 상기 글리치 제거부는 상기 디코딩신호를 지연시켜 주기 위한 제 1 인터버 및 제 2 인버터를 구비하며, 상기 제 1 및 제 2 인버터는 PMOS 및 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 것이 바람직하다.In the present invention, the glitch eliminator comprises a first interleaver and a second inverter for delaying the decoded signal, wherein the first and second inverters are composed of CMOS transistors composed of PMOS and NMOS transistors, respectively. It is preferable to characterize.

본 발명에 있어서, 상기 제1인버터는 PMOS 트랜지스터의 길이가 NMOS 트랜지스터의 길이보다 크고, 상기 제2인버터는 NMOS 트랜지스터의 길이가 PMOS 트랜지스터의 길이보다 큰 것을 특징으로 하는 것이 바람직하다.In the present invention, the length of the first inverter PMOS transistor is larger than the length of the NMOS transistor, the second inverter is preferably characterized in that the length of the NMOS transistor is larger than the length of the PMOS transistor.

본 발명에 있어서, 상기 신호 생성부는 상기 디코딩신호와 상기 글리치 제거부의 출력신호를 입력받아 상기 제 1 차동 입력신호를 생성하는 논리소자와, 상기 논리소자의 출력신호를 버퍼링하여 상기 제 2 차동 입력신호를 생성하는 버퍼로 구성되는 것이 바람직하다.In an embodiment of the present invention, the signal generation unit receives the decoding signal and the output signal of the glitch canceling unit and generates a first differential input signal, a logic element for buffering the output signal of the logic element and the second differential input It is preferably composed of a buffer that generates a signal.

본 발명에 있어서, 상기 논리소자는 디코딩신호와 상기 글리치 제거부의 출력신호를 입력받아 부정논리합 연산을 수행하는 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the logic element performs a negative logic sum operation upon receiving a decoding signal and an output signal of the glitch removing unit.

본 발명에 있어서, 상기 디코딩부는 상기 칩셀렉트 신호와 상기 로우 어드레스 스트로브신호를 입력받아 논리곱 연산을 수행하는 제 1 논리소자와, 상기 컬럼 어드레스 스트로브 신호와 상기 기입 인에이블신호를 입력받아 논리곱 연산을 수행하는 제 2 논리소자 및, 상기 제 1 논리소자의 출력신호와 상기 제 2 논리소자의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 상기 디코딩 신호를 생성하는 제 3 논리소자를 포함하여 구성되는 것이 바람직하다.In an embodiment, the decoding unit may be configured to perform a logical AND operation on the chip select signal and the row address strobe signal, and perform an AND operation on the column address strobe signal and the write enable signal. And a second logic element configured to receive an output signal of the first logic element and an output signal of the second logic element, and perform a logical AND operation to generate the decoded signal. It is preferable to be.

본 발명에 있어서, 상기 모드 레지스터 셋신호 생성부는 상기 차동 증폭부의 출력신호와 라스아이들 신호를 입력받아 논리곱 연산을 수행하는 논리소자로 구성된 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the mode register set signal generator comprises a logic element configured to perform an AND operation upon receiving the output signal of the differential amplifier and the idle signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 4는 본 발명의 실시예에 따른 반도체 메모리소자의 모드 레지스터 셋신호 생성회로의 회로도를 도시한 것이다. 4 is a circuit diagram of a mode register set signal generation circuit of a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 모드 레지스터 셋신호 생성회로는 칩셀렉트신호(cs2b), 로우 어드레스 스트로브신호(ras2b), 컬럼 어드레스 스트로브 신호(cas2b) 및 기입 인에이블신호(we2b)를 디코딩하여 디코딩신호(in21)를 생성하는 디코딩부(110)와; 상기 디코딩신호(in21)의 글리치를 제거하여 제 1 차동 입력신호(in2) 및 제 2 차동 입력신호(in2b)를 생성하는 차동 입력신호 생성부(120)와; 상기 제 1 차동 입력신호(in2) 및 제 2 차동 입력신호(in2b)를 차동증폭하여 출력신호(out2)를 생성하는 차동 증폭부(130) 및; 상기 차동 증폭부(130)의 출력신호(out2)와 라스아이들 신호(rasidle)를 입력받아 모드 레지스터 셋신호(mrsp2)를 생성하는 모드 레지스터 셋신호 생성부(140)를 포함하는 모드 레지스터 셋신호 생성회로를 제공한다.Referring to FIG. 4, the mode register set signal generation circuit decodes the chip select signal cs2b, the row address strobe signal ras2b, the column address strobe signal cas2b, and the write enable signal we2b to decode the decoding signal in21. A decoding unit 110 for generating a); A differential input signal generator 120 for generating a first differential input signal in2 and a second differential input signal in2b by removing glitches of the decoding signal in21; A differential amplifier 130 for differentially amplifying the first differential input signal in2 and the second differential input signal in2b to generate an output signal out2; Mode register set signal generation including a mode register set signal generation unit 140 for receiving the output signal (out2) and the radar idle signal (rasidle) of the differential amplifier 130 to generate a mode register set signal mrsp2 Provide a circuit.

여기서, 상기 디코딩부(110)는 상기 칩셀렉트 신호(cs2b)와 상기 로우 어드레스 스트로브신호(ras2b)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트 (ND21)와, 상기 낸드게이트(ND21)의 출력신호를 반전버퍼링하는 인버터(IV21)와; 상기 컬럼 어드레스 스트로브 신호(cas2b)와 상기 기입 인에이블신호(we2b)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND22)와, 상기 낸드게이트(ND22)의 출력신호를 반전버퍼링하는 인버터(IV22) 및; 상기 인버터(IV21)의 출력신호와 상기 인버터(IV22)의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 상기 디코딩 신호(in21)를 생성하는 낸드게이트(ND23)를 포함하여 구성된다.Here, the decoding unit 110 receives the chip select signal cs2b and the row address strobe signal ras2b and performs a NAND gate operation ND21 and an output of the NAND gate ND21. An inverter IV21 for inverting and buffering the signal; NAND gate ND22 that receives the column address strobe signal cas2b and the write enable signal we2b to perform a negative logical multiplication, and an inverter IV22 that inverts the output signal of the NAND gate ND22. ) And; And a NAND gate ND23 configured to receive the output signal of the inverter IV21 and the output signal of the inverter IV22 and perform a negative AND operation to generate the decoded signal in21.

여기서, 상기 차동 입력신호 생성부(120)는 상기 디코딩신호(in21)를 지연시켜 주기 위한 제 1 인터버(IV23) 및 제 2 인버터(IV24)를 구비하며, 상기 제 1 인터버(IV23) 및 제 2 인버터(IV24)는 PMOS 및 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 각각 구성되는 글리치 제거부(122) 및; 상기 글리치 제거부(122)의 출력신호와 상기 디코딩신호(in21)를 입력받아 부정논리합 연산을 하여 상기 제 1 차동 입력신호(in2)를 생성하는 노어게이트(NR21)와 상기 노어게이트(NR21)의 출력신호를 반전 버퍼링하여 상기 제 2 차동 입력신호(in2b)를 생성하는 인버터(IV25)를 포함하는 신호 생성부(124)를 포함하여 구성된다. 여기서, 상기 제1인버터(IV23)는 PMOS 트랜지스터의 길이(length)가 NMOS 트랜지스터의 길이(length)보다 크고, 상기 제2인버터(IV24)는 NMOS 트랜지스터의 길이(length)가 PMOS 트랜지스터의 길이(length)보다 크게 설정되는 것이 바람직하다. 즉, MOS 트랜지스터의 경우 길이(length)가 길어질수록 반응속도가 느려지므로, 상기 제1인버터(IV23)의 경우에는 풀-업 소자인 PMOS 트랜지스터의 길이(length)를 크게 하고, 상기 제2인버터(IV24)의 경우에는 풀-다운 소자인 NMOS 트랜지스터의 길이(length)를 크게 하여 로우레 벨 상태에서 하이레벨로 나타나는 글리치 성분을 소정 구간 지연시킬 수 있다.Here, the differential input signal generator 120 includes a first interleaver IV23 and a second inverter IV24 for delaying the decoded signal in21, and the first interleaver IV23 and The second inverter IV24 includes a glitch removing unit 122 each composed of a CMOS transistor including a PMOS and an NMOS transistor; The NOR gate NR21 and the NOR gate NR21 that receive the output signal of the glitch removing unit 122 and the decoding signal in21 and generate a first differential input signal in2 by performing a negative logic sum operation. And a signal generator 124 including an inverter IV25 for inverting and buffering an output signal to generate the second differential input signal in2b. Here, the length of the PMOS transistor is greater than the length of the NMOS transistor in the first inverter IV23, and the length of the NMOS transistor is greater than the length of the PMOS transistor in the second inverter IV24. It is preferable to set larger than). That is, in the case of the MOS transistor, as the length becomes longer, the reaction speed becomes slow. In the case of the first inverter IV23, the length of the PMOS transistor, which is a pull-up element, is increased, and the second inverter ( In the case of IV24), the length of the NMOS transistor, which is a pull-down device, can be increased to delay the glitch component appearing at a high level in a low level state for a predetermined period.

상기 차동 증폭부(130)는 노드(a)와 접지전원(VSS) 사이에 연결되어, 클럭신호(clkp)에 응답하여 상기 노드(a)를 풀-다운 구동하는 NMOS 트랜지스터(N25)와; 상기 노드(a)와 노드(b) 사이에 연결되어, 상기 제 2 차동 입력신호(in2b)에 응답하여 턴-온되는 NMOS 트랜지스터(N23)와; 상기 노드(a)와 노드(c)사이에 연결되어, 상기 제 1 차동 입력신호(in2)에 응답하여 턴-온되는 NMOS 트랜지스터(N24)와; 상기 노드(b)와 노드(d) 사이에 연결된 NMOS 트랜지스터(N21)와; 상기 노드(d)와 전원전압(VDD) 사이에 연결된 PMOS 트랜지스터(P22); 상기 노드(d)와 전원전압(VDD) 사이에 연결되어, 상기 클럭신호(clkp)에 응답하여 상기 노드(d)를 풀-업 구동하는 PMOS 트랜지스터(P21)와; 상기 노드(c)와 노드(e) 사이에 연결된 NMOS 트랜지스터(N22)와; 상기 노드(e)와 전원전압(VDD) 사이에 연결된 PMOS 트랜지스터(P23)와; 상기 노드(e)와 전원전압(VDD) 사이에 연결되어, 상기 클럭신호(clkp)에 응답하여 상기 노드(e)를 풀-업 구동하는 PMOS 트랜지스터(P24)를 포함하여 구성되되, 상기 NMOS 트랜지스터(N21) 및 PMOS 트랜지스터(P22)는 상기 노드(e)로부터의 신호에 응답하여 턴-온되고, 상기 NMOS 트랜지스터(N22) 및 PMOS 트랜지스터(P23)는 상기 노드(d)로부터의 신호에 응답하여 턴-온된다. 또한, 상기 차동 증폭부(130)는 상기 노드(e)의 신호를 반전 버퍼링하는 인버터(IV26)를 더 포함한다.The differential amplifier 130 is connected between a node (a) and the ground power supply (VSS), the NMOS transistor (N25) for driving the node (a) pull-down in response to a clock signal (clkp); An NMOS transistor (N23) connected between the node (a) and the node (b) and turned on in response to the second differential input signal (in2b); An NMOS transistor (N24) connected between the node (a) and the node (c) and turned on in response to the first differential input signal (in2); An NMOS transistor (N21) connected between the node (b) and the node (d); A PMOS transistor P22 connected between the node d and a power supply voltage VDD; A PMOS transistor (P21) connected between the node (d) and a power supply voltage (VDD) to pull-up the node (d) in response to the clock signal (clkp); An NMOS transistor N22 connected between the node c and the node e; A PMOS transistor P23 connected between the node e and a power supply voltage VDD; And a PMOS transistor P24 connected between the node e and a power supply voltage VDD to pull-up the node e in response to the clock signal clkp. N21 and PMOS transistor P22 are turned on in response to the signal from node e, and the NMOS transistor N22 and PMOS transistor P23 are turned on in response to a signal from node d. Is turned on. In addition, the differential amplifier 130 further includes an inverter IV26 that inverts and buffers the signal of the node e.

상기 모드 레지스터 셋신호 생성부(140)는 상기 차동 증폭부(130)의 출력신호(out2)와 라스아이들 신호(rasidle)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND24) 및 인버터(IV27)로 구성된다.The mode register set signal generation unit 140 receives an output signal out2 and a rasidle signal of the differential amplifier 130 and performs an AND operation to perform an AND operation ND24 and an inverter IV27. It consists of.

상기한 바와 같은 구성을 갖는 본 발명의 모드 레지스터 셋신호 생성회로의 동작을 도 5를 참조하여 설명하면 다음과 같다.The operation of the mode register set signal generation circuit of the present invention having the configuration as described above will be described with reference to FIG.

먼저, 칩셀렉트신호(cs2b)와 로우 어드레스 스트로브신호(ras2b)가 모두 하이레벨이 되면 낸드게이트(ND21)의 출력신호가 로우레벨로 되고, 인버터(IV21)의 출력신호(a2)는 하이레벨이 된다. 한편, 컬럼 어드레스 스트로브신호(cas2b) 및 기입 인에이블신호(we2b)가 모두 하이레벨로 되면, 낸드게이트(ND22)의 출력신호가 로우레벨로 되고, 인버터(IV22)의 출력신호(b2)는 하이레벨이 된다. 따라서, 상기 인버터(IV21)의 출력신호(a2)와 인버터(IV22)의 출력신호(b2)를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND23)의 출력신호(in21)는 로우레벨로 된다.First, when both the chip select signal cs2b and the row address strobe signal ras2b become high level, the output signal of the NAND gate ND21 becomes low level, and the output signal a2 of the inverter IV21 becomes high level. do. On the other hand, when both the column address strobe signal cas2b and the write enable signal we2b become high level, the output signal of the NAND gate ND22 becomes low level, and the output signal b2 of the inverter IV22 becomes high. It becomes a level. Accordingly, the output signal in21 of the NAND gate ND23 which receives the output signal a2 of the inverter IV21 and the output signal b2 of the inverter IV22 and performs an AND logic operation becomes low level. .

다음으로, 상기 낸드게이트(ND23)의 출력신호(in21)는 노어게이트(NR21)의 일입력으로 제공되고, 또한 복수의 인버터(IV23, IV24)로 구성된 글리치 제거부(122)를 통해 지연되어 노어게이트(NR21)의 타입력으로 제공된다. 노어게이트(NR21)는 상기 낸드게이트(ND23)의 출력신호(in21)와 상기 인버터(IV24)의 출력신호(in22)를 입력받아 제 1 차동 입력신호(in2)를 생성하고, 인버터(IV25)는 상기 제 1 차동 입력신호(in2)를 반전버퍼링하여 제2차동 입력신호(in2b)를 생성한다.Next, the output signal in21 of the NAND gate ND23 is provided as one input of the NOR gate NR21, and is delayed through the glitch removing unit 122 including the plurality of inverters IV23 and IV24. It is provided with the type force of the gate NR21. The NOR gate NR21 receives the output signal in21 of the NAND gate ND23 and the output signal in22 of the inverter IV24 to generate a first differential input signal in2, and the inverter IV25 is The first differential input signal in2 is inverted buffered to generate a second differential input signal in2b.

한편, 클럭신호(clkp)가 로우레벨에서 하이레벨로 천이되면 차동 증폭부(130)의 NMOS 트랜지스터(N25)가 턴-온되고, 상기 제 1 및 제 2 차동 입력신호(in2, in2b)는 래치형 CMOS 인버터를 구성하는 PMOS 및 NMOS 트랜지스터(P22, N21)과 (P23, N22)에 의해 래치되고, NMOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)에 의해 차동 증폭되어 인버터(IV26)를 통해 출력된다. 이때, 제 1 차동 입력신호(in2)가 하이레벨이고 제 2 차동 입력신호(in2b)가 로우레벨인 구간에서, 상기 클럭신호(clkp)가 하이레벨로 천이되는 순간에 상기 차동 증폭부(130)는 인버터(IV26)를 통해 하이레벨의 출력신호(out2)를 생성하고, 클럭신호(clkp)가 하이레벨에서 로우레벨로 천이되면 상기 차동 증폭부(130)는 인버터(IV26)를 통해 로우레벨의 출력신호(out2)를 생성한다.Meanwhile, when the clock signal clkp transitions from a low level to a high level, the NMOS transistor N25 of the differential amplifier 130 is turned on and the first and second differential input signals in2 and in2b are latched. Latched by the PMOS and NMOS transistors P22 and N21 and P23 and N22 constituting the type CMOS inverter, differentially amplified by the NMOS transistor N23 and the NMOS transistor N24 and output through the inverter IV26. . In this case, the differential amplifying unit 130 at the moment when the clock signal clkp transitions to the high level in a period in which the first differential input signal in2 is high level and the second differential input signal in2b is low level. Generates an output signal out2 having a high level through the inverter IV26, and when the clock signal clkp transitions from the high level to the low level, the differential amplification unit 130 generates the low level through the inverter IV26. Generate the output signal out2.

이후, 상기 차동 증폭부(130)의 출력신호(out2)는 낸드게이트(ND24)의 일입력으로 제공되고, 라스 아이들신호(rasidle)가 상기 낸드게이트(ND24)의 타입력으로 제공된다. 따라서, 상기 모드 레지스터 셋신호 생성부(140)는 상기 라스 아이들신호(rasidle)와 상기 출력신호(out2)가 하이레벨인 구간에서 인버터(IV27)를 통해 하이레벨의 모드 레지스터 셋신호(mrsp2)를 생성한다.Thereafter, the output signal out2 of the differential amplifier 130 is provided to one input of the NAND gate ND24, and a ras idle signal is provided as a type force of the NAND gate ND24. Accordingly, the mode register set signal generation unit 140 receives the high level mode register set signal mrsp2 through the inverter IV27 in the period where the ras idle signal and the output signal out2 are high level. Create

본 발명의 모드 레지스터 셋신호 생성회로는 글리치가 생성되는 경우 이를 제거하여 비정상적인 모드 레지스터 셋신호가 생성되는 것을 방지하는데, 이를 도 6을 참조하여 설명하면 다음과 같다. 도 6에서 보는 바와 같이, 모드 레지스터 셋신호(mrsp2) 생성구간이 아닌 구간에서 칩셀렉트신호(cs2b)의 하이레벨 구간과 로우 어드레스 스트로브신호(ras2b)의 하이레벨구간이 오버랩되는 구간(T2)이 존재하게 되면, 상기 디코딩부(110)의 낸드게이트(ND21)는 상기 오버랩 구간(T2)에서 로우레벨의 출력신호를 생성한다.The mode register set signal generation circuit of the present invention prevents an abnormal mode register set signal from being generated when the glitch is generated, which will be described below with reference to FIG. 6. As shown in FIG. 6, a section T2 in which the high level section of the chip select signal cs2b and the high level section of the row address strobe signal ras2b overlap in the section other than the generation section of the mode register set signal mrsp2 is generated. When present, the NAND gate ND21 of the decoding unit 110 generates an output signal having a low level in the overlap period T2.

상기 낸드 게이트(ND21)의 출력신호는 인버터(IV21)를 통해 반전되어 노드 (a2)에 하이레벨의 글리치를 생성케 한다. 낸드게이트(ND23)는 상기 인버터(IV21)의 하이레벨 출력신호와 상기 인버터(IV22)의 하이레벨 출력신호를 두 입력으로 하여 상기 오버랩구간(T2)에서 로우레벨의 출력신호(in21)를 생성하여 상기 차동 입력신호 생성부(120)로 제공한다.The output signal of the NAND gate ND21 is inverted through the inverter IV21 to generate a high level glitches at the node a2. The NAND gate ND23 generates a low level output signal in21 in the overlap section T2 by using the high level output signal of the inverter IV21 and the high level output signal of the inverter IV22 as two inputs. The differential input signal generator 120 is provided.

상기 낸드게이트(ND23)의 출력신호(in21)는 상기 차동 입력신호 생성부(120)의 노어게이트(NR21)의 일입력으로 제공됨과 동시에, 지연수단인 복수의 인버터(IV23, IV24)를 통해 지연되어, 상기 노아 게이트(NR21)의 타입력으로 제공된다. 그런데, 도 6에 도시된 바와 같이, 노아 게이트(NR21)의 일입력에는 글리치에 의해 생성된 상기 로우레벨의 낸드게이트(ND23)의 출력신호(in21)가 인가되지만, 타입력에는 상기 복수의 인버터(IV23, IV24)를 통해 상기 낸드게이트(ND23)의 출력신호(in21)가 지연되어 생성된 지연신호(in22)가 제공되게 된다. 그러므로, 상기 노아 게이트(NR21)에 제공되는 두 입력신호가 로우레벨인 구간이 오버랩되지 않게 된다. 그러므로, 상기 노아 게이트(NR21)는 글리치에 무관하게 로우레벨의 제 1 차동 입력신호(in2)를 생성하게 되고, 상기 인버터(IV25)는 상기 노아 게이트(NR21)의 출력신호(in2)를 반전시켜 하이레벨의 제 2 차동 입력신호(in2b)를 정상적으로 생성하게 된다. 상기 차동 증폭부(130)는 정상적인 제 1 및 제 2 차동 입력신호(in2, in2b)를 입력받아 로우레벨의 출력신호(out2)를 정상적으로 출력하고, 이에 따라 모드 레지스터 셋신호 생성부(140)는 로우레벨의 모드 레지스터 셋신호(mrsp2)를 생성한다. 즉, 칩셀렉트신호(cs2b)의 하이레벨 구간과 로우 어드레스 스트로브신호(ras2b)의 하이레벨구간이 오버랩되는 구간(T2)이 존재해도, 글리치 제거부(122)에 의한 디코딩신호(in21)의 지연으로 제 1 및 제 2 차동 입력신호(in2, in2b)에 발생하는 글리치를 방지할 수 있고, 그 결과 비정상적인 모드 레지스터 셋신호(mrsp2)의 생성을 막아 칩의 오동작을 방지할 수 있게 된다. The output signal in21 of the NAND gate ND23 is provided as one input of the NOR gate NR21 of the differential input signal generator 120 and is delayed through a plurality of inverters IV23 and IV24 which are delay means. To the type force of the NOR gate NR21. 6, the output signal in21 of the low-level NAND gate ND23 generated by the glitch is applied to one input of the NOR gate NR21, but the plurality of inverters are applied to the type force. The delay signal in22 generated by delaying the output signal in21 of the NAND gate ND23 through IV23 and IV24 is provided. Therefore, the section in which the two input signals provided to the NOR gate NR21 is at a low level does not overlap. Therefore, the NOR gate NR21 generates the first differential input signal in2 having a low level regardless of the glitch, and the inverter IV25 inverts the output signal in2 of the NOR gate NR21. The second differential input signal in2b of the high level is normally generated. The differential amplifier 130 receives the normal first and second differential input signals in2 and in2b and outputs the low level output signal out2 normally. Accordingly, the mode register set signal generator 140 A low level mode register set signal mrsp2 is generated. That is, even if there is a section T2 where the high level section of the chip select signal cs2b and the high level section of the row address strobe signal ras2b overlap, the delay of the decoding signal in21 by the glitch removing unit 122 is delayed. As a result, the glitch generated in the first and second differential input signals in2 and in2b can be prevented, and as a result, an abnormal mode register set signal mrsp2 can be prevented from occurring, thereby preventing chip malfunction.

상기에서 본 발명에 따른 모드 레지스터 셋신호 생성회로는 비록 칩셀렉트신호(cs2b)의 하이레벨 구간과 로우 어드레스 스트로브신호(ras2b)의 하이레벨구간이 오버랩되는 구간(T2)에서 발생하는 글리치를 방지할 수 있는 경우만을 예를 들어 설명했지만, 컬럼 어드레스 스트로브신호(cas2b)의 하이레벨 구간과 기입 인에이블신호(we2b)의 하이레벨구간이 오버랩되는 구간에서 발생하는 글리치 방지에도 마찬가지로 적용될 수 있다.The mode register set signal generation circuit according to the present invention prevents glitches occurring in the section T2 where the high level section of the chip select signal cs2b and the high level section of the row address strobe signal ras2b overlap. Although only the cases where possible are described, the same applies to the prevention of glitch occurring in a section in which the high level section of the column address strobe signal cas2b and the high level section of the write enable signal we2b overlap.

이상 설명한 바와 같이, 본 발명에 따른 모드 레지스터 셋신호 생성회로는 디코딩신호를 소정구간 지연시켜 차동 입력신호에 글리치가 생성되지 않도록 함으로써, 비정상적인 모드 레지스터 셋 신호의 생성을 막고, 칩의 오동작을 방지할 수 있는 이점을 가진다.As described above, the mode register set signal generation circuit according to the present invention delays the decoding signal by a predetermined period so that glitches are not generated in the differential input signal, thereby preventing abnormal mode register set signal generation and preventing chip malfunction. Has the advantage.

Claims (8)

칩셀렉트신호, 로우 어드레스 스트로브신호, 컬럼 어드레스 스트로브 신호 및 기입 인에이블신호를 입력받아, 상기 입력된 신호들의 논리연산을 통해 디코딩된 디코딩신호를 생성하는 디코딩부와;A decoder which receives a chip select signal, a row address strobe signal, a column address strobe signal, and a write enable signal and generates a decoded decoded signal through a logical operation of the input signals; 상기 디코딩신호에 포함된 글리치 성분을 제거하기 위해 상기 디코딩신호와 상기 디코딩신호의 지연신호를 논리연산하여 제 1 차동 입력신호 및 제 2 차동 입력신호를 생성하는 차동 입력신호 생성부와;A differential input signal generator for generating a first differential input signal and a second differential input signal by performing a logical operation on the decoded signal and a delayed signal of the decoded signal to remove a glitch component included in the decoded signal; 상기 제 1 차동 입력신호와 제 2 차동 입력신호를 차동증폭하여 출력신호를 생성하는 차동 증폭부 및;A differential amplifier for differentially amplifying the first differential input signal and the second differential input signal to generate an output signal; 상기 차동 증폭부의 출력신호에 응답하여 모드 레지스터 셋신호를 생성하는 모드 레지스터 셋신호 생성부를 포함하는 모드 레지스터 셋신호 생성회로.And a mode register set signal generator configured to generate a mode register set signal in response to an output signal of the differential amplifier. 제 1항에 있어서, 상기 차동 입력신호 생성부는 The method of claim 1, wherein the differential input signal generation unit 상기 디코딩 신호를 소정 구간 지연시키는 글리치 제거부; 및 A glitch removal unit delaying the decoded signal by a predetermined period; And 상기 글리치 제거부의 출력신호와 상기 디코딩신호를 논리연산하여 상기 제 1 차동 입력신호 및 상기 제 2 차동 입력신호를 생성하는 신호 생성부를 구비하는 것을 특징으로 하는 모드 레지스터 셋신호 생성회로.And a signal generator for generating the first differential input signal and the second differential input signal by performing a logic operation on the output signal of the glitch removing unit and the decoding signal. 제 2 항에 있어서, The method of claim 2, 상기 글리치 제거부는 상기 디코딩신호를 지연시켜 주기 위한 제 1 인터버 및 제 2 인버터를 구비하며,The glitch removing unit includes a first inverter and a second inverter for delaying the decoded signal. 상기 제 1 및 제 2 인버터는 PMOS 및 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 모드 레지스터 셋신호 생성회로.And the first and second inverters are each composed of CMOS transistors composed of PMOS and NMOS transistors. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1인버터는 PMOS 트랜지스터의 길이가 NMOS 트랜지스터의 길이보다 크고, 상기 제2인버터는 NMOS 트랜지스터의 길이가 PMOS 트랜지스터의 길이보다 큰 것을 특징으로 하는 모드 레지스터 셋신호 생성회로.And the first inverter has a length greater than that of the NMOS transistor, and the second inverter has a length greater than the length of the PMOS transistor. 제 2항에 있어서, The method of claim 2, 상기 신호 생성부는 상기 디코딩신호와 상기 글리치 제거부의 출력신호를 입력받아 상기 제 1 차동 입력신호를 생성하는 논리소자와, The signal generation unit receives the decoding signal and the output signal of the glitch removing unit and generates a first differential input signal; 상기 논리소자의 출력신호를 버퍼링하여 상기 제 2 차동 입력신호를 생성하는 버퍼로 구성되는 모드 레지스터 셋신호 생성회로.And a buffer configured to buffer the output signal of the logic element to generate the second differential input signal. 제 5항에 있어서, 상기 논리소자는 디코딩신호와 상기 글리치 제거부의 출력신호를 입력받아 부정 논리합 연산을 수행하는 것을 특징으로 하는 모드 레지스터 셋신호 생성회로.6. The mode register set signal generation circuit according to claim 5, wherein the logic element receives a decoding signal and an output signal of the glitch removing unit and performs a negative OR operation. 제 1항에 있어서,The method of claim 1, 상기 디코딩부는 상기 칩셀렉트 신호와 상기 로우 어드레스 스트로브신호를 입력받아 논리곱 연산을 수행하는 제 1 논리소자와,The decoding unit comprises a first logic element configured to perform an AND operation upon receiving the chip select signal and the row address strobe signal; 상기 컬럼 어드레스 스트로브 신호와 상기 기입 인에이블신호를 입력받아 논리곱 연산을 수행하는 제 2 논리소자 및,A second logic element configured to receive the column address strobe signal and the write enable signal and perform an AND operation; 상기 제 1 논리소자의 출력신호와 상기 제 2 논리소자의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 상기 디코딩 신호를 생성하는 제 3 논리소자를 포함하여 구성되는 모드 레지스터 셋신호 생성회로.And a third logic element configured to receive an output signal of the first logic element and an output signal of the second logic element to perform an AND logic operation to generate the decoded signal. 제 1항에 있어서,The method of claim 1, 상기 모드 레지스터 셋신호 생성부는 상기 차동 증폭부의 출력신호와 라스아이들 신호를 입력받아 논리곱 연산을 수행하는 논리소자로 구성된 것을 특징으로 하는 모드 레지스터 셋신호 생성회로.And the mode register set signal generation unit comprises a logic element configured to perform an AND operation on the output signal of the differential amplification unit and the radar idle signal.
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