KR100786091B1

KR100786091B1 - LED having lateral structure and method for making the same

Info

Publication number: KR100786091B1
Application number: KR20060051479A
Authority: KR
Inventors: 조현경; 장준호
Original assignee: 엘지전자 주식회사; 엘지이노텍 주식회사
Priority date: 2006-06-08
Filing date: 2006-06-08
Publication date: 2007-12-18
Also published as: KR20070117336A

Abstract

본 발명은 수평형 발광 소자에 관한 것으로, 특히, 발광 효율을 향상시킬 수 있는 수평형 발광 소자의 제조방법에 관한 것이다. 이러한 본 발명은, 기판과; 상기 기판 위에 위치하며 개구면을 가지는 제1반도체층과; 상기 제1반도체층 위에 위치하는 발광층과; 상기 발광층 위에 위치하는 제2반도체층과; 상기 제2반도체층 위에 위치하는 오믹전극층과; 상기 제2반도체층 및 오믹전극층에 연결되어 형성되는 다수의 홈으로 이루어지는 광결정 패턴과; 상기 제1반도체층의 개구면 및 오믹전극 위에 위치하는 금속 패드를 포함하여 구성되는 것이 바람직하다.The present invention relates to a horizontal light emitting device, and more particularly, to a method of manufacturing a horizontal light emitting device that can improve luminous efficiency. The present invention, the substrate; A first semiconductor layer on the substrate and having an opening surface; A light emitting layer on the first semiconductor layer; A second semiconductor layer on the light emitting layer; An ohmic electrode layer disposed on the second semiconductor layer; A photonic crystal pattern comprising a plurality of grooves connected to the second semiconductor layer and the ohmic electrode layer; It is preferably configured to include a metal pad positioned on the opening surface and the ohmic electrode of the first semiconductor layer.

광결정, 패턴, 식각, 반도체, 산화물. Photonic crystal, pattern, etching, semiconductor, oxide.

Description

수평형 발광 소자 및 그 제조방법 {LED having lateral structure and method for making the same}Horizontal light emitting device and its manufacturing method {LED having lateral structure and method for making the same}

도 1은 종래의 발광 소자의 일례를 나타내는 단면도이다.1 is a cross-sectional view showing an example of a conventional light emitting device.

도 2 및 도 3은 본 발명의 LED 구조 위에 형성된 유전체층을 식각하기 위한 마스크를 형성하는 단계를 나타내는 단면도이다.2 and 3 are cross-sectional views illustrating a step of forming a mask for etching a dielectric layer formed on an LED structure of the present invention.

도 4는 본 발명의 마스크 위에 포토 레지스트를 형성하는 단계를 나타내는 단면도이다.4 is a cross-sectional view showing a step of forming a photoresist on a mask of the present invention.

도 5는 본 발명의 유전체층에 홀 패턴을 형성한 단계를 나타내는 단면도이다.5 is a cross-sectional view illustrating a step of forming a hole pattern in the dielectric layer of the present invention.

도 6은 본 발명의 오믹전극과 p-형 반도체층 다수의 홈을 형성한 단계를 나타내는 단면도이다.6 is a cross-sectional view illustrating a step of forming a plurality of grooves of an ohmic electrode and a p-type semiconductor layer according to the present invention.

도 7은 본 발명의 메사 식각한 단계를 나타내는 단면도이다.7 is a cross-sectional view showing a mesa etching step of the present invention.

도 8은 본 발명의 수평형 발광 소자의 일 실시예를 나타내는 단면도이다.8 is a cross-sectional view showing an embodiment of a horizontal light emitting device of the present invention.

도 9는 본 발명의 유전체층을 식각하는 단계를 나타내는 개략도이다.9 is a schematic diagram illustrating etching a dielectric layer of the present invention.

도 10은 본 발명의 광결정 구조를 나타내는 SEM 이미지이다.10 is an SEM image showing the photonic crystal structure of the present invention.

도 11은 본 발명의 광결정 구조의 홈의 일례를 나타내는 단면도이다.11 is a cross-sectional view showing an example of a groove of the photonic crystal structure of the present invention.

도 12는 본 발명의 광결정 구조의 홈의 다른 예를 나타내는 단면도이다.12 is a cross-sectional view showing another example of the groove of the photonic crystal structure of the present invention.

도 13은 본 발명의 광결정 구조에 따른 광추출 효율의 향상을 나타내는 그래프이다.13 is a graph showing the improvement of light extraction efficiency according to the photonic crystal structure of the present invention.

도 14 내지 도 18은 본 발명의 광결정 구조의 다양한 예를 나타내는 평면도이다.14 to 18 are plan views showing various examples of the photonic crystal structure of the present invention.

<도면의 주요 부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

10 : 기판 20 : 반도체층10: substrate 20: semiconductor layer

21 : n-형 반도체층 22 : 발광층21: n-type semiconductor layer 22: light emitting layer

23 : p-형 반도체층 24 : 개구면23: p-type semiconductor layer 24: opening surface

30 : 오믹전극 40 : 유전체층30: ohmic electrode 40: dielectric layer

50 : 크롬 마스크 60 : 폴리머층50: chrome mask 60: polymer layer

70, 71 : 포토 레지스트 80 : 광결정 구조70, 71 photoresist 80 photonic crystal structure

100 : 챔버 110 : 코일100: chamber 110: coil

120 : RF 공급기 130 : 하부 전극120: RF supply 130: lower electrode

140 : 바이어스 전압 공급기140: bias voltage supply

본 발명은 수평형 발광 소자에 관한 것으로, 특히, 발광 효율을 향상시킬 수 있는 수평형 발광 소자의 제조방법에 관한 것이다.The present invention relates to a horizontal light emitting device, and more particularly, to a method of manufacturing a horizontal light emitting device that can improve luminous efficiency.

현재 큰 밴드갭을 가진 질화물계 반도체를 이용하여 질화물계 반도체 성장 구조나 성장된 박막의 제작공정을 개선시켜 광변환 효율이 높은 발광 소자(LED: light emitting diode) 개발이 활발이 이루어지고 있다. Currently, light emitting diodes (LEDs) having high light conversion efficiency have been actively developed by improving nitride-based semiconductor growth structures or grown thin film manufacturing processes using nitride-based semiconductors having a large band gap.

이러한 LED의 광출력에 있어서 내부 양자 효율(Internal quantum efficiency)과 함께 광 추출 효율(extraction efficiency)은 고려해야할 중요한 요소이다. The extraction efficiency along with the internal quantum efficiency is an important factor to consider in the light output of the LED.

대부분의 LED에 있어서, 광 추출 효율은 제한이 되는데, 이는 반도체와 공기 사이의 면과 같은 계면(interface)에서 발생되는 내부의 반사에 기인한다.For most LEDs, light extraction efficiency is limited, due to internal reflections occurring at the interface, such as the plane between the semiconductor and the air.

이러한 현상은 두 물질간의 굴절율 차이에 의한 스넬의 법칙(Snell's law: n₁ * sin q₁ = n₂ * sin q₂)의 관계에 의하여, 계면에서 임계각(critical angle)보다 작게 입사되는 빛은 투과되고, 임계각보다 큰 빛은 반사되는 현상에서 기인하는 것이다. This phenomenon is due to the relationship between Snell's law (n ₁ * sin q ₁ = n ₂ * sin q ₂ ) due to the difference in refractive index between the two materials, so that light incident at the interface is smaller than the critical angle. The light larger than the critical angle is caused by the reflection phenomenon.

이와 같은 LED의 광 추출 효율을 개선하는 방법은 다음과 같은 방법들이 있다.There are the following methods to improve the light extraction efficiency of the LED.

첫째로 LED 칩의 모양을 변형하여 칩 표면에 빛이 수직한 방향으로 입사하는 확률을 높이는 방법이 있으며, 칩을 반구형태의 모양으로 제작하는 것이 이론적으로 가장 최적이라고 알려져 있으나 제작이 어렵고 비용이 많이 든다는 단점이 있다. First, there is a method of changing the shape of the LED chip to increase the probability that light is incident on the chip surface in the vertical direction, and manufacturing the chip in the hemispherical shape is known as the best theoretically, but it is difficult and expensive to manufacture. The disadvantage is that it costs.

둘째로 반구형의 에폭시 돔(epoxy dome)을 이용하여 LED를 봉지(encapsulation)하는 방법이 있으며, 세번째 방법으로 LED 구조 내에서 광을 재 흡수하는 기존의 기판(substrate)을 투명 기판으로 변경하는 방법도 있다. Secondly, there is a method of encapsulating the LED using a hemispherical epoxy dome, and the third method is to change the existing substrate that reabsorbs light into the transparent substrate. have.

이와 함께 미세 공동(microcavity) 혹은 공명 공동(resonant cavity) 구조를 가지는 LED를 제작하는 방법이 있는데, 이는 매우 정교한 성장 제어(growth control)가 요구되며 반도체로부터 공기중으로 빛이 효율적으로 추출되려면 LED의 발광 파장이 정확하게 공동 모드(cavity mode)와 일치하여야 하는 어려움이 있다. 따라서 온도나 전류가 증가하면 발광 파장이 변화하여 광출력이 급격하게 감소하는 문제점이 있다. In addition, there is a method of manufacturing an LED having a microcavity or resonant cavity structure, which requires very sophisticated growth control and emits light in order to efficiently extract light from the semiconductor into the air. There is a difficulty that the wavelength must exactly match the cavity mode. Therefore, when the temperature or the current increases, the light emission wavelength changes and there is a problem that the light output is drastically reduced.

최근에는 이러한 LED 칩의 발광표면에 광결정(photonic crystal) 구조와 같은 구조적인 형상을 형성하는 기술들이 보고되고 있으며, 이러한 기술은 LED 칩 상에서 광 추출 효율을 향상할 수 있는 기술로서, 상술한 칩 모양을 변형하는 기술과 에폭시 봉지(epoxy encapsulation) 방법과 기판 변경 등의 방법과 함께 적용할 수 있어서 광 추출 효율을 더욱 크게 개선할 수 있다. Recently, techniques for forming a structural shape such as a photonic crystal structure on the light emitting surface of the LED chip have been reported, and this technique is a technique capable of improving light extraction efficiency on the LED chip. It can be applied in combination with the technology of modifying and epoxy encapsulation method and the method of changing the substrate can further improve the light extraction efficiency.

이와 같은 광결정을 이용하는 방법은 기판으로 사용되는 사파이어를 식각하는 방법과 p-형 GaN층 표면을 거칠게 하는 방법보다 더욱 우수한 광추출 효율을 갖는다. Such a method using photonic crystals has more excellent light extraction efficiency than etching the sapphire used as a substrate and roughening the surface of the p-type GaN layer.

이러한 광결정을 이용하는 대표적인 방법은 도 1에서 도시하는 바와 같이, 사파이어 기판(1) 위에 n-형 질화갈륨(GaN)층(2)과 활성층(발광층: 3) 및 p-형 질화갈륨(GaN)층(4)을 차례로 형성하고, 상기 n-형 GaN층(2)이 드러나도록 식각된 면에 n-형 전극(5)을, 그리고 상기 p-형 GaN층(4)에는 p-형 전극(6)을 형성한다.Representative methods using such a photonic crystal, as shown in FIG. 1, have an n-type gallium nitride (GaN) layer 2, an active layer (light emitting layer: 3), and a p-type gallium nitride (GaN) layer on the sapphire substrate 1. (4) are formed in order, n-type electrode 5 on the etched surface to expose the n-type GaN layer 2, and p-type electrode 6 on the p-type GaN layer 4 ).

이후, 상술한 기본 구조에서 상단의 p-형 GaN층(4)을 일정한 주기의 패턴으 로 식각하여 광결정(7)을 형성하는 것이다.Thereafter, in the above-described basic structure, the upper p-type GaN layer 4 is etched in a regular pattern to form the photonic crystal 7.

그러나, 이런 방법은 p-형 GaN층(4)의 본질적으로 낮은 전기적 특성과 얇은 박막 두께 및 식각에 의한 전기적 특성의 퇴화에 의해서 광추출 효율 개선이 제한된다. However, this method is limited in improving light extraction efficiency due to the inherently low electrical properties of the p-type GaN layer 4 and the degradation of the electrical properties by thin film thickness and etching.

다른 방법으로는 기판 위에 p-형 GaN층을 먼저 성장시키고 발광층을 성장시킨 후 상단에 n-형 GaN층을 성장시킨 구조를 사용하여 상단의 n-형 GaN층에 광결정 구조를 형성시키는 방법이다. Another method is to form a photonic crystal structure on the upper n-type GaN layer by using a structure in which a p-type GaN layer is first grown on a substrate, a light emitting layer is grown, and an n-type GaN layer is grown on top.

그러나, p-형 GaN층의 본질적으로 낮은 전기적 전도성과 낮은 결정성 및 식각에 의한 전기적 특성 퇴화는 p-형 GaN층을 하단에 성장시키는 방법을 불가능하게 한다. However, the inherently low electrical conductivity of the p-type GaN layer and the degradation of the electrical properties due to low crystallinity and etching make it impossible to grow the p-type GaN layer at the bottom.

또 다른 방법은 사파이어 기판 위에 n-형 GaN층을 성장하고, 이어 발광층을 성장하고 p-형 GaN층을 성장한 후, 다시 n-형 GaN층을 성장시키는 방법이 있다. 이는 p-GaN층과 n-층 GaN층 사이에서의 전기적 터널접합 특성을 이용하는 방법이다.Another method is to grow an n-type GaN layer on a sapphire substrate, then grow a light emitting layer, grow a p-type GaN layer, and then grow an n-type GaN layer again. This is a method using the electrical tunnel junction property between the p-GaN layer and the n-layer GaN layer.

그러나, 이 방법 역시 p-형 GaN층의 낮은 전기적 특성으로 말미암아 접합부위에서 저항을 증가시켜서 결국 소자의 작동 전압을 증가시키는 문제점을 갖는다. However, this method also has the problem of increasing the resistance at the junction due to the low electrical properties of the p-type GaN layer, which in turn increases the operating voltage of the device.

그 외의 다른 방법으로는 사파이어 기판 위에 n-형 GaN층, 발광층, p-형 GaN층을 차례로 성장시킨 후 반사층과 열방출 능력이 우수한 금속판을 접합시킨 후 적절한 방법으로 사파이어를 제거하고 노출된 n-형 GaN층에 식각공정을 통해서 광결정을 형성하는 방법이다. In other methods, the n-type GaN layer, the light emitting layer, and the p-type GaN layer are grown on the sapphire substrate in order, and then the sapphire is removed by an appropriate method. The photonic crystal is formed on the GaN layer by an etching process.

그러나, 이러한 방법도 역시 접합된 박막층의 식각 공정 단계에서 금속판이 충분히 안정하지 못하여 식각공정이 어렵고 생산성이 낮은 문제점이 있었다.However, this method also has a problem that the metal plate is not sufficiently stable in the etching process step of the bonded thin film layer, the etching process is difficult and the productivity is low.

본 발명이 이루고자 하는 기술적 과제는, 수평형 발광 소자에 있어서, 발광 소자의 상측면에 효율적으로 광결정 구조를 형성하고, 반사막을 형성함으로써, 광추출 효율을 향상시킬 수 있는 수평형 발광 소자 및 그 제조방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is a horizontal light emitting device, in which a photonic crystal structure is efficiently formed on the upper surface of the light emitting device, and a reflective film is formed, whereby a light extraction efficiency can be improved and its manufacture To provide a way.

상기 기술적 과제를 이루기 위해, 본 발명은, 기판과; 상기 기판 위에 위치하며 개구면을 가지는 제1반도체층과; 상기 제1반도체층 위에 위치하는 발광층과; 상기 발광층 위에 위치하는 제2반도체층과; 상기 제2반도체층 위에 위치하는 오믹전극층과; 상기 제2반도체층 및 오믹전극층에 연결되어 형성되는 다수의 홈으로 이루어지는 광결정 패턴과; 상기 제1반도체층의 개구면 및 오믹전극 위에 위치하는 금속 패드를 포함하여 구성되는 것이 바람직하다.In order to achieve the above technical problem, the present invention, the substrate; A first semiconductor layer on the substrate and having an opening surface; A light emitting layer on the first semiconductor layer; A second semiconductor layer on the light emitting layer; An ohmic electrode layer disposed on the second semiconductor layer; A photonic crystal pattern comprising a plurality of grooves connected to the second semiconductor layer and the ohmic electrode layer; It is preferably configured to include a metal pad positioned on the opening surface and the ohmic electrode of the first semiconductor layer.

상기 광결정 패턴은, 상기 오믹전극을 관통하고, 상기 제2반도체층의 적어도 1/3 이상의 깊이로 형성하는 것이 바람직하다.Preferably, the photonic crystal pattern penetrates the ohmic electrode and is formed to a depth of at least 1/3 or more of the second semiconductor layer.

상기 광결정 패턴은, 정방형, 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어진 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어지며 서로 반대방향을 향하는 복수의 사선형, 복수의 동심원형, 다각형, 사다리꼴, 및 방사형 중 어느 하나인 것이 바람직하다.The photonic crystal pattern may include a square, a plurality of diagonal lines, a plurality of diagonal lines having at least two or more partitions divided therein, at least two or more partitions having a plurality of diagonal lines facing the opposite directions, a plurality of concentric circles, polygons, trapezoids, And radial.

상기 기판의 하측면에 형성되는 반사막이 더 포함될 수 있으며, 상기 오믹전 극은, 상기 제2반도체층 전체를 덮는 투명전극일 수 있다.A reflective film formed on the lower side of the substrate may be further included, and the ohmic electrode may be a transparent electrode covering the entire second semiconductor layer.

상기 광결정 패턴을 이루는 다수의 홈은, 상기 오믹전극에서 제2반도체층에 이를수록 폭이 점점 좁아질 수 있으며, 상기 제2반도체층 하단의 폭이 상기 오믹전극 상단의 폭의 50 내지 70%인 것이 바람직하다.The plurality of grooves forming the photonic crystal pattern may be narrower in width from the ohmic electrode to the second semiconductor layer, and the width of the bottom of the second semiconductor layer is 50 to 70% of the width of the upper portion of the ohmic electrode. It is preferable.

이때, 상기 오믹전극과 제2반도체층의 경계면에서 불연속면이 형성될 수 있다.In this case, a discontinuous surface may be formed at an interface between the ohmic electrode and the second semiconductor layer.

상기 기술적 과제를 이루기 위한 다른 관점으로서, 본 발명은, 기판 상에 제1반도체층, 발광층, 및 제2반도체층을 성장시키는 단계와; 상기 제2반도체층 상에 오믹전극을 형성하는 단계와; 상기 오믹전극 상에 유전체층을 형성하는 단계와; 상기 유전체층에 다수의 홀을 형성하는 단계와; 상기 다수의 홀이 형성된 유전체층 면을 식각하여, 상기 오믹전극 및 제2반도체층에 다수의 홈을 형성하는 단계와; 상기 유전체층을 제거하는 단계와; 상기 제1반도체층의 일부분이 개구되도록 식각하는 단계와; 상기 개구된 제1반도체층 및 오믹전극 위에 금속 패드를 형성하는 단계를 포함하여 구성되는 것이 바람직하다.As another aspect for achieving the above technical problem, the present invention comprises the steps of growing a first semiconductor layer, a light emitting layer, and a second semiconductor layer on a substrate; Forming an ohmic electrode on the second semiconductor layer; Forming a dielectric layer on the ohmic electrode; Forming a plurality of holes in the dielectric layer; Etching a surface of the dielectric layer in which the plurality of holes is formed to form a plurality of grooves in the ohmic electrode and the second semiconductor layer; Removing the dielectric layer; Etching a portion of the first semiconductor layer to be opened; And forming a metal pad on the opened first semiconductor layer and the ohmic electrode.

상기 제1반도체층은 n-형 GaN 층이고, 제2반도체층은 p-형 GaN 층일 수 있다.The first semiconductor layer may be an n-type GaN layer, and the second semiconductor layer may be a p-type GaN layer.

상기 유전체층은 산화물 또는 질화물이고, 상기 다수의 홀 또는 홈은 규칙적으로 형성되는 것이 바람직하다.Preferably, the dielectric layer is an oxide or nitride, and the plurality of holes or grooves are formed regularly.

또한, 상기 다수의 홀 또는 다수의 홈을 형성하는 단계는, 건식 식각법을 이용하여 형성되며, 특히, RIE(reactive ion etching) 또는 ICP-RIE(inductively coupled plasm reactive ion etching)를 이용할 수 있다.In addition, the forming of the plurality of holes or the plurality of grooves may be formed using a dry etching method, and in particular, may use reactive ion etching (RIE) or inductively coupled plasm reactive ion etching (ICP-RIE).

이때, 상기 건식 식각법은 Ar, BCl₃, Cl_2, CF₄, CHF₃, CH₄, 및 O₂ 중 적어도 어느 하나를 이용하는 것이 바람직하다.In this case, the dry etching method is preferably at least one of Ar, BCl ₃ , Cl _2, CF ₄ , CHF ₃ , CH ₄ , and O ₂ .

한편, 상기 유전체층에 다수의 홀을 형성하는 단계에서, 상기 다수의 홀은 상기 제2전극 형성 영역을 제외한 부분에 형성할 수 있다.Meanwhile, in the forming of the plurality of holes in the dielectric layer, the plurality of holes may be formed in portions except the second electrode formation region.

이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2에서 도시하는 바와 같이, 기판(10) 위에 화합물 반도체층(20)을 형성한다. 이와 같은 반도체층(20)은 기판(10) 측으로부터 차례로, n-형 반도체층(21), 발광층(22), p-형 반도체층(23)의 순서로 이루어진다.As shown in FIG. 2, the compound semiconductor layer 20 is formed on the substrate 10. The semiconductor layer 20 is formed in this order from the substrate 10 side in the order of the n-type semiconductor layer 21, the light emitting layer 22, and the p-type semiconductor layer 23.

이때, 상기 n-형 반도체층(21), 발광층(22), p-형 반도체층(23)의 순서는 반대로 형성될 수도 있다. 즉, 기판(10) 위로부터 p-형 반도체층(23), 발광층(22), n-형 반도체층(21)의 순서로 형성될 수도 있다.In this case, the order of the n-type semiconductor layer 21, the light emitting layer 22, and the p-type semiconductor layer 23 may be reversed. That is, the p-type semiconductor layer 23, the light emitting layer 22, and the n-type semiconductor layer 21 may be formed on the substrate 10 in order.

특히, 상기 반도체층(20)은 질화갈륨(GaN) 계열 반도체가 이용될 수 있으며, 이때, 상기 발광층(22)은 InGaN/GaN 양자우물(quantum well: QW) 구조를 이룰 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 발광층(22)으로 이용될 수 있음은 물론이다. 이러한 발광층(22)에서는 전계를 인가하였을 때, 전자-정공 쌍의 결합에 의하여 빛이 발생하게 된다.In particular, the semiconductor layer 20 may be formed of a gallium nitride (GaN) -based semiconductor. In this case, the emission layer 22 may have an InGaN / GaN quantum well (QW) structure. In addition, materials such as AlGaN and AlInGaN may also be used as the light emitting layer 22. In the light emitting layer 22, when an electric field is applied, light is generated by the combination of the electron-hole pairs.

또한, 이러한 발광층(22)은 휘도 향상을 위하여 상술한 양자우물 구조(QW)가 복수로 형성되어 다중 양자우물(multi quantum well: MQW) 구조를 이룰 수 있다.In addition, the light emitting layer 22 may have a plurality of quantum well structures (QW) described above in order to improve luminance, thereby forming a multi quantum well (MQW) structure.

상기 반도체층(20) 위에는 오믹전극(30)이 형성된다. 이때, 이러한 오믹전극(30)은 p-형 전극이며, ITO(indium tin oxide)와 같은 투명 금속 산화물을 이용하여 형성할 수 있다.The ohmic electrode 30 is formed on the semiconductor layer 20. In this case, the ohmic electrode 30 is a p-type electrode and may be formed using a transparent metal oxide such as indium tin oxide (ITO).

이러한 투명 금속 산화물을 이용한 오믹전극(30)은 빛의 방출을 방해하지 않으며, 전류 인가시, 인가된 전류가 p-형 반도체층(23)에서 고르게 퍼질 수 있도록 함으로써 발광효율을 향상시킬 수 있다.The ohmic electrode 30 using the transparent metal oxide does not interfere with the emission of light, and when the current is applied, the applied current can be evenly spread in the p-type semiconductor layer 23, thereby improving luminous efficiency.

상기 오믹전극(30) 위에는 오믹전극(30)과 p-형 반도체층(23)을 거칠게 하거나 광결정 패턴을 형성하기 위한 마스크로 작용할 수 있는 유전체층(40)을 형성한다.A dielectric layer 40 may be formed on the ohmic electrode 30 to roughen the ohmic electrode 30 and the p-type semiconductor layer 23 or to act as a mask for forming a photonic crystal pattern.

이러한 유전체층(40)은 산화물 또는 질화물을 이용할 수 있으며, 대표적인 예로, 실리콘 산화물(SiO₂) 또는 실리콘 질화물(SiN)이 이용될 수 있다.The dielectric layer 40 may use an oxide or nitride, and as a representative example, silicon oxide (SiO ₂ ) or silicon nitride (SiN) may be used.

상기 유전체층(40)에 마스크 패턴을 형성하기 위해서는 마스크 패턴을 가지는 레지스트를 이용할 수 있고, 또한 크롬 마스크(50)를 이용할 수도 있다.In order to form a mask pattern on the dielectric layer 40, a resist having a mask pattern may be used, and a chrome mask 50 may be used.

도 2에서는 크롬 마스크(50)를 이용한 실시예를 나타내며, 이러한 경우, 상기 유전체층(40) 위에 크롬(Cr) 마스크(50)와, 이 크롬 마스크(50)에 패턴을 형성하기 위한 폴리머층(60)이 추가로 형성될 수 있다.In FIG. 2, an embodiment using a chrome mask 50 is shown. In this case, a chromium (Cr) mask 50 is formed on the dielectric layer 40 and a polymer layer 60 for forming a pattern on the chromium mask 50. ) May be further formed.

이때, 상기 폴리머층(60)에는 포토 리소그래피(photo-lithography), e-빔 리소그래피(e-beam lithography), 또는 나노 임프린트 리소그래피(nano imprint lithography) 등의 방법을 이용하여 패턴을 형성할 수 있다. In this case, a pattern may be formed on the polymer layer 60 by using photolithography, e-beam lithography, or nano imprint lithography.

이와 같은 과정에 의하여 형성된 패턴을 이용하여 건식 식각법을 이용하여 도 3과 같이, 크롬 마스크(50)에 홀 패턴(51)을 형성한다.A hole pattern 51 is formed in the chrome mask 50 as shown in FIG. 3 using a dry etching method using the pattern formed by the above process.

이러한 홀 패턴(51)의 형성은 RIE(reactive ion etching: 반응성 이온 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다.The hole pattern 51 may be formed using a dry etching method such as reactive ion etching (RIE) or inductively coupled plasma reactive ion etching (ICP-RIE).

이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 이러한 홀 패턴(51)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홀 패턴(51)을 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홀(51)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다.Unlike the wet etching method, the dry etching method is suitable for forming the hole pattern 51 because one-sided etching is possible. That is, in the wet etching method, the isotropic etching is performed and the etching is performed in all directions. In contrast, the dry etching method is capable of etching holes in which the depth direction for forming the hole pattern 51 is mainly etched. The size and spacing of 51) can be formed in a desired pattern.

이때, 상기 RIE 또는 ICP-RIE법을 이용할 경우, 크롬 마스크(50)를 식각할 수 있는 에칭 가스로는 Cl₂, O₂등이 이용될 수 있다. In this case, when the RIE or ICP-RIE method is used, Cl ₂ , O _2, or the like may be used as an etching gas capable of etching the chrome mask 50.

또한, 습식 식각법을 이용하여 상기 크롬 마스크(50)를 식각하여 홀 패턴(51)을 형성할 수도 있다. In addition, the hole pattern 51 may be formed by etching the chrome mask 50 using a wet etching method.

그런 다음, 상기 폴리머층(60)을 제거한다. 그리고, 도 4에서와 같이, 추후에 금속 패드(31, 32: 도 8 참고)가 형성될 부분에 포토 레지스트(70)를 형성할 수도 있다. 따라서, 광결정(80: 도 8 참고) 형성시, 금속 패드(31, 32)가 형성되는 부분에는 광결정(80)이 형성되지 않도록 할 수 있다.Then, the polymer layer 60 is removed. As shown in FIG. 4, the photoresist 70 may be formed at a portion where the metal pads 31 and 32 (see FIG. 8) will be formed later. Therefore, when forming the photonic crystal 80 (refer to FIG. 8), the photonic crystal 80 may not be formed in the portion where the metal pads 31 and 32 are formed.

이후, 건식 식각법을 이용하여, 도 5에서와 같이, 상기 홀 패턴(51)이 형성된 크롬 마스크(50)를 마스크로 하여 상기 유전체층(40)을 식각하여, 이러한 홀 패턴(51)에 해당하는 다수의 홀(41)이 형성된다.Thereafter, as shown in FIG. 5, the dielectric layer 40 is etched by using a dry etching method using the chrome mask 50 on which the hole pattern 51 is formed as a mask, corresponding to the hole pattern 51. A plurality of holes 41 are formed.

이러한 다수의 홀(41)의 패턴은 상기 크롬 마스크(50)의 홀 패턴(51)과 동일하게 형성될 수 있고, 유전체층(40) 전체를 관통하여 형성된다.The patterns of the plurality of holes 41 may be formed in the same manner as the hole patterns 51 of the chrome mask 50, and may be formed through the entire dielectric layer 40.

이때, 상기 유전체층(40)을 식각하는 경우, CF₄, Ar, CHF₃ 등의 에칭 가스를 이용하여 상기 RIE 또는 ICP-RIE법을 이용하여 식각할 수 있다.In this case, when the dielectric layer 40 is etched, it may be etched using the RIE or ICP-RIE method using an etching gas such as CF ₄ , Ar, or CHF ₃ .

이러한 홀(41)이 형성된 유전체층(40)이 오믹전극(30) 위에 위치한 상태에서, 도 6에서 도시하는 바와 같이, 건식 식각법을 이용하여 상기 유전체층(40)을 보호막으로 하여 오믹전극(30)과 p-형 반도체층(23)을 식각하여 다수의 홈(31)을 형성한다.With the dielectric layer 40 having the holes 41 formed on the ohmic electrode 30, as shown in FIG. 6, the ohmic electrode 30 is formed by using the dielectric layer 40 as a protective film by dry etching. And the p-type semiconductor layer 23 are etched to form a plurality of grooves 31.

이때, 상기 다수의 홈(31)은 유전체층(40)에 형성된 홀(41)의 패턴과 동일한 패턴으로 형성된다.In this case, the plurality of grooves 31 are formed in the same pattern as the pattern of the holes 41 formed in the dielectric layer 40.

이러한 오믹전극(30)과 p-형 반도체층(23)의 식각에는 상술한 RIE 또는 ICP-RIE법을 이용할 수 있으며, 이때, ITO(indium tin oxide)를 오믹전극(30)으로 이용할 경우, 에칭 가스는 CH₄, Ar의 혼합 가스를 이용할 수 있고, p-형 반도체층(23)의 에칭 가스는 Ar, BCl₃, Cl₂ 중 적어도 어느 하나의 가스가 적절히 혼합된 가스 혼합물을 이용할 수 있다.The above-described RIE or ICP-RIE method may be used for etching the ohmic electrode 30 and the p-type semiconductor layer 23. In this case, when indium tin oxide (ITO) is used as the ohmic electrode 30, the etching may be performed. The gas may use a mixed gas of CH ₄ and Ar, and the etching gas of the p-type semiconductor layer 23 may use a gas mixture in which at least one of Ar, BCl ₃ , and Cl ₂ is appropriately mixed.

이후에는 상기 크롬 마스크(50)와 유전체층(40)을 제거하면, 도 7에서 도시 하는 바와 같이, 상기 오믹전극(30)과 p-형 반도체층(23)에 형성된 다수의 홈(31)은 광결정 패턴(80)을 형성하게 된다.Subsequently, when the chrome mask 50 and the dielectric layer 40 are removed, as shown in FIG. 7, the plurality of grooves 31 formed in the ohmic electrode 30 and the p-type semiconductor layer 23 are photonic crystals. The pattern 80 is formed.

한편, 상술한 과정에 의하여 상기 유전체층(40)에 형성된 다수의 홀(41)을 불규칙적으로 형성함으로써, 상기 오믹전극(30)과 p-형 반도체층(23)에 형성된 홈(31)이 불규칙적으로 형성될 수도 있다. 이러한 불규칙적으로 형성된 홈(31)은 광이 추출되는 표면을 거칠게 하여 광 추출 효율을 향상시킬 수 있다.Meanwhile, by irregularly forming the plurality of holes 41 formed in the dielectric layer 40 by the above-described process, the grooves 31 formed in the ohmic electrode 30 and the p-type semiconductor layer 23 are irregularly formed. It may be formed. The irregularly formed groove 31 may improve the light extraction efficiency by roughening the surface from which light is extracted.

그러나 바람직하게는 상기 홈(31) 패턴을 규칙적으로 형성하여 주기성을 가지게 함으로써, 오믹전극(30)과 p-형 반도체층(23)의 표면에 광결정 구조(80)를 형성하는 것이 바람직하다.However, it is preferable to form the photonic crystal structure 80 on the surface of the ohmic electrode 30 and the p-type semiconductor layer 23 by forming the groove 31 pattern regularly to have periodicity.

이와 같이, 광결정 구조(80)가 형성된 상태에서, n-형 전극으로서 금속 패드(33: 도 8 참고)가 형성될 부분을 식각하는 메사 식각이 수행된다.As such, in the state where the photonic crystal structure 80 is formed, mesa etching is performed to etch the portion where the metal pad 33 (see FIG. 8) is to be formed as the n-type electrode.

이때, 상기 메사 식각은 상기 홈(31)이 형성된 오믹전극(30)의 금속 패드가 형성될 부분 이외의 면적을 메사 식각을 위한 포토 레지스트층(71)을 형성한 후에, 건식 식각 또는 습식 식각을 통하여, 도 7과 같이, n-형 반도체층(21)이 드러나도록 개구면(24)이 형성되는 것이다.In this case, the mesa etching may be performed by dry etching or wet etching after forming the photoresist layer 71 for mesa etching on an area other than a portion where the metal pad of the ohmic electrode 30 on which the groove 31 is formed is to be formed. As shown in FIG. 7, the opening surface 24 is formed to expose the n-type semiconductor layer 21.

이와 같이, 개구면(24)이 형성된 상태에서, 상기 포토 레지스트층(71)을 제거하고, 도 8과 같이, 상기 오믹전극(30)의 상측에 p-형 금속 패드(32)가 형성되고, 상기 개구면(24)에는 n-형 금속 패드(33)가 형성되어, LED 구조를 이루게 된다.As described above, in the state where the opening surface 24 is formed, the photoresist layer 71 is removed, and as shown in FIG. 8, the p-type metal pad 32 is formed on the upper side of the ohmic electrode 30. An n-type metal pad 33 is formed on the opening surface 24 to form an LED structure.

이때, 상기 기판(10)의 하측에는 Al, Ag와 같은 거울면을 가지는 금속을 이 용하여 반사막(90)을 형성하여, 상기 발광층(22)에서 발생하는 빛이 반사되도록 할 수 있다. 이러한 반사막(90)은 광추출 효율을 향상시킬 수 있다.In this case, the reflective film 90 may be formed on the lower side of the substrate 10 by using a metal having a mirror surface such as Al or Ag to reflect light generated from the light emitting layer 22. The reflective film 90 may improve light extraction efficiency.

이러한 반사막(90)은 반사도가 70% 이상인 재료를 이용할 수 있고, 알루미늄(Al), 니켈(Ni), 은(Ag) 등의 재료를 이용할 수 있으나, 이러한 예에 한정되지 않는다.The reflective film 90 may be made of a material having a reflectivity of 70% or more, and may be made of a material such as aluminum (Al), nickel (Ni), silver (Ag), but is not limited thereto.

또한, 이러한 반사막(90)의 두께는 10 내지 500nm의 두께로 형성할 수 있다.In addition, the thickness of the reflective film 90 may be formed to a thickness of 10 to 500nm.

구체적인 예로서, 반사막(90)으로 알루미늄(Al)을 이용하여, e-beam evaporator로 300nm의 두께로 증착한 경우, 90% 이상의 반사도를 보이며, 미러와 같은 속성을 나타낸다.As a specific example, when aluminum (Al) is used as the reflective film 90 and deposited to a thickness of 300 nm with an e-beam evaporator, the reflectivity is 90% or more, and exhibits mirror-like properties.

이와 같이, 발광 소자의 표면에 광결정 구조(80)를 형성하고, 기판(10) 측에 반사막(90)을 형성하여 제작된 발광 소자의 경우에, 광자(photon)들이 기판(10)으로 흡수되지 않고 반사되며, 상술한 광결정 구조(80)에 의하여 더욱 향상된 광추출 효율을 얻을 수 있다.As described above, in the case of the light emitting device manufactured by forming the photonic crystal structure 80 on the surface of the light emitting device and forming the reflective film 90 on the substrate 10 side, photons are not absorbed into the substrate 10. Without reflection, the light extraction efficiency can be further improved by the photonic crystal structure 80 described above.

도 9에서는 ICP-RIE를 이용하여 상기 도 4의 상태에서 유전체층(40)에 다수의 홀(41)을 형성하는 과정을 도시하고 있다. 이러한 방법은 상술한 오믹전극(30) 및 p-형 반도체층(23)에 홈(31)을 형성할 경우, 상기 크롬 마스크(50)에 홀 패턴(51)을 형성할 경우에 모두 적용될 수 있다.FIG. 9 illustrates a process of forming a plurality of holes 41 in the dielectric layer 40 in the state of FIG. 4 using ICP-RIE. This method can be applied to the case where the groove 31 is formed in the ohmic electrode 30 and the p-type semiconductor layer 23 and the hole pattern 51 is formed in the chrome mask 50. .

이러한 ICP-RIE 장치는 평면형, 솔레노이드형이 모두 사용될 수 있으며, 도 9에서는 평면형 ICP-RIE 장치를 도시하고 있다. 그 구체적인 방법을 설명하면 다음과 같다.Such an ICP-RIE device may be used in both a planar type and a solenoid type, and FIG. 9 illustrates a planar ICP-RIE device. The specific method is described as follows.

상기 ICP-RIE 장치는, 접지된 금속 실드(101)와, 이를 덮는 절연창(102)으로 이루어지는 챔버(100) 위에 구리 코일(110)이 위치하고, 전력이 RF 공급기(120)로부터 코일(110)에 가해진다. 이때, 상기 RF 전력에 의해 절연창(102)을 절연하기 위해 적절한 각도에서 자기장이 형성되어야 한다.In the ICP-RIE device, a copper coil 110 is positioned on a chamber 100 including a grounded metal shield 101 and an insulating window 102 covering the coil, and power is supplied from the RF supply 120 to the coil 110. Is applied to. At this time, a magnetic field should be formed at an appropriate angle to insulate the insulating window 102 by the RF power.

이와 같은 챔버(100)의 하부 전극(130) 상에 홀 패턴(51)을 갖는 크롬 마스크(50)가 위치한 LED 구조를 위치시킨다. 상기 하부 전극(130)은 에칭이 이루어지도록 LED 구조를 편향시키는 바이어스 전압 공급기(140)와 연결된다.The LED structure in which the chrome mask 50 having the hole pattern 51 is positioned on the lower electrode 130 of the chamber 100 is positioned. The lower electrode 130 is connected to a bias voltage supply 140 that biases the LED structure to perform etching.

이러한 바이어스 전압 공급기(140)는 무선 주파수 전력 및 DC 바이어스 전압을 공급하는 것이 바람직하다.The bias voltage supplier 140 preferably supplies radio frequency power and a DC bias voltage.

이때, Ar, BCl₃, Cl₂ 중 적어도 어느 하나의 가스가 적절히 혼합된 가스 혼합물이 반응성 가스 포트(103)를 통해 챔버(100) 내로 유입되고, 이때 전자는 상측 포트(104)를 통해 챔버(100) 내로 주입된다.At this time, a gas mixture in which at least one of Ar, BCl ₃ , and Cl ₂ is properly mixed is introduced into the chamber 100 through the reactive gas port 103, and electrons are introduced into the chamber through the upper port 104. 100).

이와 같이 주입된 전자는 코일(110)에 의해 생성된 전자기장에 의하여, 주입된 혼합 가스의 중성 입자와 충돌하여 플라즈마를 생성하는 이온과 중성 원자를 형성한다. The electrons thus injected collide with neutral particles of the injected mixed gas by the electromagnetic field generated by the coil 110 to form ions and neutral atoms that generate plasma.

이러한 플라즈마 내의 이온은 바이어스 전압 공급기(140)에 의해 전극(130)에 공급된 바이어스 전압에 의해 LED 구조를 향하여 가속되며, 상기 가속된 전자와 함께 크롬 마스크(50)에 형성된 홀 패턴(51)을 통과하여, 도 5에서와 같이, 유전체층(40)에 다수의 홀(41) 패턴을 형성한다.The ions in the plasma are accelerated toward the LED structure by the bias voltage supplied to the electrode 130 by the bias voltage supply 140, and the hole pattern 51 formed in the chrome mask 50 together with the accelerated electrons is removed. Through this, as shown in FIG. 5, a plurality of hole 41 patterns are formed in the dielectric layer 40.

이때, 챔버(100) 내의 압력은 5 mTorr로 유지시키고, He 흐름을 이용할 수 있으며, 에칭 과정에서 챔버는 10℃로 쿨링하는 것이 바람직하다.At this time, the pressure in the chamber 100 is maintained at 5 mTorr, He flow may be used, and in the etching process, the chamber is preferably cooled to 10 ° C.

또한, 상기 RF 공급기(120)와 바이어스 전압 공급기(140)는 각각 33W, 230W의 전력을 이용할 수 있다.In addition, the RF supply 120 and the bias voltage supply 140 may use power of 33W, 230W, respectively.

도 10은 상기와 같은 과정에 의하여 p-반도체층(23)에 형성된 광결정 구조(80)의 SEM(scaning electron microscopy) 이미지를 나타내고 있다.FIG. 10 shows a scanning electron microscopy (SEM) image of the photonic crystal structure 80 formed on the p-semiconductor layer 23 by the above process.

이러한 광결정 구조(80)를 이루는 다수의 홈(31)은 오믹전극(30)을 관통하고, p-형 반도체층(23)의 일부 깊이를 이루도록 형성되는데, 이때, 이러한 홈(31)은 완전히 수직한 형태로 이루어질 수 있으나, 도 11에서와 같이, 경사면을 이루며 형성될 수 있다.The plurality of grooves 31 constituting the photonic crystal structure 80 penetrate the ohmic electrode 30 and form a portion of the p-type semiconductor layer 23, where the grooves 31 are completely vertical. It may be made in one form, but may be formed in an inclined surface as shown in FIG.

이때, 상기 p-형 반도체층(23) 하단의 폭이 상기 오믹전극(30) 상단의 폭의 50 내지 70%가 될 수 있다.In this case, the width of the bottom of the p-type semiconductor layer 23 may be 50 to 70% of the width of the top of the ohmic electrode 30.

또한, 상기 오믹전극(30)과 p-형 반도체층(23)의 형성하는 과정에서, 도 12와 같이, 불연속면(34)이 형성될 수도 있다.In addition, in the process of forming the ohmic electrode 30 and the p-type semiconductor layer 23, as shown in FIG. 12, a discontinuous surface 34 may be formed.

이러한 광결정 구조(80)는 GaN의 굴절률(2.6)과 광이 추출되는 LED의 에폭시 렌즈 굴절률(1.5)과, 구동전압과의 관계 등을 고려할 때, 광결정 주기는 0.5 내지 1.7㎛, 그리고 광결정을 이루는 홈(31)의 직경은 대략 상기 주기의 0.3 내지 0.6배로 형성하는 것이 바람직하다.The photonic crystal structure 80 has a photonic crystal period of 0.5 to 1.7 mu m and a photonic crystal, considering the relationship between the refractive index of GaN (2.6), the epoxy lens refractive index (1.5) of the LED from which light is extracted, the driving voltage, and the like. The diameter of the groove 31 is preferably formed approximately 0.3 to 0.6 times the period.

도 13에서는 상기 광결정 구조(80)의 주기(Lattice constant)와, 이러한 광결정 구조(80)를 이용할 경우, 광추출 효율이 향상되는 현상을 그래프로 나타내고 있다.In FIG. 13, the period of the photonic crystal structure 80 and a phenomenon in which the light extraction efficiency is improved when the photonic crystal structure 80 is used are shown in a graph.

도시하는 바와 같이, 대략, 광결정 구조(80)의 주기가 1200nm, 즉, 1.2㎛ 부근에서 상대적인 광추출 효율이 최대값을 가지는 것을 알 수 있다.As shown in the figure, it can be seen that the relative light extraction efficiency has a maximum value at approximately 1200 nm, that is, around 1.2 μm, of the period of the photonic crystal structure 80.

그러나, 그래프에서 도시하듯이, 광결정 구조(80)의 주기가 700nm일 경우나 1600nm에 이를 경우에도 상대적인 광추출 효율은 향상되는 것을 알 수 있다.However, as shown in the graph, it can be seen that the relative light extraction efficiency is improved even when the period of the photonic crystal structure 80 reaches 700 nm or 1600 nm.

또한, 홈(31)의 깊이는, 상술한 바와 같이, 오믹전극(30)을 관통하고, 상기 p-형 반도체층(23)의 1/3 이상의 깊이로 형성하는 것이 바람직하다.As described above, the depth of the groove 31 penetrates the ohmic electrode 30 and is preferably formed to be 1/3 or more of the depth of the p-type semiconductor layer 23.

이와 같은 광결정 구조(80)가 형성되면, 이러한 광결정 구조(80)에서는 굴절률의 배치가 주기적으로 이루어지게 된다. 이때, 광결정 구조(80)의 주기(periodicity)가 방출되는 빛의 파장의 대략 절반 정도가 될 때, 주기적으로 굴절률(refractive index)이 변하는 광결정 격자에 의한 광자의 다중 산란에 의해 광금지대(photonic band gap)가 형성된다. When the photonic crystal structure 80 is formed, the refractive index is arranged periodically in the photonic crystal structure 80. At this time, when the period (periodicity) of the photonic crystal structure 80 is about half of the wavelength of the emitted light, the photonic zone by the multi-scattering of photons by the photonic crystal lattice of which the refractive index changes periodically band gap) is formed.

이러한 광결정 구조(80)에서 빛은 일정한 방향으로 효과적으로 방출되는 속성을 갖는다. 즉, 이와 같은 광금지대가 형성되므로, 발광되는 빛은 광결정 구조(80)를 이루는 홈(31)으로 유입되거나 통과되지 못하고, 이 홈(31) 이외의 부분을 통하여 추출되는 현상이 발생될 수 있다.In this photonic crystal structure 80, light has a property of being effectively emitted in a constant direction. That is, since such a light inhibiting zone is formed, light emitted may not flow into or pass through the grooves 31 constituting the photonic crystal structure 80, and may be extracted through portions other than the grooves 31. .

상기와 같은 현상은 주기성을 갖는 다수의 홈(31)에 의하여 형성되는 광결정 구조(80)에서의 광자(photon)의 거동에 의하여 설명될 수 있다.This phenomenon can be explained by the behavior of photons in the photonic crystal structure 80 formed by the plurality of grooves 31 having periodicity.

즉, 주기성을 갖는 다수의 홈(31)에 의하여 광결정 구조(80)에서는 유전상수(dielectric constant)가 주기적으로 변조되고, 이러한 광결정 구조(80)를 전파 하는 빛의 거동에 영향을 주게 된다.That is, the dielectric constant is periodically modulated in the photonic crystal structure 80 by the plurality of grooves 31 having periodicity, and affects the behavior of light propagating through the photonic crystal structure 80.

특히, 광결정 구조(80)의 광금지대가 LED에서 방출하는 빛의 파장대역에 속하거나 포함되는 경우에, 이러한 LED의 광자는 LED에서 마치 전반사 현상에 의하여 반사되는 것과 같은 효과가 발생한다.In particular, when the light blocking zone of the photonic crystal structure 80 belongs to or is included in the wavelength band of the light emitted from the LED, the photon of the LED produces an effect as if it is reflected by the total reflection phenomenon in the LED.

이러한 광금지대는 마치, 결정구조에서의 전자와 유사성을 가지며, 이러한 광금지대에 속하는 광자는 광결정 구조(80)내에서 자유로이 전파되지 못한다.This photoblock has similarities to electrons in the crystal structure, and photons belonging to the photoblock are not freely propagated in the photonic crystal structure 80.

따라서, LED에서 방출되는 빛의 광자가 모두 광금지대에 속하게 한다면 모든 광자들은 전반사 현상과 유사하게 LED를 빠져나오게 되며, 결국 광추출 효율이 증가하게 되는 것이다.Therefore, if all the photons of the light emitted from the LED belongs to the light-ban zone, all the photons will exit the LED similar to the total reflection phenomenon, the light extraction efficiency is increased.

한편, 상술한 유전체층(40)에 형성되는 다수의 홀(41)의 패턴은 다양한 패턴으로 형성될 수 있는데, 예를 들어, 그 패턴이 정방형을 이루도록 형성할 수 있다. 또한, 도 14 내지 도 18에서 도시하는 바와 같이, 다양한 패턴으로 형성이 가능하다.Meanwhile, the patterns of the plurality of holes 41 formed in the dielectric layer 40 may be formed in various patterns. For example, the patterns may be formed to have a square shape. 14 to 18, it is possible to form in various patterns.

즉, 도 14에서와 같이, 상기 다수의 홀(41)들이 발광 소자 패키지의 사선형으로 나열되도록 형성할 수 있고, 도 15에서와 같이, 상기 홀(41)들이 발광 소자 패키지의 다수로 구획된 면에서 사선을 이루도록 형성할 수 있다. 이때, 이러한 사선의 패턴들은 다른 구획의 사선 패턴들이 서로 만나지 않도록 할 수 있다.That is, as shown in FIG. 14, the plurality of holes 41 may be formed to be arranged in a diagonal line of the light emitting device package. As shown in FIG. 15, the holes 41 may be divided into a plurality of light emitting device packages. It may be formed to form an oblique line in the plane. In this case, the diagonal patterns may prevent the diagonal patterns of different sections from meeting each other.

또한, 도 16 및 도 17에서와 같이, 이러한 다수의 홀(41)의 사선형 패턴이 복수의 구역에서 서로 만나도록 형성할 수도 있다. 도 16에서는 발광 소자가 두 개의 영역으로 구획된 상태에서 홀(41)이 각 구획의 경계면에서 서로 만나는 사선형 으로 배열된 패턴을 나타내고, 도 17에서는 네 개의 영역으로 구획된 서로 만나는 사선형 패턴을 도시하고 있다.In addition, as shown in FIGS. 16 and 17, the diagonal patterns of the plurality of holes 41 may be formed to meet each other in a plurality of zones. FIG. 16 illustrates a pattern in which holes 41 are arranged in a diagonal shape where the light emitting elements are divided into two regions, and the holes 41 meet each other at a boundary surface of each compartment. In FIG. 17, a diagonal pattern that meets each other is divided into four regions. It is shown.

한편, 도 18에서 도시하는 바와 같이, 상기 다수의 홀(41)이 복수의 동심원형 또는 방사형 패턴을 이루도록 형성할 수도 있다.Meanwhile, as shown in FIG. 18, the plurality of holes 41 may be formed to form a plurality of concentric circular or radial patterns.

그 외에, 6각형, 8각형 등 다양한 다각형의 패턴, 사다리꼴 등으로 형성할 수도 있고, 부정형의 패턴도 가능하다.In addition, various polygonal patterns such as hexagonal and octagonal shapes, trapezoids, or the like may be formed, and irregular patterns may be formed.

따라서, 상기 오믹전극(30)과 p-형 반도체층(23)에 형성되는 홈(31)의 패턴도 마찬가지로, 상기 도 14 내지 도 18와 같이, 상술한 바와 같은, 정방형, 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어진 복수의 사선형, 적어도 둘 이상의 구획이 나뉘어지며 서로 반대방향을 향하는 복수의 사선형, 복수의 동심원형, 다각형, 사다리꼴, 및 방사형의 패턴 등으로 형성될 수 있다.Accordingly, the pattern of the grooves 31 formed in the ohmic electrode 30 and the p-type semiconductor layer 23 is similarly, as described above with reference to Figs. A plurality of diagonal lines may be formed by dividing at least two or more partitions, and at least two or more partitions may be divided into a plurality of diagonal lines, a plurality of concentric circles, polygons, trapezoids, and radial patterns that face each other in opposite directions.

상기 실시예는 본 발명의 기술적 사상을 구체적으로 설명하기 위한 일례로서, 본 발명은 상기 실시예에 한정되지 않으며, 다양한 형태의 변형이 가능하고, 이러한 기술적 사상의 여러 실시 형태는 모두 본 발명의 보호범위에 속함은 당연하다.The above embodiment is an example for explaining the technical idea of the present invention in detail, and the present invention is not limited to the above embodiment, various modifications are possible, and various embodiments of the technical idea are all protected by the present invention. It belongs to the scope.

이상과 같은 본 발명은 다음과 같은 효과가 있는 것이다.The present invention as described above has the following effects.

첫째, 본 발명은 광결정 구조를 형성함에 있어서, 유전체층을 보호막으로 이용하여 건식 식각 공정을 통하여 형성되므로 보다 정밀한 구조의 광결정 구조를 형성할 수 있다.First, in the formation of the photonic crystal structure, since the dielectric layer is used as a protective film through a dry etching process, a more precise photonic crystal structure can be formed.

둘때, 상기와 같이 형성된 광결정 구조에 의하여 LED의 광추출 효율을 향상시킬 수 있다.In both cases, the light extraction efficiency of the LED can be improved by the photonic crystal structure formed as described above.

셋째, 본 발명은 기판에 형성된 반사막에 의하여 발광층에서 발광되는 빛을 반사함으로써 광추출 효율을 향상시킬 수 있다.Third, the present invention can improve the light extraction efficiency by reflecting the light emitted from the light emitting layer by the reflective film formed on the substrate.

Claims

기판과;A substrate;

상기 기판 위에 위치하며 개구면을 가지는 제1반도체층과;A first semiconductor layer on the substrate and having an opening surface;

상기 제1반도체층 위에 위치하는 발광층과;A light emitting layer on the first semiconductor layer;

상기 발광층 위에 위치하는 제2반도체층과;A second semiconductor layer on the light emitting layer;

상기 제2반도체층 위에 위치하는 오믹전극층과;An ohmic electrode layer disposed on the second semiconductor layer;

상기 제2반도체층 및 오믹전극층에 연결되어 형성되는 다수의 홈으로 이루어지는 광결정 패턴과;A photonic crystal pattern comprising a plurality of grooves connected to the second semiconductor layer and the ohmic electrode layer;

상기 제1반도체층의 개구면 및 오믹전극 위에 위치하는 금속 패드를 포함하여 구성되는 것을 특징으로 하는 수평형 발광 소자.And a metal pad disposed on the opening surface and the ohmic electrode of the first semiconductor layer.

제 1항에 있어서, 상기 광결정 패턴은, 0.5 내지 1.7㎛의 주기를 갖는 것을 특징으로 하는 수평형 발광 소자.The horizontal type light emitting device of claim 1, wherein the photonic crystal pattern has a period of 0.5 to 1.7 μm.

제 2항에 있어서, 상기 광결정 패턴의 홈의 직경은, 상기 주기의 0.3 내지 0.6배에 해당하는 것을 특징으로 하는 수평형 발광 소자.3. The horizontal light emitting device of claim 2, wherein a diameter of the groove of the photonic crystal pattern corresponds to 0.3 to 0.6 times the period.

제 1항에 있어서, 상기 광결정 패턴은, 상기 오믹전극을 관통하고, 상기 제2반도체층의 1/3 내지 전체 깊이로 형성된 것을 특징으로 하는 수평형 발광 소자.The horizontal light emitting device of claim 1, wherein the photonic crystal pattern penetrates through the ohmic electrode and is formed to be 1/3 to the total depth of the second semiconductor layer.

제 1항에 있어서, 상기 제2반도체층은, p-형 질화물 반도체층인 것을 특징으로 하는 수평형 발광 소자.The horizontal light emitting device of claim 1, wherein the second semiconductor layer is a p-type nitride semiconductor layer.

제 1항에 있어서, 상기 광결정 패턴은, 정방형, 복수의 사선형, 둘 내지 네 개의 구획이 나누어진 복수의 사선형, 둘 내지 네 개의 구획이 나누어지며 서로 반대방향을 향하는 복수의 사선형, 복수의 동심원형, 다각형, 사다리꼴, 및 방사형 중 어느 하나인 것을 특징으로 하는 수평형 발광 소자.The photonic crystal pattern of claim 1, wherein the photonic crystal pattern has a square shape, a plurality of diagonal lines, a plurality of diagonal lines dividing two to four compartments, and a plurality of diagonal lines dividing two to four compartments and facing in opposite directions. A horizontal light emitting device, characterized in that any one of concentric, polygonal, trapezoidal, and radial.

제 1항에 있어서, 상기 기판의 하측면에 형성되는 반사막을 더 포함하는 것을 특징으로 하는 수평형 발광 소자.The horizontal type light emitting device of claim 1, further comprising a reflective film formed on a lower surface of the substrate.

제 1항에 있어서, 상기 오믹전극은, 상기 제2반도체층 전체를 덮는 투명전극인 것을 특징으로 하는 수평형 발광 소자.The horizontal type light emitting device of claim 1, wherein the ohmic electrode is a transparent electrode covering the entire second semiconductor layer.

제 1항에 있어서, 상기 광결정 패턴을 이루는 다수의 홈은, 상기 오믹전극에서 제2반도체층에 이를수록 폭이 점점 좁아지는 것을 특징으로 하는 수평형 발광 소자.The horizontal light emitting device of claim 1, wherein a plurality of grooves forming the photonic crystal pattern become narrower as they reach the second semiconductor layer from the ohmic electrode.

제 9항에 있어서, 상기 폭은, 상기 제2반도체층 하단의 폭이 상기 오믹전극 상단의 폭의 50 내지 70%인 것을 특징으로 하는 수평형 발광 소자.10. The horizontal light emitting device of claim 9, wherein the width of the bottom of the second semiconductor layer is 50 to 70% of the width of the top of the ohmic electrode.

제 1항에 있어서, 상기 광결정 패턴을 이루는 다수의 홈은, 상기 오믹전극과 제2반도체층의 경계면에서 불연속면을 가지는 것을 특징으로 하는 수평형 발광 소자.The horizontal light emitting device of claim 1, wherein the plurality of grooves forming the photonic crystal pattern have a discontinuous surface at an interface between the ohmic electrode and the second semiconductor layer.

기판 상에 제1반도체층, 발광층, 및 제2반도체층을 성장시키는 단계와; Growing a first semiconductor layer, a light emitting layer, and a second semiconductor layer on the substrate;

상기 제2반도체층 상에 오믹전극을 형성하는 단계와; Forming an ohmic electrode on the second semiconductor layer;

상기 오믹전극 상에 유전체층을 형성하는 단계와;Forming a dielectric layer on the ohmic electrode;

상기 유전체층에 다수의 홀을 형성하는 단계와;Forming a plurality of holes in the dielectric layer;

상기 다수의 홀이 형성된 유전체층 면을 식각하여, 상기 오믹전극 및 제2반도체층에 다수의 홈을 형성하는 단계와;Etching a surface of the dielectric layer in which the plurality of holes is formed to form a plurality of grooves in the ohmic electrode and the second semiconductor layer;

상기 유전체층을 제거하는 단계와;Removing the dielectric layer;

상기 제1반도체층의 일부분이 개구되도록 식각하는 단계와;Etching a portion of the first semiconductor layer to be opened;

상기 개구된 제1반도체층 및 오믹전극 위에 금속 패드를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 수평형 발광 소자의 제조방법.And forming a metal pad on the opening of the first semiconductor layer and the ohmic electrode.