KR100781432B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

A method for forming metal lines in a semiconductor device is provided to reduce contact resistance by implementing metal for contact fill and wire metal using aluminum. A PR(Photo Resist) pattern for defining contact holes is formed at an upper portion of an insulation layer deposited on a semiconductor substrate(201). An etching process on the PR pattern is performed such that a contact hole region and a trench region are formed. Titanium(Ti)(209) and titanium nitrite(TiN)(211) are deposited as a barrier metal on the semiconductor substrate including the trench region. By injecting melted metal through an injection port on the deposited titanium nitrite, the contact hole region and trench region are filled. The contact hole and metal wires are formed by planarizing the metal, titanium, and titanium nitrite using a CMP process.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1f는 종래 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도,1A to 1F are cross-sectional views illustrating a method of forming metal wirings of a conventional semiconductor device;

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도.2A to 2H are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 공정(dual damascene process)을 이용하여 금속 배선을 형성함에 있어서, 초 미세 콘택 및 트랜치에 금속을 매립하여 배선을 형성할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in forming a metal wiring by using a dual damascene process, the wiring can be formed by embedding a metal in an ultra fine contact and trench. It is about how.

주지된 바와 같이, 반도체 소자의 금속 배선층은 알루미늄 및 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 기판 내에 형성되어 있는 회로를 접속한다. As is well known, the metal wiring layer of a semiconductor element connects the circuit formed in the board | substrate through the electrical connection and pad connection between semiconductor elements using metal thin films, such as aluminum, an alloy, and copper.

이러한 금속 배선층의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선층을 형성한다. 여기서, 금속 배선층의 재료로는 알루미늄(Al) 또는 텅스텐(W) 등을 널리 사용하고 있는 실정이다. In order to connect the device electrodes and pads separated by an insulating film such as an oxide film, the metal wiring layer is first formed by selectively etching the insulating film to form a contact hole, and using a barrier metal and tungsten to form a metal plug through the contact hole. Form. Then, a metal thin film is formed on the upper portion and patterned to form a metal wiring layer for connecting the device electrode and the pad. Here, aluminum (Al), tungsten (W), or the like is widely used as a material of the metal wiring layer.

또한, 금속 배선층을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선층의 선폭(Critical Dimension)이 점차적으로 작아짐으로 해서 금속 배선층의 미세 패턴을 형성하는 데 어려움이 있으며, 이러한 것을 방지하여 미세 패턴의 금속 배선층을 형성하기 위하여 도입된 것이 다마신 공정이다.In addition, a photolithography process is mainly used to pattern the metal wiring layer, and as the semiconductor device becomes smaller, the critical dimension of the metal wiring layer gradually decreases, thereby making it difficult to form a fine pattern of the metal wiring layer. The damascene process is introduced in order to prevent this and to form a fine metal wiring layer.

즉, 다마신 공정은 절연막에 텅스텐 플러그에 의한 접촉홀을 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선층 패턴이 형성될 부위의 상부 절연막 만을 제거하며, 그 상부에 금속 박막을 증착한 다음 금속 박막을 평탄화함으로써 미세 패턴의 금속 배선층을 형성하는 것이다. 또한, 최근에는 텅스텐 플러그와 같은 금속 플러그의 형성없이 일체로 하부 도전막에 접속되는 금속 배선층을 형성하기 위한 듀얼 다마신 공정이 도입되고 있다.That is, the damascene process forms a contact hole by a tungsten plug in the insulating film, and then deposits an upper insulating film such as an oxide film on the insulating film, and removes only the upper insulating film at the portion where the metal wiring layer pattern is to be formed by the photolithography process. By depositing a metal thin film on the top, and then planarizing the metal thin film to form a metal wiring layer of a fine pattern. In recent years, a dual damascene process for forming a metal wiring layer integrally connected to the lower conductive film without the formation of a metal plug such as tungsten plug has been introduced.

상술한 바와 같은 듀얼 다마신 공정을 이용하여 금속(예컨대, 알루미늄) 배선을 제조할 경우, 집적도가 증가함에 따라 콘택의 종행비(aspect ratio)가 증가하며 콘택의 폭(width)이 감소하게 된다. 콘택의 선폭이 0.3㎛ 이하로 감소하는 경 우 알루미늄으로 콘택을 매립(filling)하기 어렵게 된다. 따라서, 콘택에 CVD 텅스텐(W)을 매립한 후 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정으로 절연막 상의 텅스텐을 제거하여 평탄화시키는 방법을 적용하고 있다.When the metal (eg, aluminum) wire is manufactured using the dual damascene process as described above, as the degree of integration increases, the aspect ratio of the contact increases and the width of the contact decreases. When the line width of the contact decreases below 0.3 μm, it is difficult to fill the contact with aluminum. Therefore, a method of removing and planarizing tungsten on the insulating film by applying a CVD tungsten (W) to the contact and then chemical mechanical polishing (CMP) is applied.

한편, 도 1a 내지 도 1f는 종래의 반도체 소자의 콘택 및 금속 배선 형성 방법을 위한 단면도이다. 1A to 1F are cross-sectional views of a method for forming a contact and a metal wiring of a conventional semiconductor device.

먼저, 도 1a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(101) 상에 절연막(103)을 증착한 다음에, 전면 증착된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 일 예로서 도시된 바와 같이, 절연막(103) 상부에 콘택홀을 정의하기 위한 PR 패턴(105)을 형성한다. First, referring to FIG. 1A, an insulating film 103 is deposited on a semiconductor substrate 101 by spin coating or the like, and then a part of the photoresist photoresist (PR) that is deposited on the front surface is selectively removed. Thus, as illustrated as an example, a PR pattern 105 for defining a contact hole is formed on the insulating film 103.

다음으로, 상술한 바와 같이 형성된 PR 패턴(105)을 식각 장벽층으로 하는 식각 공정을 실시하여 증착된 절연막(103)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이 반도체 기판(101) 상에 콘택홀 영역을 형성한 후, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(105)을 제거한다. Next, a part of the insulating film 103 deposited is selectively removed by performing an etching process using the PR pattern 105 formed as described above as an etch barrier layer, as an example, as shown in FIG. 1B. After forming the contact hole region on the 101, the stripping process is performed to remove the remaining PR pattern 105.

이어서, 형성된 콘택홀 영역이 포함된 반도체 기판(101) 전면에 장벽 금속막(barrier metal)으로 티타늄(Ti)(107) 및 질화 티타늄(TiN)(109)을 도 1c에 도시된 바와 같이 순차적으로 연속(in-situ) 증착한다. Subsequently, titanium (Ti) 107 and titanium nitride (TiN) 109 are sequentially formed as a barrier metal on the entire surface of the semiconductor substrate 101 including the formed contact hole region, as shown in FIG. 1C. In-situ deposition.

다음에, 콘택 플러그(plug) 금속으로 CVD 텅스텐(111)을 화학 기상 증착(화학 기상 증착, CVD) 방식의 WF6 가스의 불소(F) 성분 공정으로 도 1d에 도시된 바와 같이 증착된 질화 티타늄(109) 상에 증착하여 콘택홀 영역을 매립한다.Next, the CVD tungsten 111 is formed of a contact plug metal, and the titanium nitride deposited as shown in FIG. 1D by the fluorine (F) component process of the WF6 gas by chemical vapor deposition (chemical vapor deposition, CVD). 109 to deposit the contact hole region.

이후, 도 1e를 참조하면, 매립된 콘택홀 영역에 대하여 화학적 기계적 연 마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 절연막(103) 상부의 텅스텐(111)과 Ti(107)/TiN(109) 장벽 금속막을 차례로 연마 및 제거하여 전체적으로 전면 평탄화(global planarization)시켜 콘택홀을 형성할 수 있다. 이후 공정으로, 전면 평탄화된 상부에 배선 금속(Interconnect Metal)으로 도 1f에 도시된 바와 같이 알루미늄(115)을 스퍼터링(sputtering) 방식의 공정으로 증착시킬 수 있는데, 이때 알루미늄(115) 하부에는 장벽 금속(113)과 알루미늄(115) 상부에는 반사 방지막(117)을 연속(in-situ) 증착한다. Subsequently, referring to FIG. 1E, a tungsten 111 and a Ti 107 / TiN 109 are formed on the insulating layer 103 by performing a chemical mechanical polishing (CMP) process on the buried contact hole region. The barrier metal film may be polished and removed in turn to global planarization to form contact holes. Subsequently, as shown in FIG. 1F, the aluminum 115 may be deposited by a sputtering process with an interconnect metal on the top of the planarized surface, wherein a barrier metal is disposed below the aluminum 115. An anti-reflection film 117 is deposited in-situ on the 113 and the aluminum 115.

그러나, 상술한 바와 같은 종래의 방식으로 콘택홀 및 금속 배선을 형성할 경우, 텅스텐 증착 및 CMP에 따른 비용 및 공정 시간(cycle time) 증가, 텅스텐과 배선 금속간의 접촉 저항(contact resistance) 증가, 텅스텐 증착 공정에 사용되는 WF6 가스의 불소(F) 성분으로 인한 부식 문제 등을 유발시키게 되는 문제점을 갖는다.However, in the case of forming the contact hole and the metal wiring in the conventional manner as described above, the increase in cost and cycle time due to tungsten deposition and CMP, the increase in contact resistance between tungsten and the wiring metal, tungsten Corrosion problems due to the fluorine (F) component of the WF6 gas used in the deposition process has a problem that causes.

이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 초 미세 콘택 및 트랜치에 금속을 매립하여 반도체 소자의 배선을 형성할 수 있는 방법을 제공함에 있다. Accordingly, the present invention has been made to solve the above-described problems, the object of which is to form a metal wiring by using a dual damascene process, to form a wiring of the semiconductor device by embedding the metal in the ultra-fine contacts and trenches It is to provide a way to.

이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상에 증착된 절연막 상부에 콘택홀을 정의하기 위한 PR 패턴을 형성하며, 형성된 PR 패턴을 장벽층으로 식각 공정을 실시하여 절연막의 일부를 선택적으로 제거하여 콘택홀 영역을 형성하는 과정과, 제거되고 남은 절연막 상부에 트랜치를 정의하기 위한 PR 패턴을 형성하며, 형성된 트랜치를 정의하기 위한 PR 패턴을 장벽층으로 식각 공정을 실시하여 콘택홀로 형성된 절연막의 일부를 선택적으로 제거하여 트랜치 영역을 형성하는 과정과, 형성된 트랜치 영역이 포함된 반도체 기판 전면에 장벽 금속막으로 티타늄(Ti) 및 질화 티타늄(TiN)을 순차적으로 연속(in-situ) 증착하는 과정과, 증착된 질화 티타늄 상에 용융기에 투입된 금속에 대하여 기 설정된 온도로 가열시킨 용융된 금속을 주입구를 통해 주입하여 콘택홀 영역 및 트랜치 영역을 매립(filling)하는 과정과, 금속과 Ti/TiN을 CMP 공정으로 연마 및 제거하여 전체적으로 전면 평탄화시켜 콘택홀 및 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 한다. In the present invention for achieving the above object, the metal wiring forming method of the semiconductor device forms a PR pattern for defining a contact hole on the insulating film deposited on the semiconductor substrate, by performing an etching process using the formed PR pattern as a barrier layer Selectively removing a part of the insulating film to form a contact hole region, forming a PR pattern to define a trench on the remaining insulating film, and performing an etching process using the PR pattern to define the formed trench as a barrier layer Forming a trench region by selectively removing a portion of the insulating layer formed as a contact hole, and sequentially forming titanium (Ti) and titanium nitride (TiN) as a barrier metal film on the entire surface of the semiconductor substrate including the formed trench region (in -situ) the deposition process and the temperature set for the metal introduced into the melter on the deposited titanium nitride. Filling the contact hole region and trench region by injecting the molten molten metal through the injection hole, and polishing and removing the metal and Ti / TiN by the CMP process to planarize the entire surface to form the contact hole and the metal wiring. Characterized in that it comprises a process.

이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다. Hereinafter, a plurality of embodiments of the present invention may exist, and a preferred embodiment will be described in detail with reference to the accompanying drawings. Those skilled in the art will appreciate the objects, features and advantages of the present invention through this embodiment.

본 발명의 핵심 기술요지를 살펴보면, 반도체 기판(201) 상에 절연막(203)을 증착한 다음에, 전면 증착된 PR의 일부를 선택적으로 제거하여 절연막(203) 상부에 콘택홀을 정의하기 위한 PR 패턴(205)을 형성한다. Looking at the core technology of the present invention, after depositing the insulating film 203 on the semiconductor substrate 201, the PR for defining a contact hole on the insulating film 203 by selectively removing a portion of the front-deposited PR Pattern 205 is formed.

다음으로, 상술한 바와 같이 형성된 콘택홀을 정의하기 위한 PR 패턴(205)을 식각 장벽층으로 하는 식각 공정을 실시하여 증착된 절연막(203)의 일부를 선택적으로 제거하여 반도체 기판(201) 상에 콘택홀 영역을 형성한 다음에, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(205)을 제거한다. Next, by performing an etching process using the PR pattern 205 for defining the contact holes formed as described above as an etch barrier layer, a portion of the deposited insulating film 203 is selectively removed to form a portion on the semiconductor substrate 201. After forming the contact hole region, a stripping process is performed to remove the remaining PR pattern 205.

이후, 선택적으로 제거된 절연막(203) 상부에 트랜치를 정의하기 위한 PR 패턴(207)을 형성하고, 트랜치를 정의하기 위한 PR 패턴(207)을 식각 장벽층으로 하는 식각 공정을 실시하여 콘택홀 영역으로 형성된 절연막(203)의 일부를 선택적으로 제거하여 반도체 기판(201) 상에 트랜치 영역을 형성한 다음에, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(207)을 제거한다. Thereafter, a PR pattern 207 for defining a trench is formed on the insulating layer 203 selectively removed, and an etching process is performed using the PR pattern 207 for defining a trench as an etch barrier layer. A portion of the insulating film 203 formed is selectively removed to form a trench region on the semiconductor substrate 201, and then a stripping process is performed to remove the remaining PR pattern 207.

다음으로, 형성된 트랜치 영역이 포함된 반도체 기판(101) 전면에 장벽 금속막(barrier metal)으로 티타늄(Ti)(209) 및 질화 티타늄(TiN)(211)을 순차적으로 연속(in-situ) 증착한다. Next, sequentially in-situ deposition of titanium (Ti) 209 and titanium nitride (TiN) 211 with a barrier metal on the entire surface of the semiconductor substrate 101 including the formed trench region is performed. do.

이어서, 용융기(예컨대, 탄소도가니(213), 레이저, 석영 가열로(Quarts Furnace), 히터 중 어느 하나의 장치)(213)에 금속을 투입하여 기 설정된 온도(예컨대, 600℃∼1000℃ 이내의 온도)로 가열한 후, 주입구(215)를 통해 용융된 금속을 주입하여 증착된 질화 티타늄(211) 상에 증착하여 콘택홀 영역과 트랜치 영역을 매립(filling)한다.Subsequently, a metal is introduced into a melter (eg, a device of any one of a carbon crucible 213, a laser, a quartz furnace, and a heater) 213 to set a temperature (eg, within 600 ° C. to 1000 ° C.). Temperature), and then, the molten metal is injected through the injection hole 215 and deposited on the deposited titanium nitride 211 to fill the contact hole region and the trench region.

마지막으로, CMP 공정을 실시하여 절연막(203) 상부의 금속(217)과 콘택 장벽 금속인 Ti(209)/TiN(211)을 차례로 연마 및 제거하여 전체적으로 전면 평탄화시킴으로써, 콘택홀 및 금속 배선을 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.Finally, the CMP process is performed to sequentially polish and remove the metal 217 on the insulating film 203 and Ti 209 / TiN 211, which are contact barrier metals, to planarize the entire surface, thereby forming contact holes and metal wiring. In this way, it is possible to easily achieve the object of the present invention through this technical action.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이다. 2A to 2H are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the present invention.

먼저 도 2a를 참조하면, 스핀 코팅 등의 도포 공정을 실시하여 반도체 기판(P-Substrate)(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(201) 상에 절연막(203)을 증착한 다음에, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도시된 바와 같이, 절연막(203) 상부에 콘택홀을 정의하기 위한 PR 패턴(205)을 형성한다. First, referring to FIG. 2A, an insulating film 203 is deposited on a P-substrate (eg, a silicon substrate, a ceramic substrate, a polymer substrate, etc.) 201 by performing a coating process such as spin coating. By selectively removing a part of the entire surface deposited PR by performing an exposure process and a development process using a reticle designed in an arbitrary pattern of interest, a contact hole is defined on the insulating film 203 as shown as an example. The PR pattern 205 is formed for this purpose.

다음으로, 상술한 바와 같이 형성된 콘택홀을 정의하기 위한 PR 패턴(205)을 식각 장벽층으로 하는 식각 공정을 실시하여 증착된 절연막(203)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이 반도체 기판(201) 상에 콘택홀 영역을 형성한다. 이후, 스트리핑 공정을 실시하여 도 2b와 같이 잔류하는 PR 패턴(205)을 제거한다. Next, a portion of the deposited insulating film 203 is selectively removed by performing an etching process using the PR pattern 205 as an etch barrier layer to define the contact hole formed as described above, as an example in FIG. 2B. As shown, a contact hole region is formed on the semiconductor substrate 201. Thereafter, a stripping process is performed to remove the remaining PR patterns 205 as shown in FIG. 2B.

이후, 선택적으로 제거된 절연막(203) 상부에 도 2c에 도시된 바와 같이, 트랜치를 정의하기 위한 PR 패턴(207)을 형성한다. 이어서, 트랜치를 정의하기 위한 PR 패턴(207)을 식각 장벽층으로 하는 식각 공정을 실시하여 콘택홀 영역으로 형성된 절연막(203)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이 반도체 기판(201) 상에 트랜치 영역을 형성한다. 이후, 스트리핑 공정을 실시하여 도 2d와 같이 잔류하는 PR 패턴(207)을 제거한다. A PR pattern 207 is then formed on the selectively removed insulating film 203 as shown in FIG. 2C to define the trench. Subsequently, an etching process using the PR pattern 207 for defining the trench as an etch barrier layer is performed to selectively remove a part of the insulating film 203 formed as the contact hole region, as shown in FIG. 2D as an example. A trench region is formed on the semiconductor substrate 201. Thereafter, a stripping process is performed to remove the remaining PR patterns 207 as shown in FIG. 2D.

다음으로, 형성된 트랜치 영역이 포함된 반도체 기판(101) 전면에 장벽 금속막(barrier metal)으로 티타늄(Ti)(209) 및 질화 티타늄(TiN)(211)을 도 2e에 도시된 바와 같이 순차적으로 연속(in-situ) 증착한다. Next, titanium (Ti) 209 and titanium nitride (TiN) 211 are sequentially formed as a barrier metal on the entire surface of the semiconductor substrate 101 including the formed trench region, as shown in FIG. 2E. In-situ deposition.

이어서, 도 2f에 도시된 바와 같이, 금속을 용융시킬 수 있는 용융기(213)에 금속을 투입하여 기 설정된 온도(예컨대, 600℃∼1000℃ 이내의 온도)로 가열한 후, 주입구(215)(예컨대, 2개 이상의 다수 개로 형성됨)를 통해 용융된 금속을 주입하여 도 2g에 도시된 바와 같이 증착된 질화 티타늄(211) 상에 증착하여 콘택홀 영역과 트랜치 영역을 매립(filling)한다.Subsequently, as shown in FIG. 2F, the metal is introduced into the melter 213 capable of melting the metal and heated to a predetermined temperature (eg, a temperature within 600 ° C. to 1000 ° C.), followed by an injection hole 215. The molten metal is injected through (eg, formed of two or more pieces) and deposited on the deposited titanium nitride 211 as shown in FIG. 2G to fill the contact hole region and the trench region.

여기서, 금속은 1.5∼2.5% 이내의 구리가 함유된 합성 알루미늄이기 때문에 녹는점(melting temperature)을 600℃ 까지 가열하며, 용융기(213)에 순수 알루미늄을 투입할 경우 녹는점을 660℃ 까지 가열해야 하며, 탄소 함유량과 첨가 원소량, 그리고 용융기(213)의 유동상태제어 등을 고려하여 녹는점을 600℃∼1000℃ 이내의 범위로 가열해야 한다. 그리고, 용융된 금속을 주입 시, 매립 특성을 향상시키기 위해 웨이퍼를 회전시키며, 용융된 금속이 웨이퍼의 가장자리(Edge)를 통해 빠져나는 것을 방지하기 위해 웨이퍼의 가장자리에 에지 링(edge ring)을 장착한다. Here, since the metal is a synthetic aluminum containing copper within 1.5 to 2.5%, the melting point is heated to 600 ° C, and when pure aluminum is added to the melter 213, the melting point is heated to 660 ° C. The melting point should be heated within the range of 600 ° C. to 1000 ° C. in consideration of the carbon content, the amount of added elements, and the flow state control of the melter 213. When the molten metal is injected, the wafer is rotated to improve the embedding characteristics, and an edge ring is attached to the edge of the wafer to prevent the molten metal from escaping through the edge of the wafer. do.

다음에, 도 2g를 참조하면, 용융(melting)된 금속(예컨대, 합성 알루미늄 혹은 순수 알루미늄)이 응고되면, 콘택과 트랜치에 금속(217)이 완전히 매립된 상태가 된다.Next, referring to FIG. 2G, when the molten metal (eg, synthetic aluminum or pure aluminum) solidifies, the metal 217 is completely embedded in the contacts and trenches.

마지막으로, 도 2h를 참조하면, CMP 공정 혹은 플라즈마(Plasma)를 이용한 에치백(etch back) 공정을 실시하여 절연막(203) 상부의 금속(217)과 콘택 장벽 금속인 Ti(209)/TiN(211)을 차례로 연마 및 제거하여 전체적으로 전면 평탄화시킴으로써, 콘택홀 및 금속 배선을 형성할 수 있다. 2H, a CMP process or an etch back process using plasma may be performed to form a metal 217 on the insulating layer 203 and Ti 209 / TiN (contact barrier metal). 211) may be polished and removed in order to planarize the entire surface, thereby forming contact holes and metal wirings.

따라서, 본 발명에 따르면, 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 초 미세 콘택 및 트랜치에 금속을 매립함으로써, 콘택의 종횡비나 콘택의 폭에 관계없이 금속(예컨대, 알루미늄)을 채워 넣을 수 있으며, 콘택 매립 금속과 배선 금속을 동일한 알루미늄으로 형성시킴에 따라 접촉 저항을 크게 감소시키고 EM(electromigration) 특성을 획기적으로 개선시킬 수 있다. 또한 기존에서와 같이 CVD 텅스텐 증착 시 사용되는 WF6 가스를 사용할 필요가 없기 때문에 불소(F)로 인한 후속 공정의 부식 문제를 예방할 수 있다. Therefore, according to the present invention, in forming a metal wiring by using a dual damascene process, by filling the metal into the ultra-fine contacts and trenches, the metal (eg, aluminum) is filled regardless of the aspect ratio of the contact or the width of the contact. By forming the contact buried metal and the wiring metal from the same aluminum, the contact resistance can be greatly reduced and the EM (electromigration) characteristics can be significantly improved. It also eliminates the need to use the WF6 gas used in CVD tungsten deposition, as is conventional, to prevent corrosion problems in subsequent processes due to fluorine (F).

또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다. In addition, since the present invention is disclosed as a right within the spirit and claims of the present invention, the present invention may include any modification, use and / or adaptation using general principles, and the present invention as a matter deviating from the description of the present specification. It includes everything that falls within the scope of known or customary practice in the art to which it belongs and falls within the scope of the appended claims.

상기에서 설명한 바와 같이, 본 발명은 듀얼 다마신 공정을 이용하여 금속 배선을 형성함에 있어서, 초 미세 콘택 및 트랜치에 금속을 매립함으로써, 콘택의 종횡비나 콘택의 폭에 관계없이 금속(예컨대, 알루미늄)을 채워 넣을 수 있으며, 콘택 매립 금속과 배선 금속을 동일한 알루미늄으로 형성시킴에 따라 접촉 저항을 크게 감소시키고 EM 특성을 획기적으로 개선시킬 수 있다. As described above, the present invention forms a metal wiring by using a dual damascene process, by embedding the metal in the ultra-fine contact and trench, regardless of the aspect ratio of the contact or the width of the contact (for example, aluminum) As the contact buried metal and the wiring metal are formed of the same aluminum, the contact resistance can be greatly reduced and the EM characteristic can be significantly improved.

또한 기존에서와 같이 CVD 텅스텐 증착 시 사용되는 WF6 가스를 사용할 필요가 없기 때문에 불소(F)로 인한 후속 공정의 부식 문제를 예방할 수 있는 효과가 있다. In addition, since there is no need to use the WF6 gas used in CVD tungsten deposition as in the prior art, there is an effect to prevent the corrosion problem of the subsequent process due to fluorine (F).

Claims (10)

반도체 소자의 금속 배선 형성 방법으로서, As a metal wiring formation method of a semiconductor element, 반도체 기판 상에 증착된 절연막 상부에 콘택홀을 정의하기 위한 PR 패턴을 형성하며, 상기 형성된 PR 패턴을 장벽층으로 식각 공정을 실시하여 상기 절연막의 일부를 선택적으로 제거하여 콘택홀 영역을 형성하는 과정과, Forming a PR pattern to define a contact hole on the insulating film deposited on a semiconductor substrate, and performing a etching process using the formed PR pattern as a barrier layer to selectively remove a portion of the insulating film to form a contact hole region and, 상기 제거되고 남은 절연막 상부에 트랜치를 정의하기 위한 PR 패턴을 형성하며, 상기 형성된 트랜치를 정의하기 위한 PR 패턴을 장벽층으로 식각 공정을 실시하여 콘택홀로 형성된 절연막의 일부를 선택적으로 제거하여 트랜치 영역을 형성하는 과정과, A PR pattern for defining a trench is formed on the remaining insulating film, and a portion of the insulating film formed as a contact hole is selectively removed by performing an etching process using the PR pattern for defining the formed trench as a barrier layer. Forming process, 상기 형성된 트랜치 영역이 포함된 반도체 기판 전면에 장벽 금속막(barrier metal)으로 티타늄(Ti) 및 질화 티타늄(TiN)을 순차적으로 연속(in-situ) 증착하는 과정과, Sequentially depositing titanium (Ti) and titanium nitride (TiN) with a barrier metal on the entire surface of the semiconductor substrate including the formed trench region; 상기 증착된 질화 티타늄 상에 용융기에 투입된 금속에 대하여 기 설정된 온도로 가열시킨 용융된 금속을 주입구를 통해 주입하여 상기 콘택홀 영역 및 트랜치 영역을 매립(filling)하는 과정과,Filling the contact hole region and the trench region by injecting a molten metal heated to a predetermined temperature with respect to the metal introduced into the melter on the deposited titanium nitride through an injection hole; 상기 금속과 Ti/TiN을 CMP 공정으로 연마 및 제거하여 전체적으로 전면 평탄화시켜 콘택홀 및 금속 배선을 형성하는 과정A process of forming a contact hole and a metal wiring by entirely flattening the entire surface by polishing and removing the metal and Ti / TiN by a CMP process. 을 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속은, 합성 알루미늄인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Said metal is synthetic aluminum, The metal wiring formation method of the semiconductor element characterized by the above-mentioned. 제 2 항에 있어서,The method of claim 2, 상기 합성 알루미늄은, 1.5∼2.5% 이내의 구리가 함유된 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Said synthetic aluminum contains 1.5 to 2.5% of copper, The metal wiring formation method of the semiconductor element characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 금속은, 순수 알루미늄인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Said metal is pure aluminum, The metal wiring formation method of the semiconductor element characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 기 설정된 온도는, 상기 용융기 내 탄소 함유량과 첨가 원소량, 그리고 융용기의 유동상태제어 등을 고려하여 600℃∼1000℃ 이내의 범위로 가열하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The predetermined temperature is heated in the range of 600 ° C. to 1000 ° C. in consideration of the carbon content in the melter, the amount of the added element, the flow state control of the melter, and the like. . 제 1 항에 있어서,The method of claim 1, 상기 용융된 금속을 주입 시, 매립 특성을 향상시키기 위해 웨이퍼를 회전시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.When the molten metal is injected, the wafer is rotated to improve the embedding characteristics. 제 1 항에 있어서,The method of claim 1, 상기 용융된 금속이 웨이퍼의 가장자리(Edge)를 통해 빠져나는 것을 방지하기 위해 웨이퍼의 가장자리에 에지 링(edge ring)을 장착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And attaching an edge ring to the edge of the wafer to prevent the molten metal from escaping through the edge of the wafer. 제 1 항에 있어서,The method of claim 1, 상기 주입구는, 2개 이상의 다수 개로 형성되어 있는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The injection hole is formed of a plurality of two or more, metal wiring forming method of a semiconductor element. 제 1 항에 있어서,The method of claim 1, 상기 평탄화는, 상기 CMP 공정을 대신하여 플라즈마에 의한 에치백(etch back) 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the planarization is performed by an etch back process by plasma instead of the CMP process. 제 1 항에 있어서,The method of claim 1, 상기 용융기는, 탄소도가니, 레이저, 석영 가열로(Quarts Furnace), 히터 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The melter is any one of a carbon crucible, a laser, a quartz furnace, and a heater.
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