KR100780641B1 - 이중 오버 드라이버를 구비한 반도체 메모리 소자 - Google Patents

이중 오버 드라이버를 구비한 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 방식에 관한 것이다. 본 발명은 저전압 환경에서도 초기 센싱 동작시 노말 드라이빙 전압단의 급격한 전압 강하를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 이중 오버 드라이버 스킴을 채택한다. 즉, 노말 드라이버가 비트라인 감지증폭기의 풀업 전원라인(RTO)을 구동하고 제1 오버 드라이버가 코어전압단(VCORE)을 구동하는 오버 드라이빙 방식과 함께 상기 노말 드라이버와 병렬로 제2 오버 드라이버가 RTO 전원라인을 구동하는 오버 드라이빙 방식을 결합하였다. 이 경우, 초기 센싱 동작시 RTO 전원라인을 제1 및 제2 오버 드라이버가 동시에 구동하기 때문에 노말 드라이빙 전압단의 급격한 전압 강하를 최소화할 수 있으며, 제1 및 제2 오버 드라이버의 활성화 구간을 각각 제어함으로써 과도한 오버 드라이빙에 따른 문제점도 미연에 방지할 수 있다.
비트라인 감지증폭기, 오버 드라이빙, 이중 오버 드라이버, 코어전압단, 전압 강하

Description

이중 오버 드라이버를 구비한 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING DOUBLE OVER DRIVER}
도 1은 오버 드라이빙 방식을 채택한 비트라인 감지증폭기 어레이의 구성을 나타낸 도면.
도 2는 비트라인 감지증폭기(BLSA)의 전원라인 구동 제어신호의 생성 경로를 나타낸 블럭 다이어그램.
도 3은 도 2의 신호 파형을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 이중 오버 드라이빙 스킴을 나타낸 회로도.
도 5는 도 4의 비트라인 감지증폭기 전원라인 구동회로의 시뮬레이션 결과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
62: BLSA 전원라인 이퀄라이즈/프리차지부
400 : 제2 오버 드라이버
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 방식에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부전압(전원전압)을 인가 받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(VCORE)을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작하게 되는데, 이때 비트라인 감지증폭기의 풀업 전원라인(통상 RTO라 함)을 구동하는데 사용되는 코어전압단(VCORE)으로부터 많은 양의 전류가 소모된다. 그런데, 동작 전압이 낮아지는 추세에서 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는데는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 전원라인을 일정 시간 동안 코어전압(VCORE)보다 높은 전압(통상적으로 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하게 되었다.
도 1은 오버 드라이빙 방식을 채택한 비트라인 감지증폭기 어레이의 구성을 나타낸 도면이다.
도 1을 참조하면, 비트라인 감지증폭기 어레이는 오버 드라이빙의 채택 여부와 관계없이 비트라인 감지증폭기(30)와, 상위 비트라인 분리부(10) 및 하위 비트라인 분리부(50)와, 비트라인 이퀄라이즈/프리차지부(20)와, 컬럼 선택부(40)와, 비트라인 감지증폭기 전원라인 구동부(60)를 포함한다.
여기서, 상위 비트라인 분리부(10)는 상위 분리신호(BISH)에 응답하여 상위 메모리 셀 어레이와 감지증폭기(30)를 분리/연결하기 위한 것이며, 하위 비트라인 분리부(50)는 하위 분리신호(BISL)에 응답하여 하위 메모리 셀 어레이와 감지증폭기(30)를 분리/연결하기 위한 것이다.
그리고, 비트라인 감지증폭기(30)는 인에이블 신호가 활성화되어 풀다운 전원라인(통상 SB라 함) 및 풀업 전원라인(RTO)이 예정된 전압 레벨로 구동되면 비트라인 쌍(BL, BLB) - 전하공유 상태로 미세한 전압차를 가짐 - 의 전압차를 감지하여, 하나는 접지전압(VSS)으로 하나는 코어전압(VCORE)으로 증폭한다.
또한, 비트라인 이퀄라이즈/프리차지부(20)는 비트라인에 대한 감지/증폭 및 재저장 과정을 종료한 후에 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP) - 통상 VCORE/2 - 으로 프리차지하기 위한 것이다.
그리고, 컬럼 선택부(40)는 리드 커맨드가 인가되면 컬럼 선택신호(YI)에 응답하여 감지증폭기(30)에 의해 감지/증폭된 데이터를 세그먼트 데이터 버스(SIO, SIOB)에 전달한다.
한편, 비트라인 감지증폭기 전원라인 구동부(60)는 풀업 전원라인 구동 제어신호(SAP)에 응답하여 코어전압단(VCORE)에 걸린 전압으로 RTO 전원라인을 구동하기 위한 NMOS 트랜지스터(M2)와, 풀다운 전원라인 구동 제어신호(SAN)에 응답하여 접지전압(VSS)으로 SB 전원라인을 구동하기 위한 NMOS 트랜지스터(M3)와, 오버 드라이빙 펄스(SAOVDP) - 오버 드라이버 제어신호 - 에 응답하여 코어전압단(VCORE)을 전원전압(VDD)으로 구동하기 위한 PMOS 트랜지스터(M1) - 오버 드라이버 - 와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 감지증폭기(30)의 RTO 전원라인 및 SB 전원라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 비트라인 감지증폭기(BLSA) 전원라인 이퀄라이즈/프리차지부(62)를 구비한다.
여기에서는, 오버 드라이빙 펄스(SAOVDP)를 로우 액티브 펄스로 규정하고 오버 드라이버를 PMOS 트랜지스터(M1)로 구현하는 경우를 예시하고 있으나, 오버 드라이버로 NMOS 트랜지스터를 사용할 수도 있다. 풀업 전원라인 구동 제어신호(SAP)에 제어 받는 NMOS 트랜지스터(M2) 역시 마찬가지다.
도 2는 비트라인 감지증폭기(BLSA)의 전원라인 구동 제어신호의 생성 경로를 나타낸 블럭 다이어그램이다.
도 2를 참조하면, 비트라인 감지증폭기(BLSA)의 전원라인 구동 제어신호 생성 경로에는 액티브 커맨드(ACT)와 프리차지 커맨드(PCG)에 응답하여 BLSA 인에이블 신호(SAEN)를 생성하기 위한 인에이블 신호 발생부(200)와, BLSA 인에이블 신호(SAEN)를 인가받아 풀업 전원라인 구동 제어신호(SAP), 풀다운 전원라인 구동 제어신호(SAN), 오버 드라이빙 펄스(SAOVDP)를 생성하기 위한 전원라인 구동 제어신호 생성부(210)가 구비된다.
도 3은 도 2의 신호 파형을 나타낸 도면으로서, 이하 이를 참조하여 종래기술에 따른 비트라인 감지증폭기(BLSA) 전원라인 구동 동작에 대해 살펴본다.
우선 액티브 커맨드(ACT)가 인가되어 워드라인이 활성화되고 셀에 저장된 데이터가 전하공유에 의해 비트라인 쌍(BL, BLB)에 각각 유기된 후, 일정 시간 이후에 풀업 전원라인 구동 제어신호(SAP)가 논리레벨 하이로 활성화되고, 풀다운 전원라인 구동 제어신호(SAN)가 논리레벨 하이로 활성화된다. 이때, 액티브 커맨드(ACT)를 받아서 풀업 및 풀다운 전원라인 구동 제어신호(SAP, SAN)보다 미리(적어도 동시에) 논리레벨 로우로 활성화되어 있는 오버 드라이빙 펄스(SAOVDP)에 의해 RTO 전원라인이 오버 드라이빙된다. 즉, 풀업 및 풀다운 전원라인 구동 제어신호(SAP, SAN), 오버 드라이빙 펄스(SAOVDP)가 모두 활성화되면 트랜지스터 M1, M2, M3가 모두 턴온되어 RTO 전원라인을 전원전압(VDD)으로 구동하고 SB 전원라인을 접지전압(VSS)으로 구동하게 된다.
이후, 일정 시간이 지나면 오버 드라이빙 펄스(SAOVDP)가 논리레벨 하이로 비활성화되어 RTO 전원라인을 코어전압(VCORE)으로 구동하게 되며, 프리차지 커맨 드(PCG)가 인가되면 풀업 및 풀다운 전원라인 구동 제어신호(SAP, SAN)가 논리레벨 로우로 비활성화되고, BLSA 전원라인 이퀄라이즈/프리차지부(62)에 의해 RTO 전원라인과 SB 전원라인이 비트라인 프리차지 전압(VBLP) 레벨로 프리차지 된다. 비트라인 프리차지 전압(VBLP)은 통상 VCORE/2 레벨을 가진다.
그런데, 전원전압(VDD) 레벨이 갈수록 저전압화 되면서, 전술한 바와 같은 오버 드라이빙 방식을 적용하는 경우에도 센싱 초기에 코어전압단(VCORE)의 급격한 전압 강하를 방지하기 어렵게 되었다. 이와 같은 코어전압(VCORE)의 불안정으로 인한 소자의 동작 특성 열화가 예상되며, 심할 경우 불량을 유발하는 문제점이 있었다.
한편, 오버 드라이빙 펄스(SAOVD)의 펄스폭을 늘려 오버 드라이빙 구간을 확장하는 방안을 생각할 수 있다. 그러나, 이 경우에는 액티브 동작에서 과도한 코어전압(VCORE)의 상승을 유발할 뿐만 아니라, 초기 센싱 동작시의 순간적인 코어전압단(VCORE)의 전압 강하를 방지하는데는 도움이 되지 못한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 저전압 환경에서도 초기 센싱 동작시 노말 드라이빙 전압단의 급격한 전압 강하를 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 풀업 전원라인과 풀다운 전원라인을 구비하는 비트라인 감지증폭수단; 풀업 전원라인 구동 제어신호에 응답하여 노말 드라이빙 전압단에 걸린 전압으로 상기 풀업 전원라인을 구동하기 위한 제1 구동수단; 풀다운 전원라인 구동 제어신호에 응답하여 접지전압으로 상기 풀다운 전원라인을 구동하기 위한 제2 구동수단; 제1 오버 드라이버 제어신호에 응답하여 상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하기 위한 제3 구동수단; 제2 오버 드라이버 제어신호에 응답하여 상기 풀업 전원라인을 상기 오버 드라이빙 전압으로 구동하기 위한 제4 구동수단; 및 비트라인 이퀄라이즈 신호에 응답하여 상기 풀업 전원라인 및 상기 풀다운 전원라인을 비트라인 프리차지 전압으로 프리차지하기 위한 전원라인 이퀄라이즈/프리차지수단을 구비하는 반도체 메모리 소자가 제공된다.
본 발명에서는 이중 오버 드라이버 스킴을 채택한다. 즉, 노말 드라이버가 비트라인 감지증폭기의 풀업 전원라인(RTO)을 구동하고 제1 오버 드라이버가 코어전압단(VCORE)을 구동하는 오버 드라이빙 방식과 함께 상기 노말 드라이버와 병렬로 제2 오버 드라이버가 RTO 전원라인을 구동하는 오버 드라이빙 방식을 결합하였다. 이 경우, 초기 센싱 동작시 RTO 전원라인을 제1 및 제2 오버 드라이버가 동시에 구동하기 때문에 노말 드라이빙 전압단의 급격한 전압 강하를 최소화할 수 있으며, 제1 및 제2 오버 드라이버의 활성화 구간을 각각 제어함으로써 과도한 오버 드라이빙에 따른 문제점도 미연에 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 이중 오버 드라이빙 스킴을 나타낸 회로도이다.
도 4를 참조하면, 본 실시예에 따른 반도체 메모리 소자는, 풀업 전원라인 구동 제어신호(SAP)에 응답하여 코어전압단(VCORE)에 걸린 전압으로 RTO 전원라인을 구동하기 위한 NMOS 트랜지스터(M2)와, 풀다운 전원라인 구동 제어신호(SAN)에 응답하여 접지전압(VSS)으로 SB 전원라인을 구동하기 위한 NMOS 트랜지스터(M3)와, 오버 드라이빙 펄스(SAOVDP) - 제1 오버 드라이버 제어신호 - 에 응답하여 코어전압단(VCORE)을 전원전압(VDD)으로 구동하기 위한 PMOS 트랜지스터(M1) - 제1 오버 드라이버 - 와, 제2 오버 드라이버 제어신호(SAP2)에 응답하여 RTO 전원라인을 전원전압(VDD)으로 구동하기 위한 제2 오버 드라이버(400)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 감지증폭기(30)의 RTO 전원라인 및 SB 전원라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 비트라인 감지증폭기(BLSA) 전원라인 이퀄라이즈/프리차지부(62)를 구비한다.
즉, 상기 도 1에 도시된 종래기술과 비교하여 본 발명에서는 제2 오버 드라이버 제어신호(SAP2)에 제어받는 제2 오버 드라이버(400)를 더 구비한다.
여기서, 제2 오버 드라이버(400)는 전원전압단(VDD)과 RTO 전원라인 사이에 접속되고 제2 오버 드라이버 제어신호(SAP2)를 게이트 입력으로 하는 NMOS 트랜지스터(M4)로 구현할 수 있다. 한편, 제2 오버 드라이버 제어신호(SAP2)는 풀업 전원 라인 구동 제어신호(SAP)의 활성화 시점과 동시에 활성화되며 풀업 전원라인 구동 제어신호(SAP)에 비해 짧은 활성화 구간을 가지는 신호로서, 바람직하게는 오버 드라이빙 펄스(SAOVDP)에 비해 짧은 활성화 구간을 가지도록 한다.
도 5은 도 4의 비트라인 감지증폭기 전원라인 구동회로의 시뮬레이션 결과를 나타낸 도면이다. 참고적으로, 시뮬레이션 조건은 VDD=1.55V, VCORE=1.5V 이다.
반도체 메모리 소자가 아이들(idle) 상태일 때, 풀다운 전원라인 구동 제어신호(SAN), 풀업 전원라인 구동 제어신호(SAP), 제2 오버 드라이버 제어신호(SAP2)는 논리레벨 로우로 비활성화 상태이고, 오버 드라이빙 펄스(SAOVDP) 역시 논리레벨 하이로 비활성화 상태가 되며, RTO 전원라인과 SB 전원라인은 비트라인 감지증폭기(BLSA) 전원라인 이퀄라이즈/프리차지부(62)에 의해 비트라인 프리차지 전압(VBLP)으로 프리차지된 상태를 유지한다.
한편, 액티브 커맨드(ACT)가 인가되면, 풀다운 전원라인 구동 제어신호(SAN), 풀업 전원라인 구동 제어신호(SAP)가 논리레벨 하이로 활성화된다. 이때, 제2 오버 드라이버 제어신호(SAP2) 역시 논리레벨 하이로 활성화되고, 오버 드라이빙 펄스(SAOVDP) 또한 논리레벨 로우로 활성화 된다.
따라서, 트랜지스터 M1, M2, M3, M4가 모두 턴온되어 SB 전원라인은 접지전압(VSS)으로 구동되고, RTO 전원라인은 트랜지스터 M1, M3, M4에 의해 전원전압(VDD)으로 구동된다.
이후, 제2 오버 드라이버 제어신호(SAP2)는 다시 논리레벨 로우로 비활성화되어 트랜지스터 M1에 의해서만 오버 드라이빙 동작이 유지되다가, 오버 드라이빙 펄스(SAOVDP)까지 논리레벨 하이로 비활성화 되면, 트랜지스터 M2에 의해 RTO 전원라인이 코어전압(VCORE)으로 구동된다.
이와 같이 센싱 초기 동작시 제1 오버 드라이버와 제2 오버 드라이버에 의한 이중 오버 드라이빙이 수행되기 때문에 도 5에도 잘 나타난 바와 같이 저전압 환경에서도 코어전압단(VCORE)의 급격한 전압 강하가 일어나지 않게 된다.
한편, 제2 오버 드라이버 제어신호(SAP2)의 활성화 구간을 과도하게 길게 설정하지만 않는다면 센싱 초기 동작 이후의 코어전압단(VCORE)의 과도한 상승은 일어나지 않을 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 노말 드라이빙 전압으로 코어전압(VCORE)을 오버 드라이빙 전압으로 전원전압(VDD)을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 노말 드라이빙 전압 및 오버 드라이빙 전압으로 다른 전압원을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현될 수 있다.
전술한 본 발명은 저전압 환경에서도 초기 센싱 동작시 노말 드라이빙 전압단의 급격한 전압 강하를 방지할 수 있으며, 이로 인하여 반도체 메모리 소자의 동작 특성 저하 및 오류를 줄이는 방지하는 효과가 있다.

Claims (6)

  1. 풀업 전원라인과 풀다운 전원라인을 구비하는 비트라인 감지증폭수단;
    풀업 전원라인 구동 제어신호에 응답하여 노말 드라이빙 전압단에 걸린 전압으로 상기 풀업 전원라인을 구동하기 위한 제1 구동수단;
    풀다운 전원라인 구동 제어신호에 응답하여 접지전압으로 상기 풀다운 전원라인을 구동하기 위한 제2 구동수단;
    제1 오버 드라이버 제어신호에 응답하여 상기 노말 드라이빙 전압단을 오버 드라이빙 전압으로 구동하기 위한 제3 구동수단;
    제2 오버 드라이버 제어신호에 응답하여 상기 풀업 전원라인을 상기 오버 드라이빙 전압으로 구동하기 위한 제4 구동수단; 및
    비트라인 이퀄라이즈 신호에 응답하여 상기 풀업 전원라인 및 상기 풀다운 전원라인을 비트라인 프리차지 전압으로 프리차지하기 위한 전원라인 이퀄라이즈/프리차지수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 노말 드라이빙 전압단은 코어전압단이고, 상기 오버 드라이빙 전압은 전원전압인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 구동 수단은,
    상기 코어전압단과 상기 풀업 전원라인 사이에 접속되고 상기 풀업 전원라인 구동 제어신호를 게이트 입력으로 하는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제3 구동 수단은,
    상기 코어전압단과 전원전압단 사이에 접속되며 상기 제1 오버 드라이버 제어신호를 게이트 입력으로 하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제4 구동 수단은,
    상기 전원전압단과 상기 풀업 전원라인 사이에 접속되며 상기 제2 오버 드라이버 제어신호를 게이트 입력으로 하는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 오버 드라이버 제어신호는 상기 풀업 전원라인 구동 제어신호의 활성화시점으로부터 상기 제1 오버 드라이버 제어신호에 비해 짧은 활성화 구간을 가지는 것을 특징으로 하는 반도체 메모리 소자.
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