KR100780612B1 - Semiconductor memory device having data-compress test mode - Google Patents

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KR100780612B1 KR1020060049121A KR20060049121A KR100780612B1 KR 100780612 B1 KR100780612 B1 KR 100780612B1 KR 1020060049121 A KR1020060049121 A KR 1020060049121A KR 20060049121 A KR20060049121 A KR 20060049121A KR 100780612 B1 KR100780612 B1 KR 100780612B1
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Abstract

본 발명은 면적적 제약을 줄일 수 있으며, 노말 모드와 동일한 상황 하에서 압축 테스트를 수행할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 데이터를 저장하기 위한 단위메모리셀을 복수개 구비하는 셀 뱅크; 상기 셀 뱅크의 복수의 출력 데이터를 감지 및 증폭하고, 이를 복수의 글로벌 라인을 통해 출력하기 위한 데이터 감지증폭수단; 상기 복수의 글로벌 라인을 통해 전달되는 데이터를 압축하여 한 비트의 압축-데이터로 출력하기 위한 압축수단; 및 테스트신호에 응답하여 상기 복수의 글로벌 라인을 통해 전달되는 데이터 또는 상기 압축-데이터를 선택적으로 저장하여 외부로 출력하기 위한 데이터 출력수단을 구비하는 압축 테스트모드를 갖는 반도체메모리소자을 제공한다.The present invention is to provide a semiconductor memory device that can reduce the area constraint, and can perform a compression test under the same conditions as the normal mode, the present invention for this purpose is provided with a plurality of unit memory cells for storing data Cell banks; Data sensing amplification means for sensing and amplifying a plurality of output data of the cell bank and outputting the plurality of output data through a plurality of global lines; Compression means for compressing data transmitted through the plurality of global lines and outputting one bit of compressed-data; And a data output means for selectively storing the data transmitted through the plurality of global lines or the compressed-data in response to a test signal and outputting the compressed-data to the outside.

압축 테스트, 글로벌 라인, 신뢰성, 감지 속도, 면적 Compression Test, Global Line, Reliability, Detection Speed, Area

Description

압축 테스트모드를 갖는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING DATA-COMPRESS TEST MODE}Semiconductor memory device with compression test mode {SEMICONDUCTOR MEMORY DEVICE HAVING DATA-COMPRESS TEST MODE}

도 1은 종래기술에 따른 압축 테스트모드를 갖는 반도체메모리소자의 블록 구성도.1 is a block diagram of a semiconductor memory device having a compression test mode according to the prior art.

도 2는 도 1의 데이터 감지증폭기의 내부 회로도.2 is an internal circuit diagram of the data sensing amplifier of FIG.

도 3은 도 1의 압축부의 내부 회로도.3 is an internal circuit diagram of the compression unit of FIG. 1.

도 4는 본 발명의 일 실시 예에 따른 압축 테스트모드를 갖는 반도체메모리소자의 블록 구성도.4 is a block diagram illustrating a semiconductor memory device having a compression test mode according to an embodiment of the present invention.

도 5는 도 4의 데이터 감지증폭기의 내부 회로도.5 is an internal circuit diagram of the data sensing amplifier of FIG.

도 6은 도 4의 압축부의 내부 회로도.6 is an internal circuit diagram of the compression unit of FIG. 4.

도 7은 도 4의 저장부의 내부 회로도.7 is an internal circuit diagram of a storage unit of FIG. 4.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 뱅크 영역100: bank area

200 : 압축부200: compression unit

300 : 출력부300: output unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 면적에 구현되며 신뢰성 높은 압축 테스트모드를 갖는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device implemented in a small area and having a reliable compression test mode.

일반적으로 반도체 메모리의 집적도가 급속도로 높아지고 있어 하나의 메모리 칩 내에 수 천만개 이상의 셀(cell)이 집적되고 있다. 이처럼 메모리 셀의 수가 늘어나게 되면, 이들의 정상/불량 여부를 테스트하는데 많은 시간이 소요된다. 이러한 메모리 테스트에 있어서, 테스트 결과의 정확성은 물론, 얼마나 빠른 시간 내에 테스트를 수행하는지 여부도 고려해야 할 사항이다. 이러한 테스트 시간 측면에서의 요구에 부응하기 위하여 데이터 압축 테스트모드를 사용한다. 데이터 압축 테스트모드에서는 정상 모드에서 사용되는 데이터 입/출력핀 (DQ)을 모두 사용하지 않고 일부의 DQ핀을 사용하여 모든 뱅크에 동시에 데이터를 입력한다. 이후 데이터 출력시에도 모든 뱅크에서 동시에 데이터를 출력 하되, 각 DQ핀에 대응하는 데이터 버스의 값을 논리 게이트를 사용하여 논리 조합하므로써 그 결과에 따라 칩의 정상/불량 여부를 판정하게 된다.In general, the density of semiconductor memories is increasing rapidly, and tens of millions of cells are integrated in one memory chip. As the number of memory cells increases, it takes a long time to test whether they are normal or defective. In these memory tests, it is important to consider not only the accuracy of the test results, but also how quickly the test is performed. In order to meet these demands in terms of test time, data compression test mode is used. In the data compression test mode, data is input to all banks simultaneously using some of the DQ pins instead of using all the data input / output pins (DQ) used in the normal mode. The data is then output from all banks at the same time, but the logic of the data bus corresponding to each DQ pin is logically combined using the logic gate to determine whether the chip is normal or defective.

도 1은 종래기술에 따른 압축 테스트모드를 갖는 반도체메모리소자의 블록 구성도이다.1 is a block diagram of a semiconductor memory device having a compression test mode according to the prior art.

도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀을 복수개 구비하는 셀 뱅크(12)와, 셀 뱅크(12)의 복수의 출력 데이터를 감지 및 증폭하고, 이를 테스트신호(TM)에 따라 복수의 테스트-글로벌 라인(TGIO 0 ~ 15) 또는 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 출력하기 위한 데이터 감지증폭부(14)와, 복수의 테스트-글로벌 라인(TGIO 0 ~ 15)을 통해 전달되는 데이터를 압축하여 한 비트의 압축-데이터로 출력하기 위한 압축부(18)와, 글로벌 라인(GIO 0)을 통해 전달되는 데이터 또는 압축-데이터를 저장하여 외부로 출력하기 위한 데이터 출력부(20)를 구비한다.Referring to FIG. 1, the semiconductor memory device according to the related art senses and amplifies a plurality of cell banks 12 including a plurality of unit memory cells for storing data, and a plurality of output data of the cell banks 12. A data sensing amplifier 14 for outputting through a plurality of test-global lines TGIO 0 to 15 or a plurality of global lines GIO 0 to 15 according to the test signal TM, and a plurality of test-global lines Compression unit 18 for compressing data transmitted through (TGIO 0 ~ 15) and outputting it as one bit of compressed-data, and storing data or compressed-data transmitted through global line (GIO 0) And a data output unit 20 for outputting the data.

여기서, 데이터 출력부(20)는 글로벌 라인(GIO 0)을 통해 전달되는 데이터 또는 압축-데이터를 저장하기 위한 레지스터(22)와, 레지스터(22)의 데이터(IO)를 외부로 출력하기 위한 데이터 패드(24)를 포함한다.Here, the data output unit 20 is a register 22 for storing data or compressed-data transmitted through the global line GIO 0, and data for outputting the data IO of the register 22 to the outside. Pad 24.

참고적으로, 데이터 출력부(20)는 하나의 글로벌 라인 단위로 각각 구비되며, 각 해당 글로벌 라인을 통해 전달되는 데이터를 외부로 출력한다. 도면에는 글로벌 라인 GIO 0만을 예시한 것으로, 다른 글로벌 라인으로 부터 데이터를 전달받는 데이터 출력부는 동일한 회로적 구현을 갖는다.For reference, the data output units 20 are provided in units of one global line, and output data transmitted through the corresponding global lines to the outside. In the drawing, only the global line GIO 0 is illustrated, and the data output unit receiving data from another global line has the same circuit implementation.

또한, 반도체메모리소자는 크게 두 부분, 데이터의 저장과 관련되는 블록들이 배치되는 뱅크 영역(10)과, 뱅크 영역(10)의 액세스를 위한 구동을 위한 수행하기 위한 블록들이 배치되는 주변 영역으로 나뉜다. 여기서는 셀 뱅크(12)와, 데이터 감지증폭부(14)와, 압축부(18)가 뱅크 영역(10)에 배치되며, 데이터 출력부(20)가 주변영역에 배치된다.In addition, the semiconductor memory device is divided into two parts, a bank area 10 in which blocks related to data storage are disposed, and a peripheral area in which blocks for performing driving for accessing the bank area 10 are arranged. . In this case, the cell bank 12, the data sensing amplifier 14, and the compression unit 18 are disposed in the bank region 10, and the data output unit 20 is disposed in the peripheral region.

한편, 다음에서는 각 블록의 내부 회로도를 참조하여 구체적으로 살펴보도록 한다.Meanwhile, the following will be described in detail with reference to the internal circuit diagram of each block.

도 2는 도 1의 데이터 감지증폭기(DBSA0, Data Sense Amplifer, 이하 '데이터 감지증폭기'라 함, 16)의 내부 회로도이다. 참고적으로, 데이터 감지증폭부(14)는 셀 뱅크(12)의 복수의 출력 데이터 중 해당 데이터를 감지 및 증폭하기 위한 복수의 데이터 감지증폭기(DBSA0 ~ DBSA15)를 구비하는데, 이들은 동일한 회로적 구현을 가지므로 하나만을 예시로서 살펴보도록 한다.FIG. 2 is an internal circuit diagram of a data sense amplifier (DBSA0) of FIG. 1 (hereinafter referred to as a data sense amplifier). For reference, the data sensing amplifier 14 includes a plurality of data sensing amplifiers DBSA0 to DBSA15 for sensing and amplifying corresponding data among a plurality of output data of the cell bank 12, which are implemented in the same circuit. So let's look at only one as an example.

도 2에 도시된 바와 같이, 데이터 감지증폭기(16)는 입력 데이터(IN)를 감지 및 증폭하기 위한 감지 증폭기(16a)와, 테스트신호(TM)에 응답하여 감지 증폭기(16a)의 출력 데이터(DT)를 글로벌 라인(GIO) 또는 테스트-글로벌 라인(TGIO)에 선택적으로 출력하기 위한 라인 선택부(16b)를 포함한다.As shown in FIG. 2, the data sense amplifier 16 includes a sense amplifier 16a for sensing and amplifying the input data IN, and output data of the sense amplifier 16a in response to the test signal TM. And a line selector 16b for selectively outputting the DT to the global line GIO or the test-global line TGIO.

여기서, 라인 선택부(16b)는 테스트신호(TM)를 반전시키기 위한 인버터(I1)와, 감지증폭기(16a)의 출력 데이터(DT)와 인버터(I1)의 출력신호를 입력으로 가져 해당 출력을 글로벌 라인(GIO 0)으로 전달하기 위한 낸드게이트(ND1)와, 감지증폭기(16a)의 출력 데이터(DT)와 테스트신호(TM)를 입력으로 가져 해당 출력을 테스트-글로벌 라인(TGIO 0)으로 전달하기 위한 낸드게이트(ND2)를 포함한다.Here, the line selector 16b receives the inverter I1 for inverting the test signal TM, the output data DT of the sense amplifier 16a and the output signal of the inverter I1 as inputs, and outputs the corresponding output. The NAND gate ND1 for transferring to the global line GIO 0, the output data DT and the test signal TM of the sense amplifier 16a are input as inputs, and the corresponding output is transferred to the test-global line TGIO 0. And a NAND gate ND2 for delivery.

데이터 감지증폭기(16)의 구동을 간략히 살펴보도록 한다.The driving of the data sensing amplifier 16 will be briefly described.

먼저, 감지증폭기(16a)는 셀 뱅크(12)의 출력 데이터(IN)를 감지 및 증폭하여 출력한다. 이어, 라인 선택부(16b)는 테스트신호(TM)가 논리레벨 'L'로 비활성화된 경우에는 감지증폭기(16a)의 출력 데이터(DT)를 글로벌 라인(GIO 0)으로 출력하며, 테스트신호(TM)가 활성화된 경우에는 감지증폭기(16a)의 출력 데이터(DT)를 테스트-글로벌 라인(TGIO 0)으로 출력한다.First, the sense amplifier 16a senses, amplifies, and outputs the output data IN of the cell bank 12. Subsequently, when the test signal TM is inactivated to the logic level 'L', the line selector 16b outputs the output data DT of the sense amplifier 16a to the global line GIO 0, and the test signal ( When TM) is activated, the output data DT of the sense amplifier 16a is output to the test-global line TGIO 0.

즉, 데이터 감지증폭기(16)는 테스트신호(TM)가 활성화되지 않는 노말 동작 시에는 셀 뱅크(12)의 해당 데이터를 감지 및 증폭하여 글로벌 라인(GIO 0)으로 출력한다. 그리고 압축 테스트모드에서는 해당 데이터를 감지 및 증폭하여 테스트-글로벌 라인(TGIO 0)을 통해 출력한다.That is, in the normal operation in which the test signal TM is not activated, the data sensing amplifier 16 senses and amplifies corresponding data of the cell bank 12 and outputs the data to the global line GIO 0. In the compressed test mode, the data is sensed and amplified and output through the test-global line (TGIO 0).

도 3은 도 1의 압축부(18)의 내부 회로도이다.3 is an internal circuit diagram of the compression unit 18 of FIG. 1.

도 3을 참조하면, 압축부(18)는 제1 내지 제4 테스트-글로벌 라인(TGIO 0 ~ 3)으로 전달되는 데이터를 입력으로 갖는 제1 논리배타부정합게이트(XNOR1)와, 제5 내지 제8 테스트-글로벌 라인(TGIO 4 ~ 7)으로 전달되는 데이터를 입력으로 갖는 제2 논리배타부정합게이트(XNOR2)와, 제9 내지 제12 테스트-글로벌 라인(TGIO 8 ~ 11)으로 전달되는 데이터를 입력으로 갖는 제3 논리배타부정합게이트(XNOR3)와, 제13 내지 제16 테스트-글로벌 라인(TGIO 12 ~ 15)으로 전달되는 데이터를 입력으로 갖는 제4 논리배타부정합게이트(XNOR4)와, 제1 내지 제4 논리배타부정합게이트(XNOR1 ~ XNOR4)의 출력신호를 입력을 가져 압축-데이터(TGIO_CMP)로 출력하기 위한 앤드게이트(AD1)를 포함한다.Referring to FIG. 3, the compression unit 18 may include a first logical exclusive matching gate XNOR1 having data input to first to fourth test-global lines TGIO 0 to 3, and fifth to fifth. The second logical exclusive matching gate (XNOR2) having the data transferred to the eighth test-global line (TGIO 4 to 7) as an input and the data transferred to the ninth to twelfth test-global lines (TGIO 8 to 11). A third logical exclusive mismatch gate XNOR3 having an input, a fourth logical exclusive mismatch gate XNOR4 having data input to the thirteenth through sixteenth test-global lines TGIO 12 to 15, and a first one; And an AND gate AD1 for outputting the output signals of the fourth logical exclusive matching gates XNOR1 to XNOR4 to the compressed-data TGIO_CMP.

전술한 바와 같은 압축부(18)는 제1 내지 제16 테스트-글로벌 라인(TGIO 0 ~ 15)을 통해 전달되는 데이터를 각각 입력으로 갖는 논리배타부정합게이트(XNOR1 ~ XNOR4)와 앤드게이트(AD1)를 통해, 제1 내지 제16 테스트-글로벌 라인(TGIO 0 ~ 15)을 통해 전달되는 데이터가 모두 동일한 논리레벨을 가질 때 한 비트의 압축-데이터(TGIO_CMP)를 논리레벨 'H'로 출력한다. 또한, 제1 내지 제16 테스트-글로벌 라인(TGIO 0 ~ 15)을 통해 전달되는 데이터의 논리레벨이 한 비트라도 다른 경우 한 비트의 압축-데이터(TGIO_CMP)를 논리레벨 'L'로 출력한다.As described above, the compression unit 18 includes logical exclusive match matching gates XNOR1 to XNOR4 and AND gates AD1 having data transmitted through the first to sixteenth test-global lines TGIO 0 to 15, respectively. When the data transmitted through the first to sixteenth test-global lines TGIO 0 to 15 have the same logic level, one bit of compressed-data TGIO_CMP is output as a logic level 'H'. In addition, when the logic level of the data transmitted through the first to sixteenth test-global lines TGIO 0 to 15 is different from one bit, the compressed-data TGIO_CMP of one bit is output as the logic level 'L'.

한편, 도 1 내지 도 3에 도시된 압축 테스트모드를 갖는 반도체메모리소자의 동작을 노말모드 또는 압축 테스트모드로 나누어서 살펴보도록 한다.Meanwhile, the operation of the semiconductor memory device having the compression test mode illustrated in FIGS. 1 to 3 will be described by dividing it into a normal mode or a compression test mode.

먼저, 노말모드 중 읽기 구동을 살펴보도록 한다. 셀 뱅크(12)가 인가된 커맨드 및 어드레스에 대응되는 데이터를 출력한다. 이어, 데이터 감지증폭부(14)는 셀 뱅크(12)의 출력 데이터를 감지 및 증폭하며, 테스트신호(TM)의 비활성화에 응답하여 해당 데이터를 복수의 글로벌 라인(GIO 0 ~ 15)으로 전달한다. 이어, 레지스터(22)는 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 전달되는 데이터를 저장하고, 이를 데이터 패드(24)를 통해 외부로 출력한다.First, let's look at the driving operation of normal mode. The cell bank 12 outputs data corresponding to the applied command and address. Subsequently, the data sensing amplifier 14 senses and amplifies the output data of the cell bank 12 and transfers the data to the plurality of global lines GIO 0 to 15 in response to the deactivation of the test signal TM. . Subsequently, the register 22 stores data transferred through the plurality of global lines GIO 0 to 15, and outputs the data to the outside through the data pad 24.

한편, 압축 테스트모드를 살펴보도록 한다. 셀 뱅크(12)가 인가된 커맨드 및 어드레스에 대응되는 데이터를 출력한다. 이어, 데이터 감지증폭부(14)는 셀 뱅크(12)의 복수의 출력 데이터를 감지 및 증폭하고, 테스트신호(TM)의 활성화에 응답하여 해당 데이터들을 복수의 테스트-글로벌 라인(TGIO 0 ~ 15)으로 전달한다. 이어, 압축부(18)는 복수의 테스트-글로벌 라인(TGIO 0 ~ 15)을 통해 전달되는 복수의 데이터가 모두 동일한 논리레벨을 갖는지 여부에 따라 압축-데이터(TGIO_CMP)의 논리레벨을 결정하여 출력한다. 이어, 레지스터(22)는 압축-데이터(TGIO_CMP)를 저장하고, 이를 데이터 패드(24)를 통해 외부로 출력한다.Meanwhile, let's look at the compression test mode. The cell bank 12 outputs data corresponding to the applied command and address. Subsequently, the data sensing amplifier 14 senses and amplifies a plurality of output data of the cell bank 12 and transmits the corresponding data to the plurality of test-global lines TGIO 0 to 15 in response to the activation of the test signal TM. To pass). Subsequently, the compression unit 18 determines and outputs the logic level of the compression-data TGIO_CMP based on whether the plurality of data transmitted through the plurality of test-global lines TGIO 0 to 15 all have the same logic level. do. The register 22 then stores the compressed-data TGIO_CMP and outputs it externally through the data pad 24.

여기서, 압축-데이터(TGIO_CMP)가 논리레벨 'H'를 갖는 경우에는 압축 테스트의 결과가 패스(fass)로 판별되며, 논리레벨 'L'를 갖는 경우에는 페일로 판별된다.Here, when the compression-data TGIO_CMP has a logic level 'H', the result of the compression test is determined as a pass, and when it has a logic level 'L', it is determined as a fail.

한편, 종래기술에 따른 압축 테스트모드를 갖는 반도체메모리소자는 뱅크 영역 내에 압축부를 포함하기 때문에, 일정한 뱅크 영역 내에 셀 뱅크(12)와 데이터 감지증폭부와 압축부를 구현해야하는 면적적 부담을 갖는다.On the other hand, since the semiconductor memory device having the compression test mode according to the related art includes the compression unit in the bank area, there is an area burden of implementing the cell bank 12, the data sensing amplifier, and the compression unit in the predetermined bank area.

또한, 데이터 감지증폭기는 해당 데이터의 감지 및 증폭을 위한 감지증폭기뿐만 아니라, 테스트신호에 따라 라인을 선택하기 위한 라인 선택부를 더 포함하기 때문에, 일정 면적 내에 감지증폭기와 선택부를 구현해야 하는 면적 제약을 갖는다. 따라서, 면적적 제약을 가지고 구현된 감지증폭기는 감지 동작의 신뢰성이 떨어지는 문제점이 있다.In addition, the data sensing amplifier further includes a line selector for selecting a line according to a test signal, as well as a sense amplifier for sensing and amplifying the corresponding data, thereby eliminating the area constraint of implementing the sense amplifier and the selector within a predetermined area. Have Therefore, the sensing amplifier implemented with area constraints has a problem in that the reliability of the sensing operation is inferior.

또한, 노말 모드와 같은 동일한 상황 하에서 압축 테스트가 수행되지 않아 테스트에 대한 신뢰성이 떨어지는데, 이는 노말모드와 압축 테스트모드에서 데이터의 전달을 위한 라인이 다르기 때문이다. 즉, 노말모드에서는 글로벌 라인을 통해 데이터가 전달되는 반면, 압축 테스트모드에서는 테스트-글로벌 라인을 통해 데이터가 전달된다.In addition, since the compression test is not performed under the same situation as in the normal mode, the reliability of the test is inferior because the line for data transmission is different in the normal mode and the compression test mode. In other words, data is transmitted through a global line in normal mode, while data is transmitted through a test-global line in compressed test mode.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 면적적 제약을 줄일 수 있으며, 노말 모드와 동일한 상황 하에서 압축 테스트를 수행할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and has an object to provide a semiconductor memory device capable of reducing area constraints and performing a compression test under the same conditions as in a normal mode.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀을 복수개 구비하는 셀 뱅크; 상기 셀 뱅크의 복수의 출력 데이터를 감지 및 증폭하고, 이를 복수의 글로벌 라인을 통해 출력하기 위한 데이터 감지증폭수단; 상기 복수의 글로벌 라인을 통해 전달되는 데이터를 압축하여 한 비트의 압축-데이터로 출력하기 위한 압축수단; 및 테스트신호에 응답하여 상기 복수의 글로벌 라인을 통해 전달되는 데이터 또는 상기 압축-데이터를 선택적으로 저장하여 외부로 출력하기 위한 데이터 출력수단을 구비한다.According to an aspect of the present invention, there is provided a semiconductor memory device including a cell bank including a plurality of unit memory cells for storing data; Data sensing amplification means for sensing and amplifying a plurality of output data of the cell bank and outputting the plurality of output data through a plurality of global lines; Compression means for compressing data transmitted through the plurality of global lines and outputting one bit of compressed-data; And data output means for selectively storing the data transmitted through the plurality of global lines or the compressed-data in response to a test signal and outputting the compressed-data to the outside.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시 예에 따른 압축 테스트모드를 갖는 반도체메모리소자의 블록 구성도이다.4 is a block diagram illustrating a semiconductor memory device having a compression test mode according to an embodiment of the present invention.

도 4를 참조하면, 본 발명에 따른 압축 테스트모드를 갖는 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀을 복수개 구비하는 셀 뱅크(120)와, 셀 뱅크(120)의 복수의 출력 데이터를 감지 및 증폭하여 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 출력하기 위한 데이터 감지증폭부(140)와, 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 전달되는 데이터를 압축하여 한 비트의 압축-데이터(TGIO_CMP)로 출력하기 위한 압축부(200)와, 테스트신호(TM)에 응답하여 글로벌 라인(GIO 0)을 통해 전달되는 데이터 또는 압축-데이터(TGIO_CMP)를 선택적으로 저장하여 외부로 출력 하기 위한 데이터 출력부(300)를 구비한다.Referring to FIG. 4, the semiconductor memory device having the compression test mode according to the present invention senses a cell bank 120 including a plurality of unit memory cells for storing data, and a plurality of output data of the cell bank 120. And compressing one bit by compressing data transmitted through the data sensing amplifier 140 for amplifying and outputting the data through the plurality of global lines GIO 0 to 15 and the plurality of global lines GIO 0 to 15. The compressor 200 for outputting the data TGIO_CMP and the data or compressed-data TGIO_CMP transmitted through the global line GIO 0 are selectively stored in response to the test signal TM to be output to the outside. It has a data output unit 300 for.

여기서, 데이터 출력부(300)는 테스트신호(TM)에 응답하여 글로벌 라인(GIO 0)을 통해 전달되는 데이터 또는 압축-데이터(TGIO_CMP)를 선택적으로 저장하기 위한 저장부(320)와, 저장부(320)의 출력 데이터(IO)를 외부로 출력하기 위한 데이터 패드(340)를 포함한다.The data output unit 300 may include a storage 320 for selectively storing data or compressed-data TGIO_CMP transmitted through the global line GIO 0 in response to the test signal TM, and a storage unit. Data pad 340 for outputting the output data (IO) of the 320 to the outside.

참고적으로, 데이터 출력부는 하나의 글로벌 라인 단위로 각각 구비되며, 각 해당 글로벌 라인을 통해 전달되는 데이터를 외부로 출력한다. 도면에는 글로벌 라인 GIO 0을 통해 전달되는 데이터가 출력되는 경로에 따른 데이터 출력부만을 예시한 것이다. 또한, 다른 복수의 글로벌 라인 GIO 1 ~15를 통해 전달되는 데이터를 출력하기 위한 데이터 출력부는 테스트신호(TM)에 따른 선택 없이 인가되는 데이터를 저장하기 위한 레지스터와, 데이터 패드를 포함한다.For reference, the data output units are provided in units of one global line, and output data transmitted through the corresponding global lines to the outside. The figure illustrates only a data output unit along a path where data transmitted through the global line GIO 0 is output. In addition, the data output unit for outputting data transmitted through the plurality of other global lines GIO 1 to 15 includes a register and a data pad for storing data to be applied without selection according to the test signal TM.

또한, 셀 뱅크(120)와 데이터 감지증폭부(140)는 뱅크 영역(100) 내에 배치되며, 압축부(200)와 데이터 출력부(300)는 주변 영역 내에 배치된다.In addition, the cell bank 120 and the data sensing amplifier 140 are disposed in the bank region 100, and the compression unit 200 and the data output unit 300 are disposed in the peripheral region.

한편, 전술한 바와 같이 본 발명에 따른 반도체메모리소자는 노말모드 또는 압축 테스트모드와 관계없이 동일한 글로벌 라인(GIO 0 ~ 15)을 통해 데이터를 전달한다. 따라서, 압축 테스트모드에서도 노말모드와 같은 상황 하에서 테스트가 수행되어, 테스트의 신뢰성이 향상된다.Meanwhile, as described above, the semiconductor memory device according to the present invention transfers data through the same global line GIO 0 to 15 regardless of the normal mode or the compression test mode. Therefore, even in the compression test mode, the test is performed under the same conditions as in the normal mode, thereby improving the reliability of the test.

또한, 노말모드와 압축 테스트모드 시 동일한 글로벌 라인(GIO 0 ~ 15)을 사용하기 때문에, 종래 압축 테스트모드 시 데이터 감지증폭부(14)로부터 압축부(18)로 데이터를 전달하기 위해 사용되던 복수의 테스트-글로벌 라인(TGIO 0 ~ 15)을 제거할 수 있어, 이들의 배치를 위해 사용되던 면적을 줄일 수 있다.In addition, since the same global line (GIO 0 to 15) is used in the normal mode and the compression test mode, a plurality of data used for transferring data from the data sensing amplifier 14 to the compression unit 18 in the conventional compression test mode. Test-global lines (TGIO 0-15) can be eliminated, reducing the area used for their placement.

또한, 모드에 관계없이 동일한 글로벌 라인(GIO 0 ~ 15)을 사용하기 때문에, 본 발명에 따른 데이터 감지증폭부(140)는 종래에 비해 모드에 따른 라인 선택을 수행하지 않아도 된다. 따라서, 종래 모드에 따라 글로벌 라인(GIO 0 ~ 15) 또는 테스트-글로벌 라인(TGIO 0 ~ 15)을 선택하기 위해 구비되었던 블록을 본 발명의 데이터 감지증폭부(140) 내에서 제거할 수 있다.In addition, since the same global lines GIO 0 to 15 are used regardless of the mode, the data sensing amplifier 140 according to the present invention does not need to perform line selection according to the mode as compared with the conventional art. Therefore, according to the conventional mode, the block provided to select the global line GIO 0 to 15 or the test-global line TGIO 0 to 15 may be removed in the data sensing amplifier 140 of the present invention.

끝으로, 압축부(200)를 주변 영역 내에 배치하므로서, 종래보다 상대적으로 확장된 뱅크 영역(100)을 확보할 수 있다.Finally, by arranging the compression unit 200 in the peripheral area, it is possible to secure the bank area 100 that is relatively expanded than the conventional.

한편, 다음에서는 각 블록의 회로적 구현을 도면을 참조하여 구체적으로 살펴보도록 한다.Meanwhile, the circuit implementation of each block will now be described in detail with reference to the accompanying drawings.

도 5는 도 4의 데이터 감지증폭기(DBSA0, 142)의 내부 회로도이다. 참고적으로, 데이터 감지증폭부(140)는 셀 뱅크(120)의 복수의 출력 데이터 중 해당 데이터를 감지 및 증폭하기 위한 복수의 데이터 감지증폭기(DBSA0 ~ DBSA15)를 구비하는데, 이들은 동일한 회로적 구현을 가지므로 하나만을 예시로서 살펴보도록 한다.FIG. 5 is an internal circuit diagram of the data sensing amplifiers DBSA0 and 142 of FIG. 4. For reference, the data sensing amplifier 140 includes a plurality of data sensing amplifiers DBSA0 to DBSA15 for sensing and amplifying corresponding data among a plurality of output data of the cell bank 120, which are implemented in the same circuit. So let's look at only one as an example.

도 5를 참조하면, 데이터 감지증폭기(142)는 입력 데이터(IN)를 감지 및 증폭하기 위한 감지 증폭기(142a)와, 감지 증폭기(142a)의 출력 데이터를 반전하여 글로벌 라인(GIO 0)으로 출력하기 위한 인버터(I2)를 포함한다.Referring to FIG. 5, the data sensing amplifier 142 inverts the sense amplifier 142a for sensing and amplifying the input data IN, and outputs the inverted output data of the sense amplifier 142a to the global line GIO 0. An inverter I2 is included.

동작을 간략히 살펴보면, 감지증폭기(142)는 입력 데이터(IN)의 논리레벨을 감지 및 증폭하고, 인버터(I2)는 감지증폭기(142)의 출력 데이터를 반전시켜 글로벌 라인(GIO 0)으로 출력한다.Referring to the operation, the sense amplifier 142 senses and amplifies the logic level of the input data IN, and the inverter I2 inverts the output data of the sense amplifier 142 and outputs it to the global line GIO 0. .

참고적으로, 인버터(I2)는 감지증폭기(142)의 출력 데이터를 드라이빙하기 위한 소자이다.For reference, the inverter I2 is a device for driving output data of the sense amplifier 142.

이와 같이, 본 발명에 따른 데이터 감지증폭기(142)는 도 2에 도시된 종래에 비해 라인 선택부(16b)를 포함하지 않는다. 따라서, 데이터 감지증폭기의 구현을 위해 일정한 면적이 주어진다면, 종래에 비해 본 발명의 데이터 감지증폭기(142)가 적은 면적 제약을 가지고 구현될 수 있다.As such, the data sensing amplifier 142 according to the present invention does not include the line selector 16b as compared to the conventional art shown in FIG. 2. Thus, if a given area is given for the implementation of the data sensing amplifier, the data sensing amplifier 142 of the present invention can be implemented with less area constraint than in the prior art.

한편, 감지증폭기의 구동력 및 신뢰성은 구현되는 면적에 비례하기 때문에, 본 발명과 같이 보다 넓은 면적에 구현된 감지증폭기는 향상된 구동석도 및 신뢰성을 갖는다.On the other hand, since the driving force and the reliability of the sensing amplifier is proportional to the area to be implemented, the sensing amplifier implemented in a larger area as in the present invention has improved driver seat strength and reliability.

도 6은 도 4의 압축부(200)의 내부 회로도이다.6 is an internal circuit diagram of the compression unit 200 of FIG. 4.

도 6에 도시된, 압축부(200)는 제1 내지 제4 글로벌 라인(GIO 0 ~ 3)으로 전달되는 데이터를 입력으로 갖는 제1 논리배타부정합게이트(XNOR5)와, 제5 내지 제8 글로벌 라인(GIO 4 ~ 7)으로 전달되는 데이터를 입력으로 갖는 제2 논리배타부정합게이트(XNOR6)와, 제9 내지 제12 글로벌 라인(GIO 8 ~ 11)으로 전달되는 데이터를 입력으로 갖는 제3 논리배타부정합게이트(XNOR7)와, 제13 내지 제16 글로벌 라인(GIO 12 ~ 15)으로 전달되는 데이터를 입력으로 갖는 제4 논리배타부정합게이트(XNOR8)와, 제1 내지 제4 논리배타부정합게이트(XNOR5 ~ XNOR8)의 출력신호를 입력을 가져 압축-데이터(TGIO_CMP)로 출력하기 위한 앤드게이트(AD2)를 포함한다.The compression unit 200 illustrated in FIG. 6 includes a first logical exclusive matching gate XNOR5 having data input to first to fourth global lines GIO 0 to 3, and fifth to eighth globals. Second logic exclusive matching gate XNOR6 having data transferred to lines GIO 4 to 7 as input, and third logic having data transferred to ninth to twelfth global lines GIO 8 to 11 as inputs. Exclusive mismatch gate XNOR7, fourth logic exclusive mismatch gate XNOR8 having data transferred to the thirteenth through sixteenth global lines GIO 12 through 15 as inputs, and first through fourth logic exclusive mismatch gates ( And an AND gate AD2 for outputting the output signals of XNOR5 to XNOR8 as compressed-data TGIO_CMP.

이와 같이, 본 발명에 따른 압축부(220)를 도 3에 도시된 종래의 압축부(18)와 비교하여 볼때, 동일한 회로적 구현을 갖되, 본 발명에서는 입력을 복수의 글로 벌 라인(GIO 0 ~ 15)을 통해 인가받는 점이 다른 것을 알 수 있다.As such, when the compression unit 220 according to the present invention is compared with the conventional compression unit 18 shown in FIG. 3, the compression circuit 220 has the same circuit implementation. ~ 15) can be seen that the authorization is different.

앞서 언급한 바와 같이, 노말모드 시 데이터를 전달하기 위해 사용되던 글로벌 라인(GIO 0 ~ 15)을 통해, 압축 테스트모드 시에도 데이터를 전달받기 때문에, 노말모드와 동일한 상황 하에서 테스트를 수행하여 테스트에 대한 신뢰성이 향상된다.As mentioned above, since the data is transmitted in the compression test mode through the global line (GIO 0 to 15), which was used to deliver the data in the normal mode, the test is performed under the same conditions as in the normal mode. Reliability is improved.

동작을 간략히 살펴보면, 압축부(300)는 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 전달되는 데이터가 모두 동일한 논리레벨을 가질 때 압축-데이터(TGIO_CMP)를 논리레벨 'H'로 출력하며, 복수의 데이터의 논리레벨이 일부 다른 경우 압축-데이터(TGIO_CMP)를 논리레벨 'L'로 출력한다.Referring to the operation briefly, the compression unit 300 outputs the compressed-data TGIO_CMP as a logic level 'H' when all data transmitted through the plurality of global lines GIO 0 to 15 have the same logic level. If the logic levels of the plurality of data are different, the compressed-data TGIO_CMP is output at the logic level 'L'.

도 7은 도 4의 저장부(320)의 내부 회로도이다.FIG. 7 is an internal circuit diagram of the storage 320 of FIG. 4.

도 7를 참조하면, 저장부(320)는 테스트신호(TM)에 응답하여 글로벌 라인(GIO 0)을 통해 전달되는 데이터 또는 압축-데이터(TGIO_CMP)를 선택하여 입력받기 위한 입력부(322)와, 입력부(322)의 출력 데이터를 저장하여 출력하기 위한 래치(324)를 포함한다.Referring to FIG. 7, the storage 320 may include an input unit 322 for selecting and receiving data or compressed-data TGIO_CMP transmitted through the global line GIO 0 in response to the test signal TM; And a latch 324 for storing and outputting output data of the input unit 322.

그리고 입력부(322)는 테스트신호(TM)를 반전시키기 위한 인버터(I3)와, 글로벌 라인(GIO 0)을 통해 전달된 데이터와 인버터(I3)의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 압축-데이터(TGIO_CMP)와 테스트신호(TM)를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트 ND3 및 ND4의 출력신호를 입력으로 갖는 낸드게이트(ND5)를 포함한다.In addition, the input unit 322 may include an inverter I3 for inverting the test signal TM, a NAND gate ND3 having data input through the global line GIO 0 and an output signal of the inverter I3 as an input. And a NAND gate ND4 having the compressed-data TGIO_CMP and the test signal TM as inputs, and a NAND gate ND5 having the output signals of the NAND gates ND3 and ND4 as inputs.

저장부(320)의 구동을 간략히 살펴보도록 한다.The driving of the storage 320 will be briefly described.

먼저, 입력부(322)는 테스트신호(TM)가 논리레벨 'L'로 비활성화된 경우에는 글로벌 라인(GIO 0)을 통해 전달된 데이터를 입력받으며, 테스트신호(TM)가 활성화된 경우에는 압축-데이터(TGIO_CMP)를 입력받는다.First, the input unit 322 receives data transmitted through the global line GIO 0 when the test signal TM is deactivated to the logic level 'L', and compresses when the test signal TM is activated. Receive data (TGIO_CMP).

이어, 래치(324)는 입력부(320)의 출력 데이터를 저장하여 전달한다.Subsequently, the latch 324 stores and transmits output data of the input unit 320.

즉, 저장부(220)는 테스트신호(TM)가 활성화되지 않는 노말 동작 시에는 글로벌 라인(GIO 0)을 통해 전달된 데이터를 저장하여 출력한다. 그리고 압축 테스트모드에서는 압축-데이터(TGIO_CMP)를 저장하여 출력한다.That is, the storage unit 220 stores and outputs data transmitted through the global line GIO 0 during the normal operation in which the test signal TM is not activated. In the compression test mode, the compressed-data TGIO_CMP is stored and output.

한편, 도 4 내지 도 7에 도시된 압축 테스트모드를 갖는 반도체메모리소자의 동작을 노말모드 또는 압축 테스트모드로 나누어서 살펴보도록 한다.Meanwhile, the operation of the semiconductor memory device having the compression test mode illustrated in FIGS. 4 to 7 will be described by dividing it into a normal mode or a compression test mode.

먼저, 노말모드 중 읽기 구동을 살펴보도록 한다. 셀 뱅크(120)가 인가된 커맨드 및 어드레스에 대응되는 데이터를 출력된다. 이어, 데이터 감지증폭부(140)는 셀 뱅크(120)의 출력 데이터를 감지 및 증폭하여 해당 글로벌 라인(GIO 0 ~ 15)을 통해 데이터를 전달한다. 이어, 저장부(320)는 테스트신호(TM)의 비활성화에 해당 글로벌 라인(GIO 0)을 통해 전달된 데이터를 저장하고, 이를 데이터 패드(340)를 통해 외부로 출력한다.First, let's look at the driving operation of normal mode. The cell bank 120 outputs data corresponding to an applied command and an address. Subsequently, the data sensing amplifier 140 senses and amplifies the output data of the cell bank 120 and transmits the data through the corresponding global lines GIO 0 to 15. Subsequently, the storage 320 stores data transmitted through the global line GIO 0 when the test signal TM is inactivated, and outputs the data to the outside through the data pad 340.

한편, 압축 테스트모드를 살펴보도록 한다. 셀 뱅크(120)가 인가된 커맨드 및 어드레스에 대응되는 데이터를 출력된다. 이어, 데이터 감지증폭부(140)는 셀 뱅크(120)의 복수의 출력 데이터를 감지 및 증폭하여 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 데이터를 전달한다. 이어, 압축부(200)는 복수의 글로벌 라인(GIO 0 ~ 15)을 통해 전달된 데이터가 모두 동일한 논리값을 갖는지 여부에 따라 다른 논리 값을 갖는 한 비트의 압축-데이터(TGIO_CMP)로 출력한다. 이어, 저장부(320)는 테스트신호(TM)의 활성화에 응답하여 압축-데이터(TGIO_CMP)를 저장하고, 이를 데이터 패드(340)를 통해 외부로 출력한다.Meanwhile, let's look at the compression test mode. The cell bank 120 outputs data corresponding to an applied command and an address. Subsequently, the data sensing amplifier 140 senses and amplifies a plurality of output data of the cell bank 120 and transmits the data through the plurality of global lines GIO 0 to 15. Subsequently, the compression unit 200 outputs one bit of compressed-data TGIO_CMP having a different logical value according to whether all data transmitted through the plurality of global lines GIO 0 to 15 have the same logical value. . Subsequently, the storage 320 stores the compressed data TGIO_CMP in response to the activation of the test signal TM and outputs the compressed data TGIO_CMP to the outside through the data pad 340.

여기서, 압축-데이터(TGIO_CMP)가 논리레벨 'H'를 갖는 경우에는 압축 테스트의 결과가 패스로 판별되며, 논리레벨 'L'를 갖는 경우에는 페일로 판별된다.Here, when the compression-data TGIO_CMP has a logic level 'H', the result of the compression test is determined as a pass, and when it has a logic level 'L', it is determined as a fail.

전술한 바와 같이, 본 발명에 따른 반도체메모리소자는 노말모드 또는 압축 테스트모드와 관계없이 동일한 글로벌 라인(GIO)을 통해 데이터를 전달하므로서, 테스트의 신뢰성이 향상된다. 다시 언급하면, 압축 테스트모드에서도 노말모드 시 사용되는 글로벌 라인(GIO 0 ~ 15)을 통해 데이터를 전달하기 때문에, 같은 상황 하에서 테스트가 수행되어 테스트의 신뢰성이 향상된다.As described above, the semiconductor memory device according to the present invention transfers data through the same global line GIO regardless of the normal mode or the compression test mode, thereby improving test reliability. In other words, since the data is transmitted through the global line (GIO 0 to 15) used in the normal mode even in the compressed test mode, the test is performed under the same conditions, thereby improving the reliability of the test.

또한, 뱅크 영역의 구현 시 면적에 대한 부담을 줄일 수 있는데, 이는 종래 복수의 테스트-글로벌 라인(TGIO 0 ~ 15)를 제거하고, 압축부(200)를 주변 영역에 배치하기 때문이다. 즉, 모드에 관계없이 글로벌 라인(GIO 0 ~ 15)을 공통으로 사용하기 때문에, 종래 압축 테스트모드 시 데이터 감지증폭부(14)로부터 압축부(18)로 데이터를 전달하기 위해 사용되던 복수의 테스트-글로벌 라인(TGIO 0 ~ 15)을 제거할 수 있다.In addition, it is possible to reduce the burden on the area when the bank area is implemented, because the conventional plurality of test-global lines TGIO 0 to 15 are removed and the compression unit 200 is disposed in the peripheral area. That is, since the global lines (GIO 0 to 15) are commonly used regardless of the mode, a plurality of tests used to transfer data from the data sensing amplifier 14 to the compression unit 18 in the conventional compression test mode. -Global line (TGIO 0 ~ 15) can be removed.

또한, 본 발명에 따른 데이터 감지증폭부(140)의 구동 속도 및 신뢰성이 종래의 데이터 감지증폭부(14)에 비해 향상된다. 구체적으로 언급하면, 데이터 감지증폭부(140) 내에서 라인 선택부를 제거할 수 있어, 감지증폭기의 구현을 위한 면적 제약이 감소한다. 감지증폭기의 구동속도와 신뢰성은 구현 면적과 비례하여 상 승되기 때문에, 본 발명에서 감지증폭기의 감지 및 증폭에 대한 속도 와 신뢰성이 향상된다.In addition, the driving speed and reliability of the data sensing amplifier 140 according to the present invention are improved compared to the conventional data sensing amplifier 14. Specifically, the line selector may be removed in the data sense amplifier 140, thereby reducing the area constraint for implementing the sense amplifier. Since the driving speed and the reliability of the sensing amplifier are increased in proportion to the implementation area, the speed and the reliability of the sensing and sensing of the sensing amplifier are improved in the present invention.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 노말모드와 테스트모드와 관계없이 글로벌 라인(GIO)을 공통으로 사용하므로서, 레이아웃의 면적적 측면에서 효율을 높일 수 있으며, 공통된 라인을 사용하여 실제와 동일한 상황에서 테스트가 수행되어 압축 테스트의 신뢰성이 향상된다.According to the present invention, the global line (GIO) is used in common regardless of the normal mode and the test mode, thereby improving efficiency in terms of the area of the layout, and the test is performed in the same situation as the actual state by using the common line. The reliability of the compression test is improved.

Claims (9)

데이터를 저장하기 위한 단위메모리셀을 복수개 구비하는 셀 뱅크;A cell bank including a plurality of unit memory cells for storing data; 상기 셀 뱅크의 복수의 출력 데이터를 감지 및 증폭하고, 이를 복수의 글로벌 라인을 통해 출력하기 위한 데이터 감지증폭수단;Data sensing amplification means for sensing and amplifying a plurality of output data of the cell bank and outputting the plurality of output data through a plurality of global lines; 상기 복수의 글로벌 라인을 통해 전달되는 데이터를 압축하여 한 비트의 압축-데이터로 출력하기 위한 압축수단; 및Compression means for compressing data transmitted through the plurality of global lines and outputting one bit of compressed-data; And 테스트신호에 응답하여 상기 복수의 글로벌 라인을 통해 전달되는 데이터 또는 상기 압축-데이터를 선택적으로 저장하여 외부로 출력하기 위한 데이터 출력수단Data output means for selectively storing the data transmitted through the plurality of global lines or the compressed-data in response to a test signal to output to the outside 을 포함하고,Including, 상기 셀 뱅크와 상기 데이터 감지증폭수단은 뱅크 영역에 배치되며, 상기 압축수단과 상기 데이터 출력수단은 주변 영역에 배치되는 것을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.And the cell bank and the data sensing and amplifying means are arranged in a bank area, and the compressing means and the data output means are arranged in a peripheral area. 제1항에 있어서,The method of claim 1, 상기 압축수단은,The compression means, 제1 내지 제4 글로벌 라인으로 전달되는 데이터를 입력으로 갖는 제1 논리배타부정합게이트와,A first logic exclusive matching gate having an input of data transferred to the first to fourth global lines; 제5 내지 제8 글로벌 라인으로 전달되는 데이터를 입력으로 갖는 제2 논리배타부정합게이트와,A second logic exclusive matching gate having, as input, data transferred to the fifth to eighth global lines; 제9 내지 제12 글로벌 라인으로 전달되는 데이터를 입력으로 갖는 제3 논리 배타부정합게이트와,A third logic exclusive mismatch gate having data transferred to the ninth to twelfth global lines as an input; 제13 내지 제16 글로벌 라인으로 전달되는 데이터를 입력으로 갖는 제4 논리배타부정합게이트와,A fourth logical exclusive matching gate having, as an input, data transferred to the thirteenth to sixteenth global lines; 상기 제1 내지 제4 논리배타부정합게이트의 출력신호를 입력을 가져 상기 압축-데이터로 출력하기 위한 앤드게이트를 포함하는 것And an AND gate for outputting the output signal of the first to fourth logic exclusive matching gates as the compressed-data. 을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.A semiconductor memory device having a compression test mode. 삭제delete 제1항에 있어서,The method of claim 1, 상기 데이터 감지증폭수단은,The data sensing amplification means, 상기 셀 뱅크의 복수의 출력 데이터 중 해당 데이터를 감지 및 증폭하기 위한 복수의 데이터 감지증폭기를 구비하는 것And a plurality of data sensing amplifiers for sensing and amplifying the corresponding data among the plurality of output data of the cell bank. 을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.A semiconductor memory device having a compression test mode. 제4항에 있어서,The method of claim 4, wherein 상기 데이터 감지증폭기는,The data detection amplifier, 입력 데이터를 감지 및 증폭하기 위한 감지 증폭기와,A sense amplifier for sensing and amplifying the input data, 상기 감지 증폭기의 출력 데이터를 반전하여 상기 글로벌 라인으로 출력하기 위한 제1 인버터를 포함하는 것And a first inverter for inverting output data of the sense amplifier and outputting the global line. 을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.A semiconductor memory device having a compression test mode. 제5항에 있어서,The method of claim 5, 상기 데이터 출력수단은,The data output means, 상기 테스트신호에 응답하여 상기 복수의 글로벌 라인 중 해당 글로벌 라인을 통해 전달되는 데이터 또는 상기 압축-데이터를 선택적으로 저장하기 위한 저장부와,A storage unit for selectively storing the data transmitted through the corresponding global line or the compressed-data in response to the test signal; 상기 저장부의 출력 데이터를 외부로 출력하기 위한 데이터 패드를 포함하는 것Including a data pad for outputting the output data of the storage to the outside 을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.A semiconductor memory device having a compression test mode. 제6항에 있어서,The method of claim 6, 상기 저장부는,The storage unit, 상기 테스트신호에 응답하여 상기 글로벌 라인을 통해 전달되는 데이터 또는 상기 압축-데이터를 선택하여 입력받기 위한 입력부와,An input unit for selecting and receiving data transmitted through the global line or the compressed-data in response to the test signal; 상기 입력부의 출력 데이터를 저장하여 출력하기 위한 래치를 포함하는 것Including a latch for storing and outputting output data of the input unit 을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.A semiconductor memory device having a compression test mode. 제7항에 있어서,The method of claim 7, wherein 상기 입력부는,The input unit, 상기 테스트신호를 반전시키기 위한 제2 인버터와,A second inverter for inverting the test signal; 상기 글로벌 라인을 통해 전달된 데이터와 상기 제2 인버터의 출력신호를 입력으로 갖는 제1 낸드게이트와,A first NAND gate having an input of data transmitted through the global line and an output signal of the second inverter; 상기 압축-데이터와 상기 테스트신호를 입력으로 갖는 제2 낸드게이트와, A second NAND gate having the compressed-data and the test signal as inputs; 상기 제1 및 제2 낸드게이트의 출력신호를 입력으로 갖는 제3 낸드게이트를 포함하는 것A third NAND gate having an output signal of the first and second NAND gates as an input; 을 특징으로 하는 압축 테스트모드를 갖는 반도체메모리소자.A semiconductor memory device having a compression test mode. 삭제delete
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