KR100780238B1 - Electro static discharge protection device - Google Patents

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최정철
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매그나칩 반도체 유한회사
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Abstract

An electrostatic discharge protection device is provided to secure stable electrostatic discharge protection characteristics by processing effectively electrostatic discharge stress current. A well is formed within a substrate. A well pickup(111) is formed within the well. A plurality of gate electrodes(114) are formed on the substrate. A first and a second junction regions are formed within the well which is exposed to both sides of the gate electrode. An isolation layer(112) is formed within the substrate in order to separate the well pickup from the first and second junction regions. A resistor is formed on the isolation layer. A capacitor is isolated from and is formed on the gate electrode and the first and second junction regions. A first metal line(118) is used for connecting electrically the gate electrodes, an upper electrode of the capacitor, and one side of the resistor to each other. A second metal line(119) is used for connecting a lower electrode of the capacitor, the first junction region, and a first power ring to each other. A third metal line is used for connecting the other side of the resistor, the second junction region, and a second power ring to each other.

Description

정전기 방전 보호소자{ELECTRO STATIC DISCHARGE PROTECTION DEVICE} Electrostatic Discharge Protection Device {ELECTRO STATIC DISCHARGE PROTECTION DEVICE}

도 1은 일반적인 GGNMOS(Gate Grounded N-type MOSFET) 소자를 도시한 회로도.1 is a circuit diagram showing a typical gate grounded N-type MOSFET (GGNMOS) device.

도 2는 일반적인 GCNMOS(Gate Coupled N-type MOSFET) 소자를 도시한 회로도.Figure 2 is a circuit diagram showing a typical gate coupled N-type MOSFET (GCNMOS) device.

도 3a은 GGNMOS 소자를 도시한 평면도.3A is a plan view of a GGNMOS device.

도 3b는 도 3a에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도.3B is a cross-sectional view taken along the line II ′ of FIG. 3A.

도 4는 GCNMOS 소자를 도시한 평면도4 is a plan view showing a GCNMOS device;

도 5a는 본 발명의 실시예에 따른 GCEDNMOS(Gate Self Coupled EDNMOS) 소자를 도시한 평면도.Figure 5a is a plan view showing a gate self coupled EDNMOS (GCEDNMOS) device in accordance with an embodiment of the present invention.

도 5b는 도 5a에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도.FIG. 5B is a cross-sectional view taken along the line II ′ of FIG. 5A.

도 6은 종래기술과 본 발명을 비교하기 위한 GCNMOS TLP IV 곡선을 도시한 그래프.6 is a graph showing a GCNMOS TLP IV curve for comparing the present invention with the prior art.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1, 3 : 로컬 ESD 보호회로1, 3: local ESD protection circuit

2, 4 : 파워 클램프2, 4: power clamp

10, 110 : HP-웰10, 110: HP-well

11, 111 : 웰 픽-업 영역11, 111: Well Pick-Up Area

12, 112 : 소자 분리막12, 112: device isolation film

13A, 13B, 113A, 113B : N- 드리프트 영역13A, 13B, 113A, 113B: N - drift region

14, 114 : 게이트 전극14, 114: gate electrode

15A, 15B, 115A, 115B : N+ 디퓨전 영역15A, 15B, 115A, 115B: N + Diffusion Area

116 : 커플링 레지스터116: coupling resistor

117 : 커플링 캐패시터117: coupling capacitor

118 : 제1 금속배선118: first metal wiring

119 : 제2 금속배선119: second metal wiring

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 정전기 방전(Electro-Static Discharge, 이하, ESD라 함) 보호소자의 파워 클램프(power clamp)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a power clamp of an electro-static discharge (ESD) protection element of a semiconductor device.

일반적으로, 반도체 칩(chip)의 제조 과정에 있어서 ESD 보호회로의 특성은 칩의 성능을 결정하는 중요한 요인으로 작용하고 있다. 또한, 최근들어 반도체 칩의 크기가 축소되고, 집적도가 높아질수록 ESD 보호회로가 차지하는 면적(layout area)의 효율성은 반도체 칩 전체의 크기를 결정하는 핵심 요소로 그 중요성이 높아지고 있다. In general, the characteristics of the ESD protection circuit in the manufacturing process of the semiconductor chip (chip) is an important factor that determines the performance of the chip. In recent years, as the size of a semiconductor chip is reduced and the degree of integration is increased, the efficiency of the layout area occupied by the ESD protection circuit is a key factor for determining the size of the entire semiconductor chip.

ESD로부터 반도체 칩의 내부회로(core circuit)를 보호하는 전형적인 방식이 도 1에 도시되었다. A typical way of protecting the core circuit of a semiconductor chip from ESD is shown in FIG.

도 1을 참조하면, 일반적으로, 반도체 칩의 I/O 셀(Input/Output cell)-입력 셀(input cell), 출력 셀(output cell) 또는 입/출력 셀-을 구성하는 전극(electrode)은 Vss 패드(Vss pad), Vdd 패드(Vdd pad), I/O 패드(I/O pad)로 이루어진다. Referring to FIG. 1, in general, an electrode constituting an input / output cell, an input cell, an output cell, or an input / output cell of a semiconductor chip is described. Vss pad (Vss pad), Vdd pad (Vdd pad), I / O pad (I / O pad).

ESD 스트레스 전류(stress current)는 3개의 전극(Vss 패드, Vdd 패드, I/O 패드)들 중 2개의 전극 사이에서 무작위로 흐를 수 있다. 이에 따라, 가능한 모든 형태의 ESD 스트레스 전류에 대해 효과적으로 내부회로를 보호하기 위해 3개의 전극 조합-예컨대, I/O 패드-Vdd 패드, I/0 패드-Vss 패드, Vdd 패드-Vss 패드-에 대해 각각 ESD 보호회로를 독립적으로 설치해야 하기 때문에 총 3종류의 ESD 보호회로가 필요하다. 이 중에서, I/O 패드-Vss 패드 사이, 그리고 I/O 패드-Vdd 패드 사이에 설치되는 ESD 보호회로를 로컬(local) ESD 보호회로(10)라 명명하고, Vdd 패드-Vss 패드 사이에 설치되는 ESD 보호회로를 파워 클램프(power clamp)(2)라 명명한다. ESD stress current can flow randomly between two of the three electrodes (Vss pad, Vdd pad, I / O pad). Thus, for three electrode combinations such as I / O pad-Vdd pad, I / 0 pad-Vss pad, Vdd pad-Vss pad- to effectively protect the internal circuit against all possible forms of ESD stress current. Since each ESD protection circuit must be installed independently, a total of three types of ESD protection circuits are required. Among these, the ESD protection circuit installed between the I / O pads-Vss pads and between the I / O pads-Vdd pads is referred to as a local ESD protection circuit 10, and is installed between the Vdd pads-Vss pads. The resulting ESD protection circuit is called a power clamp (2).

상기한 복수의 ESD 보호회로 중 파워 클램프(21)는 다른 보호회로에 비해 큰 역할을 담당한다. 그 이유는 개별 I/O 패드에 ESD 스트레스 전류가 유입되어도 ESD 스트레스 전류는 로컬 ESD 보호회로(1)에 반드시 함께 존재하는 다이오드(diode)(또는, 기생 다이오드(parasitic diode))를 통해 Vdd 파워 링(Vdd power ring)이나 또는 Vss 파워 링(Vss power ring)으로 흘러간 후 파워 클램프(2)를 통해 외부로 방출되기 때문이다. 즉, 어떤 패드로 ESD 스트레스 전류가 유입되어도 파워 클램프(2)는 ESD 스트레스 전류를 처리하는데 중요한 역할을 담당한다. 따라서, 유입된 ESD 스트레스 전류에 대해 효과적으로 대응하는 파워 클램프를 개발하는 것은 매우 중요하다. Of the plurality of ESD protection circuits, the power clamp 21 plays a larger role than other protection circuits. The reason is that even though the ESD stress current flows into the individual I / O pads, the ESD stress current is routed through a diode (or parasitic diode) that must be present in the local ESD protection circuit (1). This is because it flows into the (Vdd power ring) or the Vss power ring and then is discharged to the outside through the power clamp 2. That is, the power clamp 2 plays an important role in handling the ESD stress current no matter which pad the ESD stress current flows into. Therefore, it is very important to develop a power clamp that effectively responds to the introduced ESD stress current.

대부분의 경우, 파워 클램프(2)로는 게이트를 접지전압 노드인 Vss에 연결한 N-타입 MOSFET(Gate Grounded N-type MOSFET, 이하, GGNMOS라 함)를 사용한다. 대부분의 ESD 스트레스 전류에 대해 GGNMOS 파워 클램프는 비교적 효과적으로 동작한다. 그러나, CDM-타입(Charge Device Model Type) ESD 스트레스 전류와 같이 매우 빠르게 유입 또는 유출되는 전류에 대해서는 GGNMOS 파워 클램프가 충분히 빠르게 동작하지 못하여 내부회로가 ESD 스트레스 전류에 의해 파괴되는 경우가 발생하고 있다. In most cases, the power clamp 2 uses an N-type MOSFET (hereinafter referred to as a GGNMOS) having a gate connected to a ground voltage node Vss. For most ESD stress currents, GGNMOS power clamps work relatively effectively. However, GGNMOS power clamps do not operate fast enough for currents that flow in or out very quickly, such as CDM-type ESD stress currents, and internal circuits are destroyed by ESD stress currents.

이러한 문제점을 개선하기 위해서는 GGNMOS 파워 클램프보다 더 빠르게 동작하는 파워 클램프를 개발할 필요가 있다. GGNMOS 파워 클램프 방식이 안고 있는 문제점을 개선하기 위해서 사용할 수 있는 방법론들 중 하나는 GGNMOS 파워 클램프를 GCNMOS(Gate Coupled N-Type MOSFET) 소자를 파워 클램프로 대체하는 방식을 들 수 있다. To remedy this problem, it is necessary to develop power clamps that operate faster than GGNMOS power clamps. One methodology that can be used to improve the problems of the GGNMOS power clamp method is to replace the GGNMOS power clamp with a gate-coupled N-type MOSFET (GCNMOS) device.

도 2는 GCNMOS 파워 클램프를 이용하는 방식을 설명하기 위하여 도시한 회로도이다. 2 is a circuit diagram illustrating a method of using a GCNMOS power clamp.

도 2를 참조하면, GCNMOS 파워 클램프는 N-타입 MOSFET의 게이트와 전원전압 노드인 Vdd 사이에 연결된 커플링 캐패시터(coupling capacitor, Cc)와, 게이트와 Vss 사이에 연결된 커플링 레지스터(coupling resistor, Rc)를 포함한다. 이와 같은 구조를 갖는 GCNMOS 파워 클램프(4)를 사용하는 방식에서는 I/O 패드 또는 Vdd 패드에 극성(polarity)이 '+'인 ESD 스트레스 전류가 유입되면 커플링 캐패시터(Cc)를 통해 Vdd에 걸린 전압이 파워 클램프(4) N-타입 MOSFET의 게이트에 그대로 인가되기 때문에 N-타입 MOSFET의 채널이 열리게 되며, 이에 따라 파워 클램프가 보다 빨리 동작하는 특성을 구현할 수 있다. 즉, GCNMOS를 파워 클램프로 채용하는 ESD 보호스킴에서는 CDM-타입 ESD 스트레스 전류와 같이 빠르게 유입되는 ESD 스트레스 전류에 대해 충분히 빠르게 대응할 수 있는 장점이 있다. Vdd에 걸린 전압이 N-타입 MOSFET의 게이트에 인가된 상태가 유지되는 시간은 "τ=Rc×Cc"에 의해서 좌우된다. 2, the GCNMOS power clamp is a coupling capacitor (Cc) connected between the gate of the N-type MOSFET and the supply voltage node Vdd, and a coupling resistor (Rc) connected between the gate and Vss. ). In the method using the GCNMOS power clamp 4 having such a structure, when an ESD stress current having a polarity of '+' flows into the I / O pad or the Vdd pad, the Vdc is coupled to the Vdd through the coupling capacitor Cc. Since the voltage is applied to the gate of the power clamp 4 N-type MOSFET as it is, the channel of the N-type MOSFET is opened, thereby enabling the power clamp to operate faster. In other words, the ESD protection scheme employing GCNMOS as a power clamp has the advantage of being able to respond quickly to the ESD stress current flowing rapidly, such as the CDM-type ESD stress current. The time that the voltage applied to Vdd is applied to the gate of the N-type MOSFET is maintained by "τ = Rc x Cc".

반도체 칩이 정상적으로 동작하는 상황에서는 GCNMOS 소자가 문제를 유발하지 않으면서 ESD 스트레스 전류가 인가되는 상황에서는 GCNMOS가 효과적으로 동작하기 위해서는 일반적으로 "τ≒10~50ns" 정도가 되도록 커플링 레지스터(Rc)와 커플링 캐패시터(Cc)의 값을 결정한다. 결론적으로, GGNMOS 파워 클램프를 채용하는 방식에 비해 GCNMOS 파워 클램프를 채용하는 방식은 ESD 스트레스 전류에 대해 보다 효과적으로 대응하는 장점이 있다. 그러나, 커플링 캐패시터(Cc)와 커플링 레지 스터(Rc)를 추가로 설치하기 위해서는 면적을 추가로 필요로 하는 단점이 있다. 따라서, 가격 경쟁력 측면에서 여전히 우수한 반도체 칩을 제조하기 위해서는 면적의 추가적인 소모를 최소화할 수 있는 게이트 커플링(gate coupling) 방식을 제안할 필요가 있다. In the situation where the semiconductor chip is normally operated, the coupling resistor (Rc) and the coupling resistor (Rc) are generally set to about " τ " The value of the coupling capacitor Cc is determined. In conclusion, the method employing the GCNMOS power clamp has an advantage of more effectively responding to the ESD stress current than the method employing the GGNMOS power clamp. However, in order to further install the coupling capacitor Cc and the coupling register Rc, there is a disadvantage in that an additional area is required. Therefore, in order to manufacture a semiconductor chip which is still superior in terms of price competitiveness, it is necessary to propose a gate coupling method that can minimize additional consumption of an area.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 칩의 크기 측면에서 부담이 없으면서 ESD 보호 특성을 향상시킬 수 있는 ESD 보호소자를 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide an ESD protection device capable of improving ESD protection characteristics without any burden in terms of size of a semiconductor chip.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 형성된 웰과, 상기 웰 내에 형성된 웰 픽-업과, 상기 기판 상에 형성된 복수의 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 웰 내에 각각 형성된 제1 및 제2 접합영역과, 상기 제1 및 제2 접합영역과 상기 웰 픽-업을 분리하도록 상기 기판 내에 형성된 소자 분리막과, 상기 소자 분리막 상에 형성된 저항체와, 상기 게이트 전극, 상기 제1 및 제2 접합영역과 절연되어 그 상부에 형성된 캐패시터와, 상기 복수의 게이트 전극, 상기 캐패시터의 상부전극 및 상기 저항체의 일측을 상호 연결하는 제1 금속배선과, 상기 캐패시터의 하부전극, 상기 제1 접합영역 및 제1 파워 링을 연결하는 제2 금속배선과, 상기 저항체의 타측, 상기 제2 접합영역 및 제2 파워 링을 연결하는 제3 금속배선을 포함하는 정전기 방전 보호소자를 제공한다.According to an aspect of the present invention, a well formed in a substrate, a well pick-up formed in the well, a plurality of gate electrodes formed on the substrate, and the exposed side of the gate electrode are provided. First and second junction regions formed in the well, an isolation layer formed in the substrate to separate the first and second junction regions from the well pick-up, a resistor formed on the isolation layer, and the gate electrode A capacitor formed on and insulated from the first and second junction regions, a first metal wire interconnecting the plurality of gate electrodes, the upper electrode of the capacitor, and one side of the resistor, and the lower electrode of the capacitor. And a second metal wire connecting the first junction region and the first power ring, and a third metal connecting the other side of the resistor, the second junction region and the second power ring. It provides an electrostatic discharge protection device comprising a wire.

이하, 파워 클램프의 면적 소모에 대해 도 3a 및 도 3b, 도 4를 참조하여 설명하기로 한다.Hereinafter, the area consumption of the power clamp will be described with reference to FIGS. 3A, 3B, and 4.

고전압에서 동작하는 반도체 소자가 갖추어야 할 기본적인 특성 중의 하나는 "항복전압(avalanche breakdown voltage)이 동작전압(operation voltage)보다 높아야 한다"는 조건이다. One of the basic characteristics of a semiconductor device operating at high voltage is that the breakdown voltage must be higher than the operation voltage.

이와 같은 특성을 만족시키기 위해서는, 이중으로 불순물(impurity)을 확산시킨 드레인(drain)(또는, 소스(source))을 채용한 N-타입 MOSFET, 소위 DDDNMOS(Double Diffused Drain N-type MOSFET)를 기본 소자로 사용한다. DDDNMOS 구조를 만들기 위해서는 드레인을 구성하는 불순물 주입을 이중으로 실시하되, 내부의 드레인 디퓨전(drain diffusion)(또는, 소스 디퓨전(source diffusion)) 영역은 충분히 높은 농도로 불순물 주입(impurity implantation)을 실시한다. 예를 들면, N+ 디퓨전의 도즈(dose)는 1015~1016atoms/cm3으로 한다. 한편, 그 외부의 드레인 드리프트(drain drift)(또는, 소스 드리프트(source drift)) 영역은 상대적으로 낮은 농도로 불순물 주입을 실시한다. 예를 들면, N- 드리프트의 도즈는 1013atoms/cm3으로 한다. In order to satisfy such characteristics, an N-type MOSFET employing a drain (or a source) in which impurities are diffused in a double manner, a so-called double diffused drain N-type MOSFET (DDDNMOS) is basically used. Used as an element. In order to make the DDDNMOS structure, the implantation of the impurity constituting the drain is performed twice, but the impurity implantation is performed at a sufficiently high concentration in the internal drain diffusion (or source diffusion) region. . For example, the dose of N + diffusion is 10 15 to 10 16 atoms / cm 3 . On the other hand, the drain drift (or source drift) region outside thereof is impurity implanted at a relatively low concentration. For example, the dose of N - drift is 10 13 atoms / cm 3 .

통상적으로, 항복전압은 전기적으로 서로 반대되는 극성을 가지며, 서로 만나는 두 영역의 불순물 농도가 낮을수록 높아지는 경향이 있다. 따라서, DDDNMOS와 같은 구조를 채용하면, HP-웰(HP-Well) 영역과 접촉하는 드레인 드리프트 영역의 불순물 농도를 충분히 낮출 수 있기 때문에 원하는 만큼 높은 항복전압을 구현할 수 있다. In general, the breakdown voltage has polarities that are electrically opposite to each other, and the lower the impurity concentration of the two regions that meet each other, the higher the tendency is. Therefore, if the structure such as DDDNMOS is employed, the impurity concentration of the drain drift region in contact with the HP-well region can be sufficiently lowered, so that a breakdown voltage as high as desired can be realized.

도 3a는 상기한 DDDNMOS 소자들 중 한 종류인 EDNMOS(Extended Drain N-Type MOSFET) 소자의 평면 구조를 도시한 평면도이다. 도 3에 도시된 바와 같이, EDNMOS 소자는 N- 드리프트(N-Drift) 영역(13A, 13B)에 대한 N+ 디퓨전(N+) 영역(15A, 15B)의 오버랩 마진(overlap margin)을 충분히 확보하기 위한 방법의 일환으로서, 드레인 디퓨전(또는, 소스 디퓨전) 영역(15A, 15B)이 게이트(14) 에지(gate edge)와 일정한 거리(Ld, Ls≒1.0~3.0㎛)를 두고 떨어져 있는 구조이다. 일반적으로, DDDNMOS(EDNMOS)와 같은 고전압 NMOS 소자의 경우, N- 드리프트 영역(13A, 13B)의 확산에 의해 드레인 영역과 소스 영역이 전기적으로 연결되는 것을 예방하기 위해 게이트 하부의 채널 영역을 충분히 넓게 설정한다. 이는, 즉 게이트(14) 길이(Lg)를 충분히 크게 설정하는 것을 의미한다(보통 Lg≒2.0~6.0㎛).3A is a plan view illustrating a planar structure of an extended drain N-type MOSFET (EDNMOS) device, which is one type of the DDDNMOS devices. As shown in FIG. 3, the EDNMOS device sufficiently secures an overlap margin of the N + diffusion (N +) regions 15A and 15B with respect to the N − drift regions 13A and 13B. As part of the method, the drain diffusion (or source diffusion) regions 15A and 15B are spaced apart from the gate edge by a predetermined distance (Ld, Ls ≒ 1.0 to 3.0 μm). In general, in the case of high voltage NMOS devices such as DDDNMOS (EDNMOS), the channel region under the gate is wide enough to prevent the drain region and the source region from being electrically connected by diffusion of the N - drift regions 13A and 13B. Set it. This means that the length Lg of the gate 14 is set sufficiently large (usually Lg? 2.0 to 6.0 mu m).

도 3b는 도 3a에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도로서, EDNMOS 소자의 게이트(14)를 Vss 파워 링으로 연결, 즉 GGEDNMOS(Gate Ground EDNMOS)로 만들어 ESD 보호회로로 사용할 때의 전극 연결 방식을 도시한 도면이다. 도 3b에 도시된 바와 같이, 고전압에서 동작하는 EDNMOS를 ESD 보호회로로 사용하기 위해서는 게이트, 소스, 웰 픽-업(well pick-up, P+ 디퓨전)(11)을 함께 묶어 회로 상의 Vss 파워 라인(Vss power line)에 연결하고, 드레인만 단독으로 Vdd 파워 라인(Vdd power line) 또는 개별 I/O 패드에 연결하여 사용한다. 이와 같이, 전극을 구성한 GGEDNMOS는 드레인에 인가되는 전압이 항복전압보다 낮을 경우에는 전류가 거의 흐르지 않는다. 반면, 드레인에 인가되는 전압이 항복전압보다 높아지면 HP-웰(10)과 드레인 드리프트 영역(15B)이 만나는 경계면에서 충격 이온화(impact ionization)가 발생하여 다수의 전기적인 캐리어(electrical carrier)들이 형성되고, 그 결과 기생 NPN-BJT(parasitic NPN Bipolar Junction Transistor)가 형성되어 드레인과 소스 사이에는 다량의 전류가 흐르게 된다. 결과적으로 상기와 같이 전극을 구성한 GGEDNMOS는 항복전압 이하에서는 전류가 흐르지 못하고, 그 이상의 전압에서만 원활하게 전류를 흘려주는 기능이 있기 때문에 ESD 상황에서 원하지 않는 스트레스 전류를 소화하여 내부회로를 보호하는 ESD 보호회로로 사용할 수 있는 기본적인 특성을 만족시킨다. FIG. 3B is a cross-sectional view taken along the line II ′ of FIG. 3A, and is used when the gate 14 of the EDNMOS device is connected to a Vss power ring, that is, a GGEDNMOS (Gate Ground EDNMOS) to be used as an ESD protection circuit. A diagram illustrating an electrode connection method. As shown in FIG. 3B, in order to use EDNMOS operating at high voltage as an ESD protection circuit, a gate, a source, a well pick-up (P + diffusion) 11 are tied together to form a Vss power line on the circuit. Connect to the (Vss power line) and use only the drain to connect to the Vdd power line or to individual I / O pads. As described above, in the GGEDNMOS configuring the electrode, little current flows when the voltage applied to the drain is lower than the breakdown voltage. On the other hand, when the voltage applied to the drain is higher than the breakdown voltage, impact ionization occurs at the interface where the HP-well 10 and the drain drift region 15B meet to form a plurality of electrical carriers. As a result, a parasitic NPN Bipolar Junction Transistor (NPN-BJT) is formed, and a large amount of current flows between the drain and the source. As a result, the GGEDNMOS, which constitutes the electrode as described above, does not flow under the breakdown voltage, and has a function of flowing the current smoothly only at a voltage higher than the above, thereby protecting the internal circuit by extinguishing an unwanted stress current in an ESD situation. It satisfies the basic characteristics that can be used as a circuit.

소자가 소화할 수 있는 ESD 스트레스 전류이 양을 늘리기 위해서는 싱글 핑거 구조(single finger structure) GGEDNMOS 여러 개를 병렬로 연결한 멀티-핑거 구조 GGEDNMOS를 사용한다. 이러한 GGEDNMOS 소자는 HBM(Human Body Mode) 타입 ESD 스트레스와 같이 비교적 느리게 유입 또는 유출되는 ESD 스트레스 전류에 대해서는 비교적 효과적으로 대응한다. 그러나, CDM(Charged Device Mode) 타입 ESD 스트레스 전류와 같이 매우 빠르게 유입 또는 유출되는 ESD 스트레스 전류에 대해서는 GGEDNMOS 소자가 충분히 빠르게 동작하지 못하여 내부회로가 ESD 스트레스 전류에 의해 파괴되는 경우가 가끔씩 발생한다. 이러한 문제점을 개선하기 위해서는 ESD 스트레스 전류에 대해 GGEDNMOS보다 더 빠르게 동작하는 소자, 즉 GCENMOS(Gate Coupled EDNMOS)를 사용할 필요가 있다. To increase the amount of ESD stress current the device can extinguish, use a multi-finger GGEDNMOS with several single finger structure GGEDNMOS in parallel. These GGEDNMOS devices respond relatively effectively to ESD stress currents that flow in or out relatively slowly, such as human body mode (HBM) type ESD stress. However, for ESD stress currents that flow in or out very quickly, such as charged device mode (CDM) type ESD stress currents, the GGEDNMOS device does not operate fast enough so that internal circuits are sometimes destroyed by ESD stress currents. To remedy this problem, it is necessary to use devices that operate faster than GGEDNMOS for ESD stress current, or gate coupled EDNMOS (GCENMOS).

도 4는 GGEDNMOS 소자를 GCEDNMOS 소자로 전환할 때의 문제점을 설명하기 위하여 도시한 도면이다. GGEDNMOS 소자를 GCEDNMOS 소자로 전환하기 위해서는 커플링 캐패시터(Cc)와 커플링 레지스터(Rc)를 설치하기 위한 면적을 추가로 필요로 한다. 그런데, 도 3a에 도시된 바와 같이, EDNMOS 소자는 고전압 소자의 특성 상 기본 폭(base width)-드레인 영역에서 소스 영역까지의 횡단 거리-가 매우 크다. 따라서, 규정된 규격의 ESD 스트레스 잼핑 테스트(ESD stress zapping test)를 통과하기 위해 필요한 GGEDNMOS 소자가 차지하는 면적은 이미 전체 칩의 크기의 관점에서 부담이 될 정도로 충분히 크다. GCEDNMOS 소자가 점유하는 전체 면적은 이미 그 크기가 충분히 큰 EDNMOS 소자가 차지하는 면적에 커플링 캐패시터(Cc)와 커플링 레지스터(Rc)를 설치하기 위한 면적을 추가해야 하기 때문에 그 부담은 더욱 커지게 된다. 4 is a diagram illustrating a problem in converting a GGEDNMOS device into a GCEDNMOS device. In order to convert the GGEDNMOS device into a GCEDNMOS device, an additional area for installing the coupling capacitor Cc and the coupling resistor Rc is required. However, as shown in FIG. 3A, the EDNMOS device has a very large base width (transverse distance from the drain region to the source region) due to the characteristics of the high voltage device. Thus, the area occupied by the GGEDNMOS device required to pass the specified ESD stress zapping test is already large enough to be burdensome in terms of the overall chip size. The total area occupied by the GCEDNMOS device is increased because the area for installing the coupling capacitor Cc and the coupling resistor Rc must be added to the area occupied by the large enough EDNMOS device. .

실질적으로, GGEDNMOS 소자의 ESD 보호 특성에 비해 GCEDNMOS 소자의 ESD 보호 특성이 전반적으로 더 우월함에도 불구하고, 추가로 소모하는 면적의 부담 때문에 실제 반도체 칩의 ESD 보호회로로 GCEDNMOS 소자 대신에 GGEDNMOS 소자를 사용하는 경우가 빈번히 발생한다. 결론적으로 반도체 칩의 크기 측면에서 부담이 없으면서도 양호한 ESD 보호 특성을 유지하기 위해서는 커플링 캐패시터(Cc)와 커플링 레지스터(Rc)를 설치하기 위한 면적을 추가로 소모하지 않는 GCEDNMOS 소자를 개발할 필요가 있다. In practice, despite the overall superiority of the ESD protection characteristics of the GCEDNMOS devices over the ESD protection characteristics of the GGEDNMOS devices, the use of GGEDNMOS devices instead of the GCEDNMOS devices as ESD protection circuits of actual semiconductor chips due to the additional area burden. Frequently occurs. In conclusion, it is necessary to develop a GCEDNMOS device that does not consume an additional area for installing the coupling capacitor (Cc) and the coupling resistor (Rc) in order to maintain a good ESD protection characteristics without burdening the size of the semiconductor chip. have.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, parts denoted by the same reference numerals throughout the specification represent the same elements performing the same function.

실시예Example

도 5a는 본 발명의 실시예에 따른 ESD 보호소자를 설명하기 위하여 도시한 평면도이고, 도 5b는 도 5a에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도이다. 여기서는 일례로 GCEDNMOS(Gate Coupled Extended Drain N-Type MOSFET) 소자를 도시하였다. 5A is a plan view illustrating an ESD protection device according to an exemplary embodiment of the present invention, and FIG. 5B is a cross-sectional view taken along the line II ′ of FIG. 5A. Here, as an example, a GCEDNMOS (Gate Coupled Extended Drain N-Type MOSFET) device is illustrated.

도 5a 및 도 5b를 참조하면, 본 발명의 실시예에 따른 GCEDNMOS 소자에서는 도 3a 및 도 3b에 도시된 기본적인 EDNMOS 소자의 게이트(114) 상부에 커플링 캐패시터(117)를 배치하고, EDNMOS 소자의 소자 분리막(112) 상부에 커플링 레지스터(116)를 배치한다. 5A and 5B, in the GCEDNMOS device according to the exemplary embodiment of the present invention, a coupling capacitor 117 is disposed on the gate 114 of the basic EDNMOS device illustrated in FIGS. 3A and 3B, and the EDNMOS device is disposed. The coupling resistor 116 is disposed on the device isolation layer 112.

커플링 캐패시터(117)는 MIM(Metal-Insulator-Metal) 구조로 이루어지며, 상부전극과 하부전극은 전극 물질로 사용될 수 있는 모든 물질, 예컨대 전이 금속들, 희토류 금속들 중 선택된 어느 하나로 형성할 수 있다. 또한, 유전체막은 산화막-질화막-산화막이 적층된 적층 구조로 형성하거나, 실리콘산화막(SiO2) 보다 높은 고유전막(유전율이 3.9 이상)을 갖는 금속 산화막, 예컨대 HfO2, Al2O3, ZrO2로 형성할 수 있다. The coupling capacitor 117 is formed of a metal-insulator-metal (MIM) structure, and the upper electrode and the lower electrode may be formed of any material selected from electrode materials such as transition metals and rare earth metals. have. In addition, the dielectric film is formed of a stacked structure in which an oxide film-nitride film-oxide film is laminated, or a metal oxide film having a higher dielectric film (dielectric constant of 3.9 or more) than silicon oxide film (SiO 2 ), such as HfO 2 , Al 2 O 3 , and ZrO 2. It can be formed as.

커플링 레지스터(116)는 소자 분리막(112) 상부에 형성된 저항체로 이루어지 며, 이때, 저항체는 저항성을 갖는 모든 물질로 형성할 수 있으며, 여기서는 일례로 제조 공정 상의 편의를 위해 게이트(114)와 동일 물질인 폴리실리콘막으로 형성한다. The coupling resistor 116 may be formed of a resistor formed on the device isolation layer 112. In this case, the resistor may be formed of any material having resistance, and here, for example, the gate 114 may be used for convenience in the manufacturing process. It is formed of a polysilicon film of the same material.

이와 같이 배치된 커플링 캐패시터(117)의 상부전극과 게이트(114)를 제1 금속배선(118)을 통해 연결하고, 이 제1 금속배선(118)을 커플링 레지스터(116)의 일측부와 연결한다. 또한, 커플링 캐패시터(17)의 하부전극을 제2 금속배선(119)을 통해 Vdd 파워 링과 접합영역의 고농도 영역인 N+ 디퓨전 영역(115B)과 연결한다. 또한, 커플링 레지스터(116)의 타측부를 제3 금속배선(미도시)을 통해 Vss 파워 링과 N+ 디퓨전 영역(115A)에 연결한다. The upper electrode and the gate 114 of the coupling capacitor 117 disposed as described above are connected through the first metal wire 118, and the first metal wire 118 is connected to one side of the coupling resistor 116. Connect. In addition, the lower electrode of the coupling capacitor 17 is connected to the N + diffusion region 115B, which is a high concentration region of the Vdd power ring and the junction region, through the second metal wiring 119. In addition, the other side of the coupling resistor 116 is connected to the Vss power ring and the N + diffusion region 115A through a third metal wiring (not shown).

상기에서 설명한 바와 같이, EDNMOS 소자의 게이트(114)와 Vdd 사이에는 커플링 캐패시터(117)를 통해 커플링이 이루어지고, EDNMOS 소자의 게이트(114)와 Vss 사이에는 커플링 레지스터(116)를 통해 커플링이 이루어진다. 즉, 도 2에 도시된 GCNMOS 구조가 형성된다. 이와 같이, GSCEDNMOS 소자는 EDNMOS 소자의 외부에 따로 커플링 캐패시터(Cc)와 커플링 레지스터(Rc)를 구현할 필요가 없어 추가 면적이 필요하지 않는다. As described above, coupling is performed between the gate 114 and Vdd of the EDNMOS device through a coupling capacitor 117, and through the coupling resistor 116 between the gate 114 and Vss of the EDNMOS device. Coupling is made. That is, the GCNMOS structure shown in FIG. 2 is formed. As such, the GSCEDNMOS device does not need to implement the coupling capacitor Cc and the coupling resistor Rc separately from the outside of the EDNMOS device, and thus does not require an additional area.

한편, 본 발명의 실시예에 따른 GSCEDNMOS 소자가 반도체 칩의 정상적인 동작 상태에서 문제를 일으키지 않으면서 ESD 스트레스 전류가 유입되는 경우 효율적으로 동작하기 위해서는 Vdd에 걸린 전압이 N-타입 MOSFET의 게이트에 인가된 상태가 유지되는 시간, τ≒10~50ns 정도가 되도록 커플링 레지스터(Rc)와 커플링 캐패 시터(Cc)의 값을 조절할 필요가 있다. 결국, 커플링 레지스터(Rc)는 소자 분리막(112), 접합영역의 저농도 영역인 드리프트 영역과 웰 픽업 사이의 면적 이내에서 조절이 가능하고, 커플링 캐패시터(Cc)는 EDNMOS 소자의 면적 내에서 MIM 캐패시터의 면적 및 어레이 등으로 조절이 가능하다. Meanwhile, in order for the GSCEDNMOS device according to the embodiment of the present invention to operate efficiently when an ESD stress current is introduced without causing a problem in a normal operating state of a semiconductor chip, a voltage applied to Vdd is applied to a gate of an N-type MOSFET. It is necessary to adjust the values of the coupling resistor Rc and the coupling capacitor Cc such that the state is maintained, about τ 10 ~ 50 ns. As a result, the coupling resistor Rc can be adjusted within an area between the device isolation layer 112 and the low concentration region of the junction region and the well pickup, and the coupling capacitor Cc is within the area of the EDNMOS device. It is possible to adjust the area and the capacitor of the capacitor.

한편, 도 6은 종래기술과 본 발명을 비교하기 위하여 GCNMOS TLP IV 곡선을 보여주는 그래프이다. 도 6의 (a)는 종래기술에 따른 GCNMOS TLP IV 곡선을 나타내는 그래프이고, (b)는 본 발명의 실시예에 따른 GCNMOS TLP IV 곡선을 나타내는 그래프이다.On the other hand, Figure 6 is a graph showing a GCNMOS TLP IV curve to compare the present invention with the prior art. Figure 6 (a) is a graph showing a GCNMOS TLP IV curve according to the prior art, (b) is a graph showing a GCNMOS TLP IV curve according to an embodiment of the present invention.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 아울러, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 GSCEDNMOS 소자를 구현하면 다음과 같은 효과를 얻을 수 있다. As described above, if the GSCEDNMOS device according to the present invention is implemented, the following effects can be obtained.

첫째, 본 발명에 의하면, ESD 보호회로를 구현함에 있어서, GCNMOS 소자를 파워 클램프로 사용할 수 있다. 따라서, CDM-타입 ESD 스트레스 전류와 같이 매우 빠르게 유입 또는 유출되는 ESD 스트레스 전류에 대해서 충분히 효율적으로 대응하 는 것이 가능하여 반도체 칩 내에서 보다 안정적인 ESD 보호특성을 확보할 수 있다. First, according to the present invention, in implementing an ESD protection circuit, a GCNMOS device can be used as a power clamp. Therefore, it is possible to respond sufficiently efficiently to ESD stress current flowing in or out very quickly, such as CDM-type ESD stress current, thereby ensuring more stable ESD protection characteristics in the semiconductor chip.

둘째, 본 발명에 의하면, 종래기술에 따른 GCNMOS 소자를 채택하는 ESD 보호회로와는 달리 별도의 위치에 따라 커플링 캐패시터와 커플링 레지스터를 형성할 필요가 없다. 즉, GGNMOS 소자를 채택하는 ESD 보호 회로에서 GCNMOS 소자를 채택하는 ESD 보호 회로를 사용해도 반도체 칩의 전체 크기에 추가적인 부담을 주지 않는다. 따라서, 반도체 칩의 가격 경쟁력에 있어서 우위를 유지할 수 있다. Second, according to the present invention, unlike the ESD protection circuit employing the GCNMOS device according to the prior art, it is not necessary to form the coupling capacitor and the coupling resistor according to a separate position. In other words, in ESD protection circuits employing GGNMOS devices, the use of ESD protection circuits employing GCNMOS devices does not place an additional burden on the overall size of the semiconductor chip. Therefore, it is possible to maintain an advantage in price competitiveness of semiconductor chips.

Claims (11)

기판 내에 형성된 웰;A well formed in the substrate; 상기 웰 내에 형성된 웰 픽-업;Well pick-up formed in the well; 상기 기판 상에 형성된 복수의 게이트 전극;A plurality of gate electrodes formed on the substrate; 상기 게이트 전극의 양측으로 노출되는 상기 웰 내에 각각 형성된 제1 및 제2 접합영역;First and second junction regions respectively formed in the wells exposed to both sides of the gate electrode; 상기 제1 및 제2 접합영역과 상기 웰 픽-업을 분리하도록 상기 기판 내에 형성된 소자 분리막;An isolation layer formed in the substrate to separate the first and second junction regions from the well pick-up; 상기 소자 분리막 상에 형성된 저항체;A resistor formed on the device isolation layer; 상기 게이트 전극, 상기 제1 및 제2 접합영역과 절연되어 그 상부에 형성된 캐패시터;A capacitor insulated from the gate electrode and the first and second junction regions; 상기 복수의 게이트 전극, 상기 캐패시터의 상부전극 및 상기 저항체의 일측을 상호 연결하는 제1 금속배선;A first metal wire interconnecting the plurality of gate electrodes, the upper electrode of the capacitor, and one side of the resistor; 상기 캐패시터의 하부전극, 상기 제1 접합영역 및 제1 파워 링을 연결하는 제2 금속배선; 및 A second metal wire connecting the lower electrode of the capacitor, the first junction region and the first power ring; And 상기 저항체의 타측, 상기 제2 접합영역 및 제2 파워 링을 연결하는 제3 금속배선A third metal wiring connecting the other side of the resistor, the second junction region, and the second power ring; 을 포함하는 정전기 방전 보호소자.Electrostatic discharge protection device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 저항체는 상기 게이트 전극과 동일 물질로 동시에 형성된 정전기 방전 보호소자.And the resistor is formed of the same material as the gate electrode. 제 1 항에 있어서, The method of claim 1, 상기 캐패시터는 MIM(Metal Insulator Metal) 구조를 갖는 정전기 방전 보호소자.The capacitor has an electrostatic discharge protection device having a metal insulator metal (MIM) structure. 제 1 항에 있어서, The method of claim 1, 상기 제3 금속배선은 상기 웰 픽-업과 연결된 정전기 방전 보호소자.And the third metal wire is connected to the well pick-up. 제 1 항에 있어서, The method of claim 1, 상기 캐패시터는 복수 개로 형성된 정전기 방전 보호소자.The capacitor has a plurality of electrostatic discharge protection element formed. 제 5 항에 있어서, The method of claim 5, 상기 캐패시터는 상기 게이트 전극 중 이웃하는 2개의 게이트 전극과 중첩되도록 형성된 정전기 방전 보호소자.And the capacitor is formed to overlap two neighboring gate electrodes of the gate electrode. 제 1 항에 있어서, The method of claim 1, 상기 제1 접합영역은,The first junction region, 드리프트 영역; 및Drift region; And 상기 드리프트 영역 내에 형성된 디퓨전 영역A diffusion region formed in the drift region 을 포함하는 정전기 방전 보호소자.Electrostatic discharge protection device comprising a. 제 7 항에 있어서, The method of claim 7, wherein 상기 디퓨전 영역은 상기 제2 금속배선과 연결된 정전기 방전 보호소자.And the diffusion region is connected to the second metal wiring. 제 1 항에 있어서, The method of claim 1, 상기 제2 접합영역은,The second junction region, 드리프트 영역; 및Drift region; And 상기 드리프트 영역 내에 형성된 디퓨전 영역A diffusion region formed in the drift region 을 포함하는 정전기 방전 보호소자.Electrostatic discharge protection device comprising a. 제 9 항에 있어서, The method of claim 9, 상기 디퓨전 영역은 상기 제3 금속배선과 연결된 정전기 방전 보호소자.The diffusion region is connected to the third metal wiring electrostatic discharge protection device. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서, The method according to any one of claims 7 to 10, 상기 디퓨전 영역과 상기 드리프트 영역은 N-타입 도전성을 갖는 정전기 방전 보호소자.And the diffusion region and the drift region have N-type conductivity.
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