KR100779344B1 - Semiconductor package - Google Patents

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Abstract

이 발명은 반도체패키지에 관한 것으로, 다수의 반도체칩을 하나의 섭스트레이트에 탑재하여, 고집적화, 고성능화 및 다기능화를 구현할 수 있도록, 일정 면적의 평면상에 일직선상으로 상호 평행하게 배열된 다수의 회로패턴과; 상기 다수의 회로패턴 상면에 상호 나란하게 접착수단으로 접착되어 있되, 상면에 다수의 입출력패드가 형성된 제1반도체칩 및 제2반도체칩과; 상기 제1,2반도체칩에서 공통의 입출력패드를 동일한 회로패턴에 전기적으로 연결하는 다수의 도전성와이어와; 상기 회로패턴, 제1,2반도체칩 및 도전성와이어를 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, in which a plurality of circuits are arranged in parallel with each other in a straight line on a plane of a certain area so that a plurality of semiconductor chips can be mounted on a single substrate to realize high integration, high performance, and multifunction. Patterns; A first semiconductor chip and a second semiconductor chip which are adhered to the upper surface of the plurality of circuit patterns in parallel with each other by adhesive means, and the plurality of input / output pads are formed on the upper surface; A plurality of conductive wires electrically connecting the common input / output pads to the same circuit pattern in the first and second semiconductor chips; And an encapsulation portion formed by encapsulating the circuit pattern, the first and second semiconductor chips, and the conductive wire with an encapsulant to protect it from the external environment.

Description

반도체패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

도1a 및 도1b는 종래의 반도체패키지를 도시한 단면도이다.1A and 1B are cross-sectional views showing a conventional semiconductor package.

도2a는 본 발명의 반도체패키지로서 봉지부 형성전의 평면도이고, 도2b는 그 저면도이며, 도2c는 봉지부가 형성된 후의 단면도이다.Fig. 2A is a plan view of the semiconductor package of the present invention before the sealing portion is formed, Fig. 2B is a bottom view thereof, and Fig. 2C is a sectional view after the sealing portion is formed.

도3a는 본 발명의 다른 반도체패키지로서 봉지부 형성전의 평면도이고, 도3b는 봉지부가 형성된 후의 단면도이다.3A is a plan view before forming an encapsulation part as another semiconductor package of the present invention, and FIG. 3B is a cross-sectional view after the encapsulation part is formed.

도4a 및 도4b는 본 발명의 또다른 반도체패키지로서 봉지부 형성전의 평면도이다.4A and 4B are plan views before forming an encapsulation part as another semiconductor package of the present invention.

도5a 및 도5b는 본 발명의 또다른 반도체패키지에 이용된 섭스트레이트의 평면도 및 저면도이고, 도5c는 봉지부 형성전의 상태를 도시한 평면도이며, 도5d는 봉지부가 형성된 후의 단면도이다.5A and 5B are a plan view and a bottom view of a substrate used in another semiconductor package of the present invention, FIG. 5C is a plan view showing a state before forming an encapsulation portion, and FIG. 5D is a cross sectional view after an encapsulation portion is formed.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

101~104; 본 발명에 의한 제1~5반도체패키지101-104; First to fifth semiconductor package according to the present invention

1; 제1반도체칩 2; 제2반도체칩One; A first semiconductor chip 2; Second semiconductor chip

1a,2a; 입출력패드 3; 회로패턴1a, 2a; Input / output pad 3; Circuit pattern

3a,3b,3c,3d; 제1,2,3,4회로패턴 4; 도전성와이어3a, 3b, 3c, 3d; First, second, third, and fourth circuit patterns 4; Conductive Wire

5; 접착수단 6; 봉지부 5; Bonding means 6; Encapsulation                 

7; 수지층 7a; 개구7; Resin layer 7a; Opening

8; 도전성볼 9; 볼랜드8; Conductive balls 9; Borland

va,v2; 비아홀va, v2; Via Hole

본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩을 하나의 섭스트레이트에 탑재하여, 고집적화, 고성능화 및 다기능화를 구현할 수 있는 반도체패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package. More specifically, the present invention relates to a semiconductor package capable of realizing high integration, high performance, and multifunction by mounting a plurality of semiconductor chips on a single substrate.

최근의 반도체패키지는 고집적화, 고성능화 및 다기능화의 추세에 따라 발전 및 개발되고 있다. 이러한 추세에 맞춰 반도체패키지의 크기는 더욱 얇고, 더욱 작게 하려는 경향이 있으며, 또한 반도체칩을 하나의 섭스트레트에 적어도 2개 이상 탑재함으로써, 상기한 고집적화, 고성능화 및 다기능화를 구현하고 있다.Recent semiconductor packages have been developed and developed in accordance with the trend of high integration, high performance and multifunction. In accordance with this trend, the size of a semiconductor package tends to be thinner and smaller, and at least two semiconductor chips are mounted on a single substrate, thereby achieving high integration, high performance, and multifunction.

이러한 2개 이상의 반도체칩이 탑재된 종래의 통상적인 반도체패키지가 도1a 및 도1b에 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다.A conventional semiconductor package in which two or more semiconductor chips are mounted is shown in FIGS. 1A and 1B, which will be described below with reference to the related art.

먼저 도1a의 반도체패키지(11')를 참조하면, 다수의 도전성 회로패턴(도시되지 않음)이 형성된 섭스트레이트(7')(예를 들면, 인쇄회로기판, 써킷필름, 써킷테이프, 리드프레임 등등)의 상면 중앙에, 상면 둘레에 다수의 입출력패드(1c')가 형성된 제1반도체칩(1')이 접착제에 의해 접착되어 있다. 또한, 상기 제1반도체칩(1')의 상면 중앙에는 접착제(4')에 의해 제2반도체칩(2')이 접착되어 있다. 물론, 상기 제2반도체칩(2') 역시 상면 둘레에 다수의 입출력패드(2c')가 형성되어 있다. 또한, 상기 제1반도체칩(1')의 입출력패드(1c')는 섭스트레이트(7')의 회로패턴에 제1도전성와이어(5')로 연결되어 있고, 상기 제2반도체칩(2')의 입출력패드(2c')는 제2도전성와이어(6')에 의해 상기 섭스트레이트(7')의 회로패턴에 연결되어 있다. 또한, 상기 제1반도체칩(1'), 제2반도체칩(2'), 제1도전성와이어(5') 및 제2도전성와이어(6')는 외부 환경으로부터 보호되도록 봉지재로 봉지되어 일정 형태의 봉지부를 이루고 있다. 또한, 상기 섭스트레이트(7')가 통상적인 인쇄회로기판, 써킷테이프 또는 써킷필름인 경우에는, 상기 섭스트레이트(7') 하면에 신호입출력단자(마더보드에 실장되는 영역)로서 도전성볼이나 도전성패드가 더 형성될 수 있다.Referring first to the semiconductor package 11 'of FIG. 1A, a substrate 7' (for example, a printed circuit board, a circuit film, a circuit tape, a lead frame, etc.) in which a plurality of conductive circuit patterns (not shown) are formed. The first semiconductor chip 1 ', in which a plurality of input / output pads 1c' are formed around the upper surface, is bonded to the center of the upper surface of the upper surface. In addition, the second semiconductor chip 2 'is bonded to the center of the upper surface of the first semiconductor chip 1' by the adhesive 4 '. Of course, the second semiconductor chip 2 'is also provided with a plurality of input / output pads 2c' around the top surface. In addition, the input / output pad 1c 'of the first semiconductor chip 1' is connected to the circuit pattern of the substrate 7 'by the first conductive wire 5' and the second semiconductor chip 2 '. Input / output pad 2c 'is connected to the circuit pattern of the substrate 7' by the second conductive wire 6 '. In addition, the first semiconductor chip 1 ', the second semiconductor chip 2', the first conductive wire 5 'and the second conductive wire 6' are encapsulated with an encapsulant so as to be protected from an external environment. It forms the form of encapsulation. In the case where the substrate 7 'is a conventional printed circuit board, a circuit tape, or a circuit film, conductive balls or conductive parts are used as signal input / output terminals (areas mounted on the motherboard) on the lower surface of the substrate 7'. Pads may be further formed.

그러나, 이러한 반도체패키지(11')는 상기 제1반도체칩(1')의 입출력패드(1c')에 제1도전성와이어(5')를 용이하게 본딩할 수 있도록 하고, 또한 상기 제1도전성와이어(5')와 간섭하지 않는 동시에, 상기 제1도전성와이어(5')가 상호 쇼트되지 않도록 상기 제2반도체칩(2')의 크기가 상기 제1반도체칩(1')의 크기보다 반듯이 작아야 하는 단점이 있다.However, the semiconductor package 11 'makes it possible to easily bond the first conductive wire 5' to the input / output pad 1c 'of the first semiconductor chip 1', and also to permit the first conductive wire 5 '. While not interfering with 5 ', the size of the second semiconductor chip 2' must be smaller than that of the first semiconductor chip 1 'so that the first conductive wires 5' are not shorted to each other. There is a disadvantage.

계속해서, 도1b의 반도체패키지(12')를 참조하면, 제1반도체칩(1') 및 제2반도체칩(2')은 그 크기가 동일하거나, 또는 제2반도체칩(2')의 크기가 더 크게 형성되어 있다. 이때에는 상기 제1반도체칩(1')의 입출력패드(1c')에 본딩된 제1도전성와이어(5')와 상기 제2반도체칩(2')의 하면이 상호 간섭되지 않도록, 상기 제1반도체칩(1')의 상면과 상기 제2반도체칩(2')의 하면 사이에 일정두께의 스페이서(3') 가 개재된다. 물론, 상기 스페이서(3')는 상기 제1반도체칩(1')과 상기 제2반도체칩(2')을 상호 접착시키는 역할도 한다.Subsequently, referring to the semiconductor package 12 ′ of FIG. 1B, the first semiconductor chip 1 ′ and the second semiconductor chip 2 ′ have the same size, or the size of the second semiconductor chip 2 ′. The size is larger. At this time, the first conductive wire 5 'bonded to the input / output pad 1c' of the first semiconductor chip 1 'and the lower surface of the second semiconductor chip 2' are not interfered with each other. A spacer 3 'having a predetermined thickness is interposed between the upper surface of the semiconductor chip 1' and the lower surface of the second semiconductor chip 2 '. Of course, the spacer 3 'also serves to bond the first semiconductor chip 1' and the second semiconductor chip 2 'to each other.

그러나, 이러한 구조는 상기 제1반도체칩(1')과 제2반도체칩(2') 사이에 일정 두께를 갖는 스페이서(3')가 개재됨으로서, 전체적인 반도체패키지(12')의 두께가 더욱 두꺼워지는 단점이 있다.However, such a structure has a spacer 3 'having a predetermined thickness between the first semiconductor chip 1' and the second semiconductor chip 2 ', so that the overall semiconductor package 12' is thicker. There are disadvantages to losing.

즉, 상기 스페이서(3')의 두께는 통상 상기 제1도전성와이어(5')가 갖는 루프하이트 보다 대략 2배 정도 더 두꺼운 것을 사용하게 되는데(이는 제1도전성와이어(5')에 형성된 루프하이트의 오차 및 스페이서(3')의 두께 오차를 고려하여 설계된 기준이다), 이로 인하여 상기 반도체패키지(12')의 두께가 더욱 두꺼워지게 된다.That is, the thickness of the spacer 3 'is generally about 2 times thicker than the loop height of the first conductive wire 5' (this is the loop height formed on the first conductive wire 5 '). Is a standard designed in consideration of an error of the spacer 3 'and a thickness error of the spacer 3'), thereby increasing the thickness of the semiconductor package 12 '.

또한, 상기 제1도전성와이어(5')의 루프하이트 오차 및 스페이서(3')의 두께 오차가 클 경우, 상기 제2도전성와이어(6')는 상기 제2반도체칩(2')의 하면과 간섭되고, 또한 상기 제1도전성와이어(5')끼리 상호 쇼트되는 단점도 있다.In addition, when the loop height error of the first conductive wire 5 'and the thickness error of the spacer 3' are large, the second conductive wire 6 'may have a lower surface than that of the second semiconductor chip 2'. There is also a disadvantage in that the first conductive wires 5 'are mutually shorted.

더불어, 상기 반도체패키지(11',12')에 이용되는 섭스트레이트(7')는 상기 도전성와이어(5',6')를 접속하기 위한 각각의 회로패턴이 독립적으로 형성되어 있음으로써, 회로패턴의 밀도가 높고 따라서 섭스트레이트(7')의 가격이 고가로 되는 단점이 있다. 즉, 제1도전성와이어(5')와 제2도전성와이어(6')에 연결되는 회로패턴이 각각 독립적으로 설계됨으로서, 그 갯수가 과도하게 많아진다.In addition, in the substrate 7 'used for the semiconductor packages 11' and 12 ', circuit patterns for connecting the conductive wires 5' and 6 'are independently formed, thereby providing circuit patterns. Has a disadvantage of high density and thus high price of the substrate (7 '). That is, since the circuit patterns connected to the first conductive wire 5 'and the second conductive wire 6' are designed independently of each other, the number thereof becomes excessively large.

그러나, 상기 반도체칩이 메모리 반도체칩인 경우에는, 상기 제1반도체칩(1') 및 제2반도체칩(2')의 입출력패드(1c',2c')중 공통되는 신호를 입,출력하는 것이 존재하게 되어, 이를 하나의 회로패턴으로 처리할 수 있음에도 불구하고, 상기 입출력패드가 별도의 독립적인 회로패턴을 각각 차지함으로써, 그 회로패턴이 불필요하게 과다 소비되는 경향이 있다.However, when the semiconductor chip is a memory semiconductor chip, a signal common to the input / output pads 1c 'and 2c' of the first semiconductor chip 1 'and the second semiconductor chip 2' is input and output. Although there exists a thing and it can process it as one circuit pattern, since the input / output pad occupies a separate independent circuit pattern, the circuit pattern tends to be unnecessarily excessively consumed.

또한, 상기 각각의 회로패턴에는 신호입출력단자로 도전성볼 등이 융착되는데, 상기 도전성볼도 각각 중복되는 신호를 입,출력하게 됨으로써, 불필요하게 도전성볼의 갯수가 증가되고 있다.In addition, conductive balls and the like are fused to each of the circuit patterns as signal input and output terminals. Since the conductive balls also input and output signals that overlap each other, the number of conductive balls is unnecessarily increased.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체칩을 평면적으로 어레이(Array)함으로써, 두께를 최소화할 수 있는 반도체패키지를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and to provide a semiconductor package that can minimize the thickness by arraying the semiconductor chip in a planar manner.

본 발명의 다른 목적은 각 반도체칩의 공통된 입출력패드를 하나의 회로패턴으로 처리함으로써, 회로패턴의 갯수를 최소화하고 또한 신호입출력단자의 갯수를 최소화할 수 있는 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package capable of minimizing the number of circuit patterns and minimizing the number of signal input / output terminals by processing common input / output pads of each semiconductor chip into one circuit pattern.

상기한 목적을 달성하기 위해 본 발명의 제1태양(態樣)에 의한 반도체패키지는 일정 면적의 평면상에 일직선상으로 상호 평행하게 배열된 다수의 회로패턴과; 상기 다수의 회로패턴 상면에 상호 나란하게 접착수단으로 접착되어 있되, 상면에 다수의 입출력패드가 형성된 제1반도체칩 및 제2반도체칩과; 상기 제1,2반도체칩에서 공통의 입출력패드를 동일한 회로패턴에 전기적으로 연결하는 다수의 도전성와이어와; 상기 회로패턴, 제1,2반도체칩 및 도전성와이어를 외부 환경으로부터 보호 하기 위해 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the first aspect of the present invention comprises: a plurality of circuit patterns arranged in parallel with each other in a straight line on a plane of a predetermined area; A first semiconductor chip and a second semiconductor chip which are adhered to the upper surface of the plurality of circuit patterns in parallel with each other by adhesive means, and the plurality of input / output pads are formed on the upper surface; A plurality of conductive wires electrically connecting the common input / output pads to the same circuit pattern in the first and second semiconductor chips; The circuit pattern, the first and the second semiconductor chip and the conductive wire is characterized in that it comprises an encapsulation portion formed by encapsulating in order to protect from the external environment.

또한, 상기한 목적을 달성하기 위해 본 발명의 제2태양에 의한 반도체패키지는 일정 면적의 평면상에 시점(始點)과 말점(末點)을 가지며, 상기 시점과 말점 사이에는 상호 평행한 간격을 유지하며 다수회 절곡된 다수의 회로패턴과; 상기 다수회 절곡된 회로패턴 상면에, 다수의 입출력패드를 가지며, 접착수단으로 접착된 제1반도체칩과; 상기 제1반도체칩의 상면에, 상기 제1반도체칩과 수직 방향을 이루고, 다수의 입출력패드를 가지며 접착수단으로 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩에서 공통된 각각의 입출력패드를 동일한 회로패턴에 전기적으로 연결하는 도전성와이어와; 상기 회로패턴, 반도체칩 및 도전성와이어를 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 것을 특징으로 한다.Further, in order to achieve the above object, the semiconductor package according to the second aspect of the present invention has a viewpoint and an end point on a plane of a predetermined area, and the mutually parallel spacing between the viewpoint and the end point. A plurality of circuit patterns bent a plurality of times while maintaining the plurality of circuit patterns; A first semiconductor chip having a plurality of input / output pads on the upper surface of the circuit pattern bent a plurality of times and bonded by an adhesive means; A second semiconductor chip formed on an upper surface of the first semiconductor chip, perpendicular to the first semiconductor chip, having a plurality of input / output pads and bonded by an adhesive means; Conductive wires electrically connecting the input / output pads common in the first semiconductor chip and the second semiconductor chip to the same circuit pattern; In order to protect the circuit pattern, the semiconductor chip and the conductive wire from the external environment, characterized in that it comprises a sealing portion formed by sealing with an encapsulant.

상기 제1태양 또는 제2태양에 있어서, 상기 회로패턴은 도전성 리드이고, 상기 리드의 일면은 상기 봉지부의 외측으로 노출될 수 있다.In the first or second aspect, the circuit pattern may be a conductive lead, and one surface of the lead may be exposed to the outside of the encapsulation part.

상기 제1태양 또는 제2태양에 있어서, 상기 회로패턴은 대략 판상의 수지층 상면에 형성된 도전성 박막이고, 상기 박막 하부의 수지층에는 다수의 개구가 형성되어 있으며, 상기 개구에는 도전성볼이 융착될 수 있다.In the first or second aspect, the circuit pattern is a conductive thin film formed on an upper surface of a substantially plate-like resin layer, and a plurality of openings are formed in the resin layer below the thin film, and conductive balls are fused to the opening. Can be.

상기 제1태양 또는 제2태양에 있어서, 상기 반도체칩의 입출력패드는 상기 회로패턴의 길이 방향과 수직을 이루는 각 변(邊)의 내주연에 형성될 수 있다.In the first or second aspect, the input / output pad of the semiconductor chip may be formed on the inner circumference of each side of the semiconductor pattern perpendicular to the longitudinal direction of the circuit pattern.

상기 제2태양에 있어서, 상기 회로패턴, 제1,2반도체칩, 그리고 도전성와이 어는 하나의 군(群)을 이루며, 이와 같은 군이 적어도 2개 이상 동일 평면에 위치되며, 각 군의 동일한 회로패턴은 상호 연결될 수 있다.In the second aspect, the circuit pattern, the first and the second semiconductor chip, and the conductive wire form a group, and at least two such groups are located in the same plane, and the same circuit of each group The patterns can be interconnected.

또한, 상기한 목적을 달성하기 위해 본 발명의 제3태양에 의한 반도체패키지는 대략 판상의 수지층 상면에 상호 평행하게 다수의 제1회로패턴이 배열되어 있고, 상기 제1회로패턴의 각 단부에는 도전성비아홀을 통하여 수지층 하면에 제2회로패턴 및 볼랜드가 연결되어 있으며, 상기 제1회로패턴의 양측에는 다수의 제3회로패턴이 배열되어 있고, 상기 제3회로패턴은 도전성비아홀을 통하여 수지층 하면의 상기 제2회로패턴과 연결된 제4회로패턴에 연결된 섭스트레이트와; 상기 제1회로패턴의 상면에, 다수의 입출력패드가 형성되고, 적어도 2개 이상이 일정 거리 이격된 채 접착수단으로 접착되어 있는 제1반도체칩과; 상기 각각의 제1반도체칩 상면에, 다수의 입출력패드가 형성된 채 접착수단으로 접착된 제2반도체칩과; 상기 제1반도체칩중 공통된 각각의 입출력패드를 동일한 제1회로패턴에 전기적으로 연결하고, 또한 상기 제2반도체칩중 공통된 각각의 입출력패드를 상기 제1회로패턴과 전기적으로 연결된 제3회로패턴에 전기적으로 연결하는 다수의 도전성와이어와; 상기 제1,3회로패턴, 제1,2반도체칩 및 도전성와이어를 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부와; 상기 섭스트레이트 하면의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.Further, in order to achieve the above object, the semiconductor package according to the third aspect of the present invention has a plurality of first circuit patterns arranged in parallel with each other substantially on the upper surface of a plate-shaped resin layer, and at each end of the first circuit pattern. The second circuit pattern and the borland are connected to the lower surface of the resin layer through the conductive via hole, and a plurality of third circuit patterns are arranged on both sides of the first circuit pattern, and the third circuit pattern is the resin layer through the conductive via hole. A substrate connected to a fourth circuit pattern connected to the second circuit pattern on the bottom surface; A first semiconductor chip having a plurality of input / output pads formed on an upper surface of the first circuit pattern, and having at least two or more bonded to each other by a bonding means with a predetermined distance therebetween; A second semiconductor chip bonded to the upper surface of each of the first semiconductor chips by a bonding means with a plurality of input / output pads formed thereon; Each common input / output pad of the first semiconductor chip is electrically connected to the same first circuit pattern, and each common input / output pad of the second semiconductor chip is electrically connected to the third circuit pattern electrically connected to the first circuit pattern. A plurality of conductive wires electrically connected to each other; An encapsulation portion formed by encapsulating the first and third circuit patterns, the first and second semiconductor chips, and the conductive wire with an encapsulant to protect the external circuit from an external environment; It characterized in that it comprises a plurality of conductive balls fused to the borland on the lower substrate.

상기 제3태양에 있어서, 상기 제1반도체칩의 입출력패드는 상기 제1회로패턴의 길이 방향과 수직을 이루는 각 변의 내주연에 형성되고, 상기 제2반도체칩의 입출력패드는 상기 제3회로패턴의 길이 방향과 수직을 이루는 각 변의 내주연에 형성 될 수 있다.In the third aspect, the input / output pad of the first semiconductor chip is formed on the inner circumference of each side perpendicular to the longitudinal direction of the first circuit pattern, and the input / output pad of the second semiconductor chip is the third circuit pattern. It can be formed on the inner periphery of each side perpendicular to the longitudinal direction of.

상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 반도체칩을 평면적으로 어레이(Array)함으로써, 전체적인 반도체패키지의 두께를 최소화할 수 있게 된다.According to the semiconductor package according to the present invention as described above, it is possible to minimize the thickness of the overall semiconductor package by arraying the semiconductor chip in a plane.

또한, 상기 평면적으로 어레이된 각 반도체칩의 상면에 또다른 반도체칩을 스택함으로써, 고집적화, 고성능화 및 다기능화 요구를 충족할 수 있게 된다.In addition, by stacking another semiconductor chip on the top surface of each of the planar arrayed semiconductor chips, it is possible to meet the requirements for high integration, high performance and multifunction.

또한, 각 반도체칩의 공통된 입출력패드(즉, 공통된 신호를 출력하는 입출력패드)를 하나의 동일한 회로패턴에 연결함으로써, 회로패턴의 갯수를 최소화할 수 있고, 또한 신호입출력단자(예를 들면, 도전성볼)의 갯수도 최소화할 수 있게 된다.In addition, by connecting a common input / output pad (i.e., an input / output pad that outputs a common signal) of each semiconductor chip to one same circuit pattern, the number of circuit patterns can be minimized and signal input / output terminals (eg, conductive The number of balls) can also be minimized.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2a는 본 발명에 의한 반도체패키지(101)로서 봉지부가 형성되기 전의 평면도이고, 도2b는 그 저면도이며, 도2c는 봉지부(6)가 형성된 후의 단면도이다.FIG. 2A is a plan view before the sealing portion is formed as the semiconductor package 101 according to the present invention, FIG. 2B is a bottom view thereof, and FIG. 2C is a sectional view after the sealing portion 6 is formed.

도시된 바와 같이 일정 면적의 평면상에 일직선상으로 다수의 회로패턴(3)이 상호 일정거리 이격된 채 배열되어 있다. 상기 회로패턴(3)은 통상 각각의 끝단이 서로 엇갈리게 배열될 수 있다. 즉, 도2a 및 도2b에서와 같이 홀수번째의 회로패턴(3,예:cp1)과 짝수번째의 회로패턴(3,예:cp2)이 상호 엇갈리게 배열될 수 있다. As shown, a plurality of circuit patterns 3 are arranged in a line on a plane of a predetermined area, spaced apart from each other by a predetermined distance. The circuit patterns 3 may typically be arranged with their ends staggered with each other. That is, as shown in FIGS. 2A and 2B, odd-numbered circuit patterns 3 (eg, cp1) and even-numbered circuit patterns (eg, cp2) may be alternately arranged.                     

여기서, 상기 회로패턴(3)은 통상적인 구리(Cu), 구리합금(Cu Alloy), 합금 37(니켈(Ni)37%, 철(Fe)55%) 등으로 이루어진 리드(Lead)일 수 있다. Here, the circuit pattern 3 may be a lead made of conventional copper (Cu), copper alloy (Cu Alloy), alloy 37 (Ni 37%, iron (Fe) 55%) and the like. .

계속해서, 상기 다수의 회로패턴(3) 상면에는 상호 나란하게, 접착수단(5)으로 제1반도체칩(1) 및 제2반도체칩(2)이 접착되어 있다. 상기 접착수단(5)으로는 통상적인 에폭시 접착제나 또는 접착테이프 및 접착필름이 사용될 수 있다.Subsequently, the first semiconductor chip 1 and the second semiconductor chip 2 are bonded to the upper surface of the plurality of circuit patterns 3 by the bonding means 5. As the adhesive means 5, a conventional epoxy adhesive or an adhesive tape and an adhesive film may be used.

또한, 상기 각 제1반도체칩(1) 및 제2반도체칩(2)은 상면에 다수의 입출력패드(1a,2a)가 형성되어 있으며, 실질적으로 메모리 반도체패키지를 구현할 경우 상기 제1반도체칩(1)과 제2반도체칩(2)은 동일 기능을 하는 동시에 동일한 모양을 한다.In addition, each of the first semiconductor chip 1 and the second semiconductor chip 2 has a plurality of input / output pads 1a and 2a formed on an upper surface thereof, and when the memory semiconductor package is substantially implemented, the first semiconductor chip ( 1) and the second semiconductor chip 2 have the same function and the same shape.

또한, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1a,2a)는 상기 각 회로패턴(3)의 길이 방향과 수직을 이루는 각 변(邊)에만 형성된 것을 이용함이 바람직하다. 더불어, 상기 각 회로패턴(3)의 피치(Pitch)는 상기 반도체칩의 입출력패드가 갖는 피치의 1/2정도가 되도록 함이 바람직하다. In addition, the input / output pads 1a and 2a of the first semiconductor chip 1 and the second semiconductor chip 2 are formed only on the sides perpendicular to the longitudinal direction of the circuit patterns 3. This is preferred. In addition, the pitch of each of the circuit patterns 3 is preferably about 1/2 of the pitch of the input / output pad of the semiconductor chip.

즉, 반도체칩의 입출력패드는 도시된 바와 같이 서로 엇갈리게 형성되어 있음으로, 상기 엇갈린 입출력패드와 상기 회로패턴이 모두 대응되도록 형성함이 바람직하다.That is, since the input and output pads of the semiconductor chip are alternately formed as shown in the drawing, it is preferable that the input and output pads of the semiconductor chip correspond to both the circuit patterns.

계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)에서 동일한 기능(동일한 전기적 신호를 입,출력하는 기능)을 하는 입출력패드(1a,2a)는 도전성와이어(4)에 의해 동일한 회로패턴(3)에 전기적으로 연결되어 있다.Subsequently, the input / output pads 1a and 2a having the same function (the function of inputting and outputting the same electrical signal) in the first semiconductor chip 1 and the second semiconductor chip 2 are connected by the conductive wires 4. It is electrically connected to the same circuit pattern 3.

예를 들어, 제1반도체칩(1)의 첫번째 입출력패드(1a,예:p1)와 제2반도체칩(2)의 첫번째 입출력패드(2a,예:p1')는 첫번째 회로패턴(3,예:cp1)에 도전성와이어(4)로 연결되어 있다. 또한, 제1반도체칩(1)의 두번째 입출력패드(1a,예:p2)와 제2반도체칩(2)의 두번째 입출력패드(2a,예:p2')는 두번째 회로패턴(3,예:cp2)에 도전성와이어(4)로 연결되어 있으며, 이러한 방법에 의해 나머지 입출력패드와 회로패턴이 모두 도전성와이어(4)로 연결되어 있다.For example, the first input / output pad 1a (for example, p1) of the first semiconductor chip 1 and the first input / output pad 2a (for example, p1 ') of the second semiconductor chip 2 are the first circuit pattern (3, Example). It is connected to: cp1 by a conductive wire (4). In addition, the second input / output pad 1a (eg p2) of the first semiconductor chip 1 and the second input / output pad 2a (eg p2 ′) of the second semiconductor chip 2 may have a second circuit pattern (eg, cp2). ) And the remaining input / output pads and circuit patterns are connected to the conductive wires (4) by this method.

계속해서, 상기 회로패턴(3), 제1,2반도체칩(1,2) 및 도전성와이어(4)는 외부환경으로부터 보호되도록 봉지재로 봉지되어 일정 형상의 봉지부(6)가 형성되어 있다.(도2c 참조) 이때, 상기 회로패턴(3)의 하면은 상기 봉지부(6) 외측으로 노출되도록 할 수 있으며, 상기 노출된 회로패턴(3)의 하면이 차후 마더보드의 패턴에 솔더페이스트(Solder Paste) 등에 의해 실장되는 영역이 된다.Subsequently, the circuit pattern 3, the first and second semiconductor chips 1 and 2, and the conductive wire 4 are encapsulated with an encapsulant so as to be protected from an external environment, and a sealing portion 6 having a predetermined shape is formed. In this case, the bottom surface of the circuit pattern 3 may be exposed to the outside of the encapsulation part 6, and the bottom surface of the exposed circuit pattern 3 may be solder paste on a later pattern of the motherboard. It becomes an area mounted by (Solder Paste) or the like.

따라서, 상기와 같은 반도체패키지(101)는 다수의 반도체칩이 평면적으로 어레이(Array)됨으로써, 전체적인 반도체패키지의 두께가 작아지게 된다.Therefore, in the semiconductor package 101 as described above, a plurality of semiconductor chips are arrayed in a plane, so that the overall thickness of the semiconductor package is reduced.

또한, 각 반도체칩의 공통된 입출력패드(즉, 동일한 전기적 신호를 입출력하는 입출력패드)를 하나의 동일한 회로패턴에 연결함으로써, 회로패턴의 갯수를 최소화할 수 있고, 따라서 신호입출력단자 갯수를 최소화할 수 있게 된다.(여기서 신호입출력단자는 회로패턴 자체가 됨)In addition, the number of circuit patterns can be minimized by connecting common input / output pads (i.e., input / output pads that input and output the same electrical signal) of each semiconductor chip, thereby minimizing the number of signal input / output terminals. Where the signal input and output terminals become the circuit pattern itself.

도3a는 본 발명의 다른 반도체패키지(102)로서 봉지부가 형성되기 전의 평면도이고, 도3b는 봉지부(6)가 형성된 후의 단면도이다. 상기 도3a 및 도3b의 반도체패키지(102)는 도2a 내지 도2c의 반도체패키지(101)와 유사하므로 그 차이점만을 설명하기로 한다. 3A is a plan view before the sealing portion is formed as another semiconductor package 102 of the present invention, and FIG. 3B is a sectional view after the sealing portion 6 is formed. Since the semiconductor package 102 of FIGS. 3A and 3B is similar to the semiconductor package 101 of FIGS. 2A to 2C, only the differences will be described.                     

즉, 도2a 내지 도2c의 반도체패키지(101)는 회로패턴(3)이 리드로 되어 있지만, 상기 도3a 및 도3b의 반도체패키지(102)는 회로패턴(3)이 수지층(7)의 표면에 형성된 도전성 박막이다. 상기 도전성 박막은 구리 포일(Cu Foil) 등에 의해 형성될 수 있다.That is, in the semiconductor package 101 of FIGS. 2A to 2C, the circuit pattern 3 is a lead. However, in the semiconductor package 102 of FIGS. 3A and 3B, the circuit pattern 3 is formed of the resin layer 7. It is a conductive thin film formed on the surface. The conductive thin film may be formed by a copper foil or the like.

또한, 상기 도전성 박막 즉, 회로패턴(7)과 대응되는 수지층(7)의 하면에는 일정크기의 개구(7a)가 형성되어 있고, 상기 개구(7a)에는 솔더볼과 같은 도전성볼(8)이 융착되어 있다. 상기 도전성볼(8)은 차후 마더보드의 소정 패턴에 실장되는 영역이 된다.In addition, an opening 7a having a predetermined size is formed in the lower surface of the conductive thin film, that is, the resin layer 7 corresponding to the circuit pattern 7, and conductive balls 8 such as solder balls are formed in the opening 7a. It is fused. The conductive ball 8 is a region to be mounted in a predetermined pattern of the motherboard later.

더불어, 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1a,2a)는, 상기 도2a 내지 도2c의 반도체패키지(101)와 같은 형태로, 도전성와이어(4)에 의해 상기 회로패턴(3)에 연결되어 있다. 또한 상기 수지층(7) 표면에는 상기 도전성와이어(4)로 본딩될 부분을 제외한 전체 표면이 절연성 수지(도시되지 않음)로 코팅되어 있을 수 있다. 물론, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 동일 기능의 입출력패드(1a,2a)는 동일한 회로패턴(3)에 도전성와이어(4)로 연결되어 있으며, 이러한 구조는 도2a 내지 도2c의 반도체패키지(101)와 동일하다.In addition, the input / output pads 1a and 2a of the first semiconductor chip 1 and the second semiconductor chip 2 have the same shape as that of the semiconductor package 101 of FIGS. 2A to 2C. Is connected to the circuit pattern (3). In addition, the entire surface of the resin layer 7 may be coated with an insulating resin (not shown) except for a portion to be bonded with the conductive wire 4. Of course, the input / output pads 1a and 2a of the same function of the first semiconductor chip 1 and the second semiconductor chip 2 are connected to the same circuit pattern 3 by conductive wires 4, and this structure The same as the semiconductor package 101 of Figs. 2A to 2C.

도4a 및 도4b는 본 발명의 또다른 반도체패키지(103)로서 봉지부가 형성되기 전의 평면도이다. 상기 반도체패키지 역시 도2a 내지 도2c의 반도체패키지(101)와 같은 개념에 의해 제조된 것이다.4A and 4B are plan views before the sealing portion is formed as another semiconductor package 103 of the present invention. The semiconductor package is also manufactured by the same concept as the semiconductor package 101 of FIGS. 2A to 2C.

도시된 바와 같이 일정 면적의 평면상에 시점(始點)(s)과 말점(末點)(e)을 가지며, 상기 시점(s)과 말점(e) 사이에는 상호 평행한 간격을 유지하며 다수회 절 곡된 다수의 회로패턴(3)이 구비되어 있다. 상기 회로패턴(3)은 상기한 바와 같이 리드 또는 도전성 박막이 될 수 있다. 물론, 상기 도전성 박막일 경우에는 상기 도전성 박막이 수지층(도시되지 않음) 상면에 형성되어 있고, 상기 도전성 박막과 대응되는 수지층의 일정영역에는 다수의 개구(도시되지 않음)가 형성될 수 있다. 즉, 도3a 및 도3b에 도시된 반도체패키지(102)와 유사한 구조이다.As shown in the drawing, it has a viewpoint (s) and a point (e) on a plane of a predetermined area, and maintains a parallel gap between the viewpoint (s) and the point (e). A plurality of twisted circuit patterns 3 are provided. The circuit pattern 3 may be a lead or a conductive thin film as described above. Of course, in the case of the conductive thin film, the conductive thin film may be formed on an upper surface of a resin layer (not shown), and a plurality of openings (not shown) may be formed in a predetermined region of the resin layer corresponding to the conductive thin film. . That is, the structure is similar to the semiconductor package 102 shown in Figs. 3A and 3B.

상기 회로패턴(3)은 일례로 도4a에 도시된 바와 같이, 도면상 좌측에서 우측 또는 우측에서 좌측으로 길게 뻗어 있으며, 대략 6회 정도 절곡될 수 있다. 여기서, 상기 절곡 횟수를 제한하는 것은 아니다. 또한, 여기서 설명의 편의상 상기 회로패턴(3)의 좌측단을 시점(s)으로 보고, 우측단을 말점(e)으로 본다.For example, as shown in FIG. 4A, the circuit pattern 3 extends from the left side to the right side or the right side to the left side, and may be bent approximately six times. Here, the number of bending is not limited. For convenience of explanation, the left end of the circuit pattern 3 is regarded as the viewpoint s, and the right end is regarded as the end point e.

이어서, 상기 회로패턴(3) 상면에는 다수의 입출력패드(1a)를 갖는 제1반도체칩이 접착수단(도시되지 않음)으로 접착되어 있다. 상기 접착수단은 상기한 바와 같이 통상적인 에폭시 접착제, 접착테이프 또는 접착 필름이 가능하다. 또한, 상기 입출력패드(1a)는 상기 회로패턴(3)의 시점(s)에 인접한 변과 말점(e)에 인접한 변에만 형성될 수 있다.Subsequently, a first semiconductor chip having a plurality of input / output pads 1a is bonded to the upper surface of the circuit pattern 3 by an adhesive means (not shown). The adhesive means may be a conventional epoxy adhesive, adhesive tape or adhesive film as described above. In addition, the input / output pad 1a may be formed only at a side adjacent to the viewpoint s of the circuit pattern 3 and a side adjacent to the end point e.

계속해서, 상기 제1반도체칩(1)의 상면에는 상기와 같은 접착수단에 의해 제2반도체칩(2)이 더 접착되어 있다. 물론, 상기 제2반도체칩(2)의 상면에도 다수의 입출력패드(2a)가 형성되어 있으며, 상기 입출력패드(2a)는 도면상 상부(또는 하부)에서 하부(또는 상부)로 뻗은 회로패턴(3)의 길이 방향과 수직을 이루는 변에 형성되어 있다.Subsequently, the second semiconductor chip 2 is further adhered to the upper surface of the first semiconductor chip 1 by the above bonding means. Of course, a plurality of input / output pads 2a are formed on the upper surface of the second semiconductor chip 2, and the input / output pads 2a extend from the upper part (or lower part) to the lower part (or upper part) in the drawing. It is formed on the side perpendicular to the longitudinal direction of 3).

물론, 이러한 형태의 반도체패키지(103)에서 상기 제1반도체칩(1)과 제2반도 체칩(2)은 동일 기능 및 동일 모양을 하는 메모리 반도체칩일 수 있고, 이는 서로 교차되어 접착된 상태이다.Of course, in the semiconductor package 103 of this type, the first semiconductor chip 1 and the second semiconductor chip 2 may be memory semiconductor chips having the same function and the same shape, and they are bonded to each other.

이어서, 상기 제1반도체칩(1) 및 제2반도체칩(2)에서 동일 기능을 하는 각각의 입출력패드(1a,2a)는 도전성와이어(4)에 의해, 동일한 회로패턴(3)에 전기적으로 연결되어 있다.Subsequently, each of the input / output pads 1a and 2a having the same function in the first semiconductor chip 1 and the second semiconductor chip 2 is electrically connected to the same circuit pattern 3 by the conductive wires 4. It is connected.

예를 들면, 상기 제1반도체칩(1)의 첫번째 입출력패드(1a,예:p1)가 첫번째 회로패턴(3,예:cp1)에 도전성와이어(4)로 연결되고, 제2반도체칩(2)의 첫번째 입출력패드(2a,예:p1')가 상기와 같은 첫번째 회로패턴(3,예:p1)에 도전성와이어(4)로 연결되어 있으며, 이러한 방법에 의해 나머지 반도체칩의 입출력패드와 회로패턴이 전기적으로 연결되어 있다.For example, the first input / output pad 1a (eg, p1) of the first semiconductor chip 1 is connected to the first circuit pattern 3 (eg, cp1) by the conductive wire 4 and the second semiconductor chip 2 The first input / output pad 2a (e.g. p1 ') is connected to the first circuit pattern 3 (e.g. p1) as the conductive wire 4 as described above. The patterns are electrically connected.

한편, 도시되어 있지는 않지만 상기 회로패턴(3), 제1,2반도체칩(1,2) 및 도전성와이어(4)는 봉지재로 봉지되어 일정 형태의 봉지부(도시되지 않음)를 형성할 수 있으며, 이때 회로패턴(3)이 리드일 경우에는 상기 리드가 봉지부 외측으로 노출된다. 물론, 상기 회로패턴(3)이 수지층에 형성된 도전성 박막일 경우에는 상기 수지층 하면의 개구를 통하여 상기 도전성 박막과 연결되도록 도전성볼(도시되지 않음)이 융착될 수 있다.Although not shown, the circuit pattern 3, the first and second semiconductor chips 1 and 2, and the conductive wires 4 may be encapsulated with an encapsulant to form an encapsulation portion (not shown). In this case, when the circuit pattern 3 is a lead, the lead is exposed to the outside of the encapsulation portion. Of course, when the circuit pattern 3 is a conductive thin film formed on the resin layer, a conductive ball (not shown) may be fused to be connected to the conductive thin film through an opening in the bottom surface of the resin layer.

더불어, 도4b에 도시된 바와 같이 상기 회로패턴(3), 제1,2반도체칩(1,2), 그리고 도전성와이어(4)를 하나의 군(群)(A)으로 정의할 경우, 이와 동양(同樣)의 다른 군(B)이 동일평면에 또 형성될 수 있다. 이때, 상기 각 군(A,B)의 회로패턴(3)중 동일한 전기적 기능(동일한 전기적 신호를 전달하는 기능)을 하는 회로패턴(3)은 상호 연결되어 있다. 즉, 도4b에 도시된 바와 같이 어느 한 군(A)의 말점(e)는 다른 군(B)의 시점(S)과 연결되어 있다.In addition, as shown in FIG. 4B, when the circuit pattern 3, the first and second semiconductor chips 1 and 2, and the conductive wires 4 are defined as one group A, Another group B of the Orient may be formed on the same plane again. At this time, the circuit patterns 3 having the same electrical function (the function of transmitting the same electrical signal) among the circuit patterns 3 of the groups A and B are connected to each other. That is, as shown in Fig. 4B, the end point e of one group A is connected to the viewpoint S of the other group B.

도5a 및 도5b는 본 발명의 또다른 반도체패키지(104)에 이용된 섭스트레이트(20)의 평면도 및 저면도이고, 도5c는 봉지부가 형성되기 전의 상태를 도시한 평면도이며, 도5d는 봉지부(6)가 형성된 후의 단면도이다.5A and 5B are a plan view and a bottom view of a substrate 20 used in another semiconductor package 104 of the present invention, FIG. 5C is a plan view showing a state before an encapsulation is formed, and FIG. 5D is a bag. It is sectional drawing after the part 6 is formed.

도시된 바와 같이 대략 판상의 수지층(7)이 구비되어 있고, 그 상면에는 상호 평행하게 다수의 제1회로패턴(3a)이 배열되어 있다. 즉, 도5a에 도시된 바와 같이 좌측(또는 우측)에서 우측(또는 좌측)을 향하도록 다수의 제1회로패턴(3a)이 상호 교차 형성되어 있다. 또한, 상기 제1회로패턴(3a)의 각 단부에는 도전성비아홀(11)이 형성되어 있고, 상기 도전성비아홀(11)에 연결되어서는 상기 수지층(7)의 하면에 제2회로패턴(3b)이 형성되어 있다. 또한 상기 제2회로패턴(3b)의 단부에는 볼랜드(9)가 형성되어 있다. 또한, 상기 제1회로패턴(3a)의 양측(도5a에서 도면성 상부 및 하부)에는 다수의 제3회로패턴(3c)이 배열되어 있고, 상기 제3회로패턴(3c)의 단부에는 도전성비아홀(12)이 형성되어 있다. 또한 상기 도전성비아홀(12)에는 상기 수지층(7)의 하면에 제4회로패턴(3d)이 형성되어 있고, 이는 상기 제4회로패턴(3d)은 상기 제2회로패턴(3b)과 전기적으로 연결되어 있다. 즉, 상기 제4회로패턴(3d)은 상기 도전성비아홀(11)에 연결되어 있다.As shown, a substantially plate-like resin layer 7 is provided, and a plurality of first circuit patterns 3a are arranged on the upper surface thereof in parallel with each other. That is, as illustrated in FIG. 5A, a plurality of first circuit patterns 3a are formed to cross each other from the left (or right) to the right (or left). In addition, a conductive via hole 11 is formed at each end of the first circuit pattern 3a, and is connected to the conductive via hole 11 to form a second circuit pattern 3b on a bottom surface of the resin layer 7. Is formed. In addition, a ball land 9 is formed at an end of the second circuit pattern 3b. In addition, a plurality of third circuit patterns 3c are arranged at both sides of the first circuit pattern 3a (upper and lower in the drawing in FIG. 5A), and conductive via holes are formed at ends of the third circuit pattern 3c. (12) is formed. In addition, a fourth circuit pattern 3d is formed on the bottom surface of the resin layer 7 in the conductive via hole 12, and the fourth circuit pattern 3d is electrically connected to the second circuit pattern 3b. It is connected. That is, the fourth circuit pattern 3d is connected to the conductive via hole 11.

이러한 구조의 섭스트레이트(20)는 상면 즉, 제1회로패턴(3a)의 상면에, 다수의 입출력패드(1a)가 형성된 적어도 2개 이상의 제1반도체칩(1)이 서로 일정 거리 이격된 채 접착수단(5)으로 접착되어 있다. 상기 제1반도체칩(1)의 입출력패드(1a)는 모두 상기 제1회로패턴(3a)의 길이 방향과 수직을 이루는 변에 형성되어 있다.The substrate 20 having such a structure has an upper surface, that is, an upper surface of the first circuit pattern 3a, with at least two or more first semiconductor chips 1 having a plurality of input / output pads 1a spaced apart from each other by a predetermined distance. It is bonded by the bonding means 5. The input / output pads 1a of the first semiconductor chip 1 are all formed at sides perpendicular to the longitudinal direction of the first circuit pattern 3a.

한편, 상기 각각의 제1반도체칩(1) 상면에는 다수의 입출력패드(2a)를 갖는 제2반도체칩(2)이 접착수단(5)으로 접착되어 있다. 상기 제2반도체칩(2)의 입출력패드(2a)는 상기 제3회로패턴(3c)의 길이 방향과 대략 수직을 이루는 변에 형성되어 있다.On the other hand, a second semiconductor chip 2 having a plurality of input / output pads 2a is attached to the upper surface of each of the first semiconductor chips 1 by the bonding means 5. The input / output pad 2a of the second semiconductor chip 2 is formed at a side substantially perpendicular to the longitudinal direction of the third circuit pattern 3c.

계속해서, 상기 제1반도체칩(1)중 동일한 전기적 신호를 입출력하는 입출력패드(1a)는 동일한 제1회로패턴(3a)에 전기적으로 연결되어 있다.Subsequently, the input / output pad 1a for inputting and outputting the same electrical signal among the first semiconductor chips 1 is electrically connected to the same first circuit pattern 3a.

즉, 서로 인접한 2개의 제1반도체칩(1)에 형성된 입출력패드(1a,예:p1,p1')는 동일한 제1회로패턴(3a,예:cp1)에 도전성와이어(4)로 연결되어 있다.That is, the input / output pads 1a (for example, p1 and p1 ') formed on two adjacent first semiconductor chips 1 are connected to the same first circuit pattern 3a (for example, cp1) by conductive wires 4. .

또한, 상기 제2반도체칩(2)중 상기 제1반도체칩(1)의 입출력패드(1a)와 동일한 기능을 하는 입출력패드(2a)는 상기 제1회로패턴(3a)과 전기적으로 연결된 제3회로패턴(3c)에 전기적으로 연결되어 있다. 즉, 서로 인접한 2개의 제2반도체칩(2)에 형성된 입출력패드(2a,예:p2,p2')는 전기적으로 상호 연결된 제3회로패턴(3c,예:cp2,cp2')에 연결되어 있다. 이를 다른 말로 하면, 상기 제1,3회로패턴(3a,3c, 예:cp1,cp2,cp3)은 모두 제4회로패턴(3d)를 통하여 모두 전기적으로 연결되어 있다.In addition, an input / output pad 2a having the same function as the input / output pad 1a of the first semiconductor chip 1 of the second semiconductor chip 2 may be electrically connected to the first circuit pattern 3a. It is electrically connected to the circuit pattern 3c. That is, the input / output pads 2a (for example, p2 and p2 ') formed on two adjacent second semiconductor chips 2 are connected to third circuit patterns 3c (for example, cp2 and cp2') electrically connected to each other. . In other words, the first and third circuit patterns 3a and 3c (eg, cp1, cp2 and cp3) are all electrically connected through the fourth circuit pattern 3d.

따라서, 어느 특정한 볼랜드(9)는 상기 2개의 제1반도체칩(1) 및 제2반도체칩(2)이 갖는 공동의 입출력패드(1a,2a)와 모두 전기적으로 연결된 것이다. 따라서, 종래에는 상기 4개의 입출력패드(1a,2a)를 각각 수용하기 위해 4개의 볼랜드(9)가 필요하였지만, 본 발명에서는 동일 기능을 하는 상기 4개의 입출력패드(1a,2a)를 하나의 볼랜드(9)가 모두 수용할 수 있게 된 것이다.Thus, the particular borland 9 is electrically connected to both of the common input / output pads 1a and 2a of the two first semiconductor chips 1 and the second semiconductor chip 2. Therefore, in the past, four ball lands 9 were required to accommodate the four input / output pads 1a and 2a, respectively. However, in the present invention, the four input / output pads 1a and 2a having the same function are one borland. (9) is all acceptable.

계속해서, 상기 제1,3회로패턴(3a,3c), 제1,2반도체칩(1,2) 및 도전성와이어(4)는 외부환경으로부터 보호되도록 봉지재로 봉지되어, 일정 형태의 봉지부(6)가 형성되어 있다.Subsequently, the first and third circuit patterns 3a and 3c, the first and second semiconductor chips 1 and 2, and the conductive wires 4 are encapsulated with an encapsulant so as to be protected from an external environment, and the encapsulation portion of a certain shape (6) is formed.

물론, 상기 섭스트레이트(20) 하면에 형성된 상기 볼랜드(9)에는 도전성볼(8)이 융착되어, 차후 마더보드의 소정 패턴에 실장 가능하게 되어 있다.Of course, the conductive ball 8 is fused to the ball land 9 formed on the bottom of the substrate 20, and can be mounted on a predetermined pattern of the motherboard later.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서, 본 발명에 의한 반도체패키지에 의하면, 반도체칩을 평면적으로 어레이(Array)함으로써, 전체적인 반도체패키지의 두께를 최소화할 수 있는 효과가 있다.Therefore, according to the semiconductor package according to the present invention, by arranging the semiconductor chips in a planar manner, there is an effect that the thickness of the overall semiconductor package can be minimized.

또한, 상기 평면적으로 어레이된 각 반도체칩의 상면에 또다른 반도체칩을 스택함으로써, 고집적화, 고성능화 및 다기능화 요구를 충족할 수 있는 효과가 있다.In addition, by stacking another semiconductor chip on the upper surface of each planar arrayed semiconductor chip, there is an effect that can meet the requirements of high integration, high performance and multifunction.

또한, 각 반도체칩의 공통된 입출력패드(즉, 공통된 신호를 출력하는 입출력패드)를 하나의 동일한 회로패턴에 연결함으로써, 회로패턴의 갯수를 최소화할 수 있고, 또한 신호입출력단자(예를 들면, 도전성볼)의 갯수도 최소화할 수 있는 효과 가 있다.In addition, by connecting a common input / output pad (i.e., an input / output pad that outputs a common signal) of each semiconductor chip to one same circuit pattern, the number of circuit patterns can be minimized and signal input / output terminals (eg, conductive The number of balls) can also be minimized.

Claims (8)

삭제delete 일정 면적의 평면상에 시점(始點)과 말점(末點)을 가지며, 상기 시점과 말점 사이에는 상호 평행한 간격을 유지하며 다수회 절곡된 다수의 회로패턴과;A plurality of circuit patterns having a viewpoint and an end point on a plane of a predetermined area, and bent a plurality of times while maintaining a parallel gap between the viewpoint and the end point; 상기 다수회 절곡된 회로패턴 상면에, 다수의 입출력패드를 가지며, 접착수단으로 접착된 제1반도체칩과;A first semiconductor chip having a plurality of input / output pads on the upper surface of the circuit pattern bent a plurality of times and bonded by an adhesive means; 상기 제1반도체칩의 상면에, 상기 제1반도체칩과 수직 방향을 이루고, 다수의 입출력패드를 가지며 접착수단으로 접착된 제2반도체칩과;A second semiconductor chip formed on an upper surface of the first semiconductor chip, perpendicular to the first semiconductor chip, having a plurality of input / output pads and bonded by an adhesive means; 상기 제1반도체칩 및 제2반도체칩에서 공통된 각각의 입출력패드를 동일한 회로패턴에 전기적으로 연결하는 도전성와이어와;Conductive wires electrically connecting the input / output pads common in the first semiconductor chip and the second semiconductor chip to the same circuit pattern; 상기 회로패턴, 제1,2반도체칩 및 도전성와이어를 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부를 포함하여 이루어진 반도체패키지.A semiconductor package comprising an encapsulation portion formed by encapsulating the circuit pattern, the first and second semiconductor chips, and the conductive wire with an encapsulant to protect it from the external environment. 제2항에 있어서, 상기 회로패턴은 도전성 리드이고, 상기 리드의 일면은 상기 봉지부의 외측으로 노출된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the circuit pattern is a conductive lead, and one surface of the lead is exposed to the outside of the encapsulation part. 제2항에 있어서, 상기 회로패턴은 판상의 수지층 상면에 형성된 도전성 박막이고, 상기 박막 하부의 수지층에는 다수의 개구가 형성되어 있으며, 상기 개구에는 도전성볼이 융착된 것을 특징으로 하는 반도체패키지.The semiconductor package according to claim 2, wherein the circuit pattern is a conductive thin film formed on an upper surface of a plate-shaped resin layer, a plurality of openings are formed in the resin layer below the thin film, and conductive balls are fused to the openings. . 제2항에 있어서, 상기 반도체칩의 입출력패드는 상기 회로패턴의 길이 방향과 수직을 이루는 각 변(邊)의 내주연에 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the input / output pad of the semiconductor chip is formed at an inner circumference of each side of the circuit pattern perpendicular to a length direction of the circuit pattern. 제2항에 있어서, 상기 회로패턴, 제1,2반도체칩, 그리고 도전성와이어는 하나의 군(群)을 이루며, 이와 같은 군이 적어도 2개 이상 동일 평면에 위치되며, 각 군의 동일한 회로패턴은 상호 연결된 것을 특징으로 하는 반도체패키지.3. The circuit pattern of claim 2, wherein the circuit pattern, the first and second semiconductor chips, and the conductive wire form a group, and at least two such groups are positioned on the same plane and have the same circuit pattern of each group. The semiconductor package, characterized in that interconnected. 판상의 수지층 상면에 상호 평행하게 다수의 제1회로패턴이 배열되어 있고, 상기 제1회로패턴의 각 단부에는 도전성비아홀을 통하여 수지층 하면에 제2회로패턴 및 볼랜드가 연결되어 있으며, 상기 제1회로패턴의 양측에는 다수의 제3회로패턴이 배열되어 있고, 상기 제3회로패턴은 도전성비아홀을 통하여 수지층 하면의 상기 제2회로패턴과 연결된 제4회로패턴에 연결된 섭스트레이트와;A plurality of first circuit patterns are arranged parallel to each other on the upper surface of the plate-shaped resin layer, and at each end of the first circuit pattern, a second circuit pattern and a ball land are connected to the lower surface of the resin layer through conductive via holes. A plurality of third circuit patterns are arranged on both sides of the one circuit pattern, and the third circuit pattern includes: a substrate connected to a fourth circuit pattern connected to the second circuit pattern on the bottom surface of the resin layer through conductive via holes; 상기 제1회로패턴의 상면에, 다수의 입출력패드가 형성되고, 적어도 2개 이상이 일정 거리 이격된 채 접착수단으로 접착되어 있는 제1반도체칩과;A first semiconductor chip having a plurality of input / output pads formed on an upper surface of the first circuit pattern, and having at least two or more bonded to each other by a bonding means with a predetermined distance therebetween; 상기 각각의 제1반도체칩 상면에, 다수의 입출력패드가 형성된 채 접착수단으로 접착된 제2반도체칩과;A second semiconductor chip bonded to the upper surface of each of the first semiconductor chips by a bonding means with a plurality of input / output pads formed thereon; 상기 제1반도체칩중 공통된 각각의 입출력패드를 동일한 제1회로패턴에 전기적으로 연결하고, 또한 상기 제2반도체칩중 공통된 각각의 입출력패드를 상기 제1회로패턴과 전기적으로 연결된 제3회로패턴에 전기적으로 연결하는 다수의 도전성와이어와;Each common input / output pad of the first semiconductor chip is electrically connected to the same first circuit pattern, and each common input / output pad of the second semiconductor chip is electrically connected to the third circuit pattern electrically connected to the first circuit pattern. A plurality of conductive wires electrically connected to each other; 상기 제1,3회로패턴, 제1,2반도체칩 및 도전성와이어를 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부와;An encapsulation portion formed by encapsulating the first and third circuit patterns, the first and second semiconductor chips, and the conductive wire with an encapsulant to protect the external circuit from an external environment; 상기 섭스트레이트 하면의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.A semiconductor package comprising a plurality of conductive balls fused to the ball land on the lower substrate. 제7항에 있어서, 상기 제1반도체칩의 입출력패드는 상기 제1회로패턴의 길이 방향과 수직을 이루는 각 변의 내주연에 형성되고, 상기 제2반도체칩의 입출력패드는 상기 제3회로패턴의 길이 방향과 수직을 이루는 각 변의 내주연에 형성된 것을 특징으로 하는 반도체패키지.The input / output pad of the first semiconductor chip is formed at an inner circumference of each side of the first semiconductor pattern perpendicular to the length direction of the first circuit pattern, and the input / output pad of the second semiconductor chip is formed of the third circuit pattern. A semiconductor package, characterized in that formed on the inner periphery of each side perpendicular to the longitudinal direction.
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