KR100778857B1 - 씨모스 이미지 센서의 제조방법 - Google Patents
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Abstract
본 발명은 균일한 마이크로렌즈를 형성함과 동시에 마이크로렌즈와 포토다이오드간의 거리를 줄여 포토다이오드로 입사되는 빛의 강도를 높이도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 픽셀 어레이부와 주변 회로부로 정의된 반도체 기판의 픽셀 어레이부에 일정한 간격을 갖는 다수의 포토다이오드들을 형성하는 단계와, 상기 반도체 기판의 픽셀 어레이부와 주변 회로부에 다수의 금속배선 및 이들 사이사이에 다수의 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 평탄화층을 형성하는 단계와, 상기 픽셀 어레이부의 평탄화층 및 층간 절연막의 일부를 선택적으로 식각하여 리세스부를 형성하는 단계와, 상기 리세스부 위에 일정한 간격을 갖고 상기 각 포토다이오드의 외곽과 대응되게 유전막 패턴을 형성하는 단계와, 상기 유전막 패턴 사이에 마이크로렌즈 패턴을 형성하는 단계와, 상기 마이크로렌즈 패턴을 리플로우하여 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이미지 센서, 포토다이오드, 마이크로렌즈, 층간 절연막
Description
도 1은 통상의 CMOS 이미지 센서에서 1개의 포토다이오드(PD)와 4개의 MOS트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도
도 2는 일반적인 씨모스 이미지 센서를 나타낸 단면도
도 3은 종래 기술에 의한 씨모스 이미지 센서를 나타낸 단면도
도 4a 내지 도 4d는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도 5a 내지 도 5e는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도 6은 도 5b에서 포토다이오드의 외곽부와 대응되게 형성된 유전막 패턴의 평면도
도면의 주요 부분에 대한 부호 설명
101 : 포토다이오드 102 : 제 1 층간 절연막
103 : 제 2 층간 절연막 104 : 제 3 층간 절연막
105 : 제 4 층간 절연막 106 : 제 5 층간 절연막
107 : 평탄화층 108 : 리세스부
109 : 유전막 패턴 110 : 마이크로렌즈
본 발명은 이미지 센서(Image sensor)에 관한 것으로 특히, 마이크로렌즈의 균일도 및 집광 특성을 향상시키기 위한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)라 함은 광학 영상(optic image)을 전기 신호로 변환시키는 반도체 소자로서, 이중에서 전하 결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Metal) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며 씨모스(Complementary MOS) 이미지 센서는 제어 회로(control circuit) 및 신호처리 회로(Signal Processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고, 시그날 프로세싱 회로를 CCD 칩 내에 구현할 수 없어 원-칩(One chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
CMOS 이미지 센서는 단위 화소(Pixel)내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원-칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
도 1은 통상의 CMOS 이미지 센서에서 1개의 포토다이오드(PD)와 4개의 MOS트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(Photo Diode : PD)와, 포토다이오드(PD)에서 모아진 광전하를 플로팅 확산영역(Floating Diffusion : FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅 확산영역(FD)의 전위를 셋팅하고 전하를 배출하여 플로팅 확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx)와, 소스 플로어 버퍼 증폭기(Source Follow Buffer Amplifier) 역할을 하는 소스 플로어 트랜지스터(Dx) 및 스위칭(Switching) 역할로 어드레싱(Addressing)할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있다.
도 2는 일반적인 씨모스 이미지 센서를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 일정한 간격을 갖고 형성되는 다수개의 포토다이오드(PD)(11)와 트랜지스터(도시되지 않음)들이 형성된 전체 구조상에 제 1 층간 절연막(12)이 형성되어 있고, 상기 제 1 층간 절연막(12)상에는 단위 화소를 구성하는 다수개의 금속배선(M1,M2,M3,M4,M5)들이 형성되어 있다.
여기서, 상기 금속배선(M1,M2,M3,M4,M5)은 상기 포토다이오드(11)로 입사되는 빛을 막지 않도록 배치되어 있다.
이어, 상기 각층의 단위화소 구성용 금속배선(M1,M2,M3,M4,M5)들 사이사이에는 전기적 절연을 위한 제 2 내지 제 5 층간 절연막(13,14,15,16)과 평탄화층(17)이 형성되어 있다.
또한, 상기 픽셀 어레이의 평탄화층(17)상에는 상기 각 포토다이오드(11)와 대응되게 일정한 간격을 갖고 반구형의 마이크로렌즈(18)들이 형성되어 있다.
여기서, 상기 마이크로렌즈(18)는 포토레지스트(photo resist)를 도포하고 상기 포토다이오드(11) 상부에 남도록 패터닝한 후에 베이킹(backing)을 통해 포토레지스트를 리플로우하여 원하는 곡률을 얻고 있다.
상기와 같은 마이크로렌즈(18)는 입사광을 포토다이오드(11)까지 집약시켜 보내주는 중요한 역할을 하고 있다.
그러나, 소자가 고집적화되면서 상기 금속 배선(M1,M2,M3,M4,M5)들을 서로 다른 층상에 구성해야 하고 이에 따라 다수개의 층간 절연막(13,14,15,16)들의 높이도 증가되면서 상기 마이크로렌즈(18)와 포토다이오드(11)간의 거리가 멀어져 상기 마이크로렌즈(18)만으로는 포토다이오드(11)까지 적절하게 빛을 모을 수가 없게 되었다.
즉, 픽셀 어레이부에는 금속 배선(M1,M2,M3)의 층수가 3층밖에 안됨에도 불구하고 제 2 내지 제 5 층간 절연막(13,14,15,16)들이 차례로 적층되어 있으므로 마이크로렌즈(18)로부터 실제 빛을 받는 포토다이오드(11)까지 두꺼운 막이 존재하 여 빛을 약하게 만들어 이미지의 질이 떨어진다.
또한, 상기 마이크로렌즈(18)와 포토다이오드(11) 사이의 거리가 멀어 입사각이 벗어나면 빛이 인접 픽셀로 들어가 크로스토크라는 색깔 간섭이 잘 일어나 화질을 열화시킨다.
이에 따라 최근에는 포토다이오드(11)를 포함하여 전체적으로 각 층간 절연막의 두께를 줄이는 경향이 있다. 하지만 이렇게 하면 포토다이오드(11)가 받는 빛의 강도가 높아져 이미지의 질은 좋아지나 금속배선간의 정전 용량이 증대되어 누설 전류 등의 여러 가지 문제를 일으킬 가능성이 높아진다.
도 3은 종래 기술에 의한 씨모스 이미지 센서를 나타낸 단면도이다.
도 3에 도시한 바와 같이, 일정한 간격을 갖고 형성되는 다수개의 포토다이오드(PD)(21)와 트랜지스터(도시되지 않음)들이 형성된 전체 구조상에 제 1 층간 절연막(22)이 형성되어 있고, 상기 제 1 층간 절연막(22)상에는 단위 화소를 구성하는 다수개의 금속배선(M1,M2,M3,M4,M5)들이 형성되어 있다.
여기서, 상기 금속배선(M1,M2,M3,M4,M5)은 상기 포토다이오드(21)로 입사되는 빛을 막지 않도록 배치되어 있다.
이어, 상기 각층의 단위화소 구성용 금속배선(M1,M2,M3,M4,M5)들 사이사이에는 전기적 절연을 위한 제 2 내지 제 5 층간 절연막(23,24,25,26)과 평탄화층(27)이 형성되어 있다.
또한, 상기 픽셀 어레이의 평탄화층(27) 및 제 5 층간 절연막(26)이 선택적으로 리세스(recess)되어 있고, 상기 평탄화층(27) 및 제 5 층간 절연막(26)이 리 세스된 부분에 상기 각 포토다이오드(21)와 대응되게 일정한 간격을 갖고 반구형의 마이크로렌즈(28)들이 형성되어 있다.
도 4a 내지 도 4d는 종래 기술에 의한 씨모스 이미지 센서의 제조방법에서 마이크로렌즈를 형성하는 과정을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 주변 회로부와 픽셀 어레이부로 정의된 반도체 기판(도시되지 않음)에 일정한 간격을 갖고 형성되는 다수개의 포토다이오드(PD)(21) 및 제 1 층간 절연막(22) 그리고 상기 제 1 층간 절연막(22)상에는 단위 화소를 구성하는 다수개의 금속배선(M1,M2,M3,M4,M5)과 이들을 절연시키기 위한 제 2 내지 제 5 층간 절연막(23,24,25,26)과, 상기 제 5 층간 절연막(26)상에 평탄화층(27)들이 형성되어 있다.
이어, 포토 및 식각 공정을 통해 상기 픽셀 어레이부에 형성된 평탄화층(27) 및 제 5 층간 절연막(26)을 선택적으로 제거하여 리세스부(29)를 형성한다.
도 4b에 도시한 바와 같이, 상기 리세스부(29)를 포함한 반도체 기판의 전면에 마이크로렌즈용 레지스트층(28a)을 도포한다.
여기서, 상기 레지스트층(28a)을 도포할 때 리세스된 경계 부분에서 레지스트층(28a)의 두께가 불균일하게 코팅(coating)된다(A ＞ B ＞ C).
즉, A 부분이 가장 두껍게 되고 C 부분이 가장 얇게 도포된다.
도 4c에 도시한 바와 같이, 상기 각 포토다이오드(21)와 대응되게 리세스부(29)에 일정한 간격을 갖도록 상기 레지스트층(28a)을 선택적으로 패터닝하여 마이크로렌즈 패턴(28b)을 형성한다.
여기서, 상기 마이크로렌즈 패턴(28b)은 상기 레지스트층(28a)의 두께가 불균일하게 도포되어 있기 때문에 서로 다른 두께를 갖고 패터닝된다.
도 4d에 도시한 바와 같이, 상기 마이크로렌즈 패턴(28b)을 150 ~ 200℃의 온도에서 리플로우시키어 반구형의 마이크로렌즈(28)를 형성한다.
여기서, 상기 각 마이크로렌즈(28)의 모양은 서로 다르게 형성된다(D,E,F).
그러나 상기와 같은 종래 기술에 의한 씨모스 이미지 센서의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 마이크로렌즈와 포토다이오드간의 높이를 낮추기 위해 센서부의 층간 절연막을 선택적으로 제거할 때 리세스(recess)된 경계 부분에서 마이크로렌즈의 두께가 불균일하게 코팅(coating)되어 마이크로렌즈 패턴을 형성한 후 리플로우하여 마이크로렌즈를 형성할 때 마이크로렌즈의 모양이 다르게 됨으로써 이미지 센서의 품질을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 균일한 마이크로렌즈를 형성함과 동시에 마이크로렌즈와 포토다이오드간의 거리를 줄여 포토다이오드로 입사되는 빛의 강도를 높이도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 픽셀 어레이부와 주변 회로부로 정의된 반도체 기판의 픽셀 어레이부에 일정한 간격을 갖는 다수의 포토다이오드들을 형성하는 단계와, 상기 반도체 기판의 픽셀 어레이부와 주변 회로부에 다수의 금속배선 및 이들 사이사이에 다수의 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 평탄화층을 형성하는 단계와, 상기 픽셀 어레이부의 평탄화층 및 층간 절연막의 일부를 선택적으로 식각하여 리세스부를 형성하는 단계와, 상기 리세스부 위에 일정한 간격을 갖고 상기 각 포토다이오드의 외곽과 대응되게 유전막 패턴을 형성하는 단계와, 상기 유전막 패턴 사이에 마이크로렌즈 패턴을 형성하는 단계와, 상기 마이크로렌즈 패턴을 리플로우하여 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 5a 내지 도 5e는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 5a에 도시한 바와 같이, 픽셀 어레이부와 주변 회로부로 정의된 반도체 기판(도시되지 않음)에 액티브 영역을 정의하기 위한 필드 산화막(도시되지 않음)을 형성하고, 상기 반도체 기판의 액티브 영역에 다수개의 포토다이오드(101)와 트랜지스터(도시되지 않음)들을 형성한다.
이어, 상기 각 포토다이오드(101) 및 트랜지스터를 포함한 반도체 기판의 전면에 제 1 층간 절연막(102)을 형성하고, 상기 제 1 층간 절연막(102)상에 제 1 금속막을 증착한 후 선택적으로 패터닝하여 픽셀 어레이부와 주변 회로부에 제 1 금속배선(M1)을 형성한다.
그리고, 상기 제 1 금속배선(M1)을 포함한 반도체 기판의 전면에 제 2 층간 절연막(103)을 형성하고, 상기 제 2 층간 절연막(103)상에 제 2 금속막을 증착한 후 선택적으로 패터닝하여 픽셀 어레이부와 주변 회로부에 제 2 금속배선(M2)을 형성한다.
이어, 상기 제 2 금속배선(M2)을 포함한 반도체 기판의 전면에 제 3 층간 절연막(104)을 형성하고, 상기 제 3 층간 절연막(106)상에 제 3 금속막을 증착한 후 선택적으로 패터닝하여 픽셀 어레이부와 주변 회로부에 제 3 금속배선(M3)을 형성한다.
그리고 상기 제 3 금속배선(M3)을 포함한 반도체 기판의 전면에 제 4 층간 절연막(105)을 형성하고, 상기 제 4 층간 절연막(105)상에 제 4 금속막을 증착한 후 선택적으로 패터닝하여 주변 회로부에 제 4 금속배선(M4)을 형성한다.
이어, 상기 제 4 금속배선(M4)을 포함한 반도체 기판의 전면에 제 5 층간 절연막(106)을 형성하고, 상기 제 5 층간 절연막(106)상에 제 5 금속막을 증착한 후 선택적으로 패터닝하여 주변 회로부에 제 5 금속배선(M5)을 형성한다.
그리고 상기 제 5 금속배선(M5)을 포함한 반도체 기판(100)의 전면에 평탄화층(107)을 형성한다.
이어, 포토 및 식각 공정을 통해 상기 픽셀 어레이부에 형성된 평탄화층(107) 및 제 5 층간 절연막(106)을 선택적으로 식각하여 리세스부(108)를 형성한다.
여기서, 상기 리세스부(108)는 표면으로부터 1 ~ 3㎛의 깊이만큼 식각하여 주변회로 부위와의 단차가 1 ~ 3㎛가 되도록 한다.
한편, 상기 주변회로 부위에는 제 1 내지 제 5 금속배선(M1,M2,M3,M4,M5)들이 형성되어 있고, 상기 픽셀 어레이부에는 제 1 내지 제 3 금속배선(M1,M2,M3)들이 형성되어 있다.
또한, 상기 제 4 금속배선(M4)을 형성한 후에 상기 반도체 기판의 전면에 질화막과 같은 식각 방지막을 형성한 후에 제 5 층간 절연막(106) 및 평탄화층(107)을 형성할 수도 있다.
도 5b에 도시한 바와 같이, 상기 리세스부(108)를 포함한 반도체 기판의 전면에 유전막을 형성하고, 포토 및 식각 공정을 통해 상기 유전막을 선택적으로 제거하여 상기 포토다이오드(101)의 외곽을 둘러싸도록 유전막 패턴(109)을 형성한다.
여기서, 상기 유전막은 나이트라이드(nitride) 계열의 물질을 0.5 ~ 2.0㎛의 두께로 형성한다.
한편, 상기 유전막 패턴(109)을 형성하기 위한 포토 공정시에 감광막(도시되지 않음)의 코팅(coating) 속도 및 높이를 셀프 콘트롤(self control)하여 픽셀 어레이 에지(pixel array edge) 부분에서의 감광막 코팅 균일성을 향상시키도록 한다.
도 5c에 도시한 바와 같이, 상기 유전막 패턴(109)을 포함한 반도체 기판의 전면에 마이크로렌즈용 레지스트층(110a)을 도포한다.
여기서, 상기 유전막 패턴(109)은 상기 레지스트층(110a)을 코팅할 때 주변 회로와 픽셀 어레이 경계 부분의 레지스트의 쏠림 현상을 감소시켜, 경계 부위의 레지트층(110a)의 균일도를 개선할 수 있다.
도 5d에 도시한 바와 같이, 상기 레지스트층(110a)에 포토 공정(노광 및 현상 공정)을 진행하여 상기 유전막 패턴(109)의 사이에 마이크로렌즈 패턴(110b)을 형성한다.
도 5e에 도시한 바와 같이, 상기 유전막 패턴(109)을 제거하고, 상기 마이크로렌즈 패턴(110b)을 150 ~ 200℃의 온도에서 리플로우시키어 마이크로렌즈(110)를 형성한다.
여기서, 상기 리플로우 공정은 핫 플레이트(hot plate)를 이용하거나 퍼니스(furnace)를 이용할 수 있다. 이때 수축 가열하는 방법에 따라 마이크로렌즈(110)의 곡률이 달라지는데 이 곡률에 따라서 집속 효율도 달라지게 된다.
이어, 상기 마이크로렌즈(110)에 자외선을 조사하여 경화한다. 여기서, 상기 마이크로렌즈(110)에 자외선을 조사하여 경화함으로써 상기 마이크로렌즈(110)는 최적의 곡률 반경을 유지할 수 있다.
도 6은 도 5b에서 포토다이오드의 외곽부와 대응되게 형성된 유전막 패턴의 평면도이다.
도 6에서와 같이, 포토다이오드(101)의 외곽부를 유전막 패턴(109)이 감싸면서 형성되어 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
즉, 픽셀 어레이부에서 마이크로렌즈와 포토다이오드 사이의 전체적인 층간 절연막이 두께를 줄여 광 감도를 향상시킴과 동시에 다수개의 마이크로렌즈를 균일하게 형성함으로써 이미지 센서의 특성을 향상시킬 수 있다.
Claims (6)
- 픽셀 어레이부와 주변 회로부로 정의된 반도체 기판의 픽셀 어레이부에 일정한 간격을 갖는 다수의 포토다이오드들을 형성하는 단계;상기 반도체 기판의 픽셀 어레이부와 주변 회로부에 다수의 금속배선 및 이들 사이사이에 다수의 층간 절연막을 형성하는 단계;상기 다수의 층간 절연막 가운데 최상위 층간 절연막상에 평탄화층을 형성하는 단계;상기 픽셀 어레이부의 평탄화층 및 상기 최상위 층간 절연막의 일부를 선택적으로 식각하여 리세스부를 형성하는 단계;상기 리세스부 위에 일정한 간격을 갖고 상기 각 포토다이오드의 외곽과 대응되게 유전막 패턴을 형성하는 단계;상기 유전막 패턴 사이에 마이크로렌즈 패턴을 형성하는 단계;상기 유전막 패턴을 제거하는 단계;상기 마이크로렌즈 패턴을 리플로우하여 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 리세스부는 표면으로부터 1 ~ 3㎛의 깊이로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 유전막 패턴은 0.5 ~ 2.0㎛의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 유전막 패턴은 나이트라이드 계열의 물질을 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 마이크로렌즈 패턴은 상기 유전막 패턴을 포함한 전면에 레지스트층을 도포한 후, 포토 공정을 통해 상기 유전막 패턴 사이에만 남도록 패터닝하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 리세스부는 상기 주변회로부와 1.0 ~ 3.0㎛의 단차를 갖도록 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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