KR100773063B1 - 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법 - Google Patents
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Abstract
Description
Claims (20)
- 메모리 어레이;선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 변환부;상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제1 메모리 인터페이스부; 및제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 제2 메모리 인터페이스부를 포함하는 듀얼 포트 메모리 장치.
- 제1항에 있어서, 상기 변환부는상기 선택 신호에 응답하여 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 신호 변환 경로로 제공하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로로 제공하는 제1 선택부;상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 제2 선택부를 포함하는 듀얼 포트 메모리 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서, 제1 선택부는 상기 선택 신호에 응답하여 디먹싱 동작을 수행하는 복수의 디먹스를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서, 제2 선택부는 상기 선택 신호에 응답하여 먹싱 동작을 수행하는 복수의 먹스를 포함하는 듀얼 포트 메모리 장치.
- 제2항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스이고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이며, 상기 신호 변환부는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
- 제5항에 있어서, 상기 신호 변환부는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스를 추출하는 로우 어드레스 추출부;상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 방식 제2 메모리 인터페이스를 따르는 컬럼 어드레스를 추출하는 컬럼 어드레스 추출부; 및상기 신호 변환 경로로 제공된 상기 방식 제1 메모리 인터페이스를 따르는 어드레스로부터 상기 방식 제2 메모리 인터페이스를 따르는 뱅크 어드레스를 추출하는 뱅크 어드레스 추출부를 포함하는 듀얼 포트 메모리 장치.
- 제6항에 있어서, 상기 신호 변환부는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 제어신호를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보를 생성하는 변환기; 및상기 타이밍 정보를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 제어 신호를 생성하는 커맨드 제어부를 더 포함하는 듀얼 포트 메모리 장치.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스인 것을 특징으로 하는 듀얼 포트 메모리 장치.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이고, 상기 메모리 어레이는 DRAM 셀 구조를 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치.
- 메모리 어레이;선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 변환부; 및상기 변환부로부터 출력되는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 메모리 인터페이스부를 포함하는 메모리 장치.
- 제10항에 있어서, 상기 변환부는상기 선택 신호에 응답하여 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 신호 변환 경로로 제공하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로로 제공하는 제1 선택부;상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 신호 변환부; 및상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 제2 선택부를 포함하는 메모리 장치.
- 제11항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스이고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이며, 상기 신호 변환부는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리하는 것을 특징으로 하는 메모리 장치.
- 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 단계;상기 선택 신호가 비액티브 상태인 동안에는 상기 변환된 어드레스 및 제어 신호에 기초하여 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계; 및상기 선택 신호가 액티브 상태인 동안에는 상기 바이패스된 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
- 제13항에 있어서, 제2 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호에 기초하여 상기 메모리 어레이에 대해 읽기 또는 쓰기 동작을 수행하는 단계를 더 포함하는 듀얼 포트 메모리 장치 동작방법.
- 제13항에 있어서, 상기 선택 신호에 응답하여 제1 포트를 통하여 입력된 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하거나 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 바이패스 경로를 통하여 바이패스하는 단계는상기 선택 신호가 액티브 되는 경우 상기 제1 포트를 통하여 입력된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 바이패스 경로를 통하여 바이패스하는 단계;상기 선택 신호가 비액티브 되는 경우 상기 제1 포트를 통하여 입력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 신호 변환 경로를 통하여 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계;상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계; 및상기 선택 신호에 응답하여 상기 바이패스된 어드레스와 제어 신호 및 상기 신호 변환부로부터 출력된 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호 중의 어느 하나의 어드레스와 제어 신호를 선택하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
- 제15항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스이고, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이며, 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스를 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스로 분리하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
- 제16항에 있어서, 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 로우 어드레스를 추출하는 단계;상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 컬럼 어드레스를 추출하는 단계; 및상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스로부터 상기 제2 방식 메모리 인터페이스를 따르는 뱅크 어드레스를 추출하는 단계를 포함하는 듀얼 포트 메모리 장치 동작방법.
- 제17항에 있어서, 상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호를 상기 제2 방식 메모리 인터페이스를 따르는 어드레스 및 제어 신호로 변환하는 단계는상기 신호 변환 경로로 제공된 상기 제1 방식 메모리 인터페이스를 따르는 제어신호를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 읽기, 쓰기 및 리프레쉬 동작을 수행하기 위한 타이밍 정보를 생성하는 단계; 및상기 타이밍 정보를 입력받아 상기 제2 방식 메모리 인터페이스를 따르는 제 어 신호를 생성하는 단계를 더 포함하는 듀얼 포트 메모리 장치 동작방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서, 상기 제1 방식 메모리 인터페이스는 PSRAM 인터페이스인 것을 특징으로 하는 듀얼 포트 메모리 장치 동작방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서, 상기 제2 방식 메모리 인터페이스는 SDRAM 인터페이스이고, 상기 메모리 어레이는 DRAM 셀 구조를 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치 동작방법.
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Citations (5)
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---|---|---|---|---|
JPH0444694A (ja) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | デュアルポートメモリ装置 |
KR920003269B1 (ko) * | 1990-05-04 | 1992-04-27 | 삼성전자 주식회사 | 듀얼 포트 메모리소자의 모우드 전환방법 |
JPH0954142A (ja) * | 1995-08-18 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000222880A (ja) | 1999-01-29 | 2000-08-11 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置とその制御方法 |
KR20020029846A (ko) * | 2000-10-14 | 2002-04-20 | 구자홍 | 듀얼포트 램의 제어회로 |
-
2006
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920003269B1 (ko) * | 1990-05-04 | 1992-04-27 | 삼성전자 주식회사 | 듀얼 포트 메모리소자의 모우드 전환방법 |
JPH0444694A (ja) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | デュアルポートメモリ装置 |
JPH0954142A (ja) * | 1995-08-18 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000222880A (ja) | 1999-01-29 | 2000-08-11 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置とその制御方法 |
KR20020029846A (ko) * | 2000-10-14 | 2002-04-20 | 구자홍 | 듀얼포트 램의 제어회로 |
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