KR100771385B1

KR100771385B1 - 고유 필터를 구비한 샘플링 디바이스

Info

Publication number: KR100771385B1
Application number: KR1020000071605A
Authority: KR
Inventors: 바누 미하이; 사모리 카를로
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1999-11-30
Filing date: 2000-11-29
Publication date: 2007-10-31
Also published as: TW548896B; EP1107454A2; US6265998B1; US6473014B2; US20010002123A1; KR20010052025A; JP2001217715A; EP1107454A3

Abstract

입력 신호를 샘플링하는 샘플링 디바이스는 고유 필터(intrinsic filter) 특성을 가진다. 상기 샘플링 디바이스는 샘플링 신호에 따라서 연속 아날로그 입력 신호를 샘플링한다. 상기 샘플링 디바이스는 제 1 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 입력 신호를 샘플링하는 제 1 샘플링 스위치를 포함한다. 또한, 상기 샘플링 디바이스는 제 1 세트의 샘플을 시간 지연시키는 시간 지연 디바이스를 결합시킨다. 또한 상기 샘플링 디바이스는 입력 신호를 위상 시프트시키는 위상 시프트 디바이스를 포함한다. 위상 시프트된 입력 신호는 제 2 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 샘플링하는 제 2 샘플링 스위치로 공급된다. 또한, 가산기는 출력 신호를 생성하기 위해 제 2 세트의 샘플과 제 1 세트의 샘플을 가산하기 위해 결합된다.

샘플링 디바이스, 아날로그-디지털 변환기, 위상 시프트 디바이스, 샘플링 스위치, 유지 디바이스, 양자화 디바이스, 인코딩 디바이스

Description

고유 필터를 구비한 샘플링 디바이스{A sampling device having an intrinsic filter}

도 1은 본 발명의 실시예에 따른 블록도에 관한 도이다.

도 2(a) 및 2(b)는 본 발명의 실시예에 따른 특성들을 각각 도시하는 일련의 그래프를 도시한 도이다.

도 3(a), 3(b) 및 3(c)는 본 발명의 실시예에 따른 특성들을 각각 도시하는 일련의 그래프를 도시한 도이다.

도 4는 본 발명의 또 다른 실시예에 따른 블록도를 도시한 도이다.

도 5는 본 발명의 또 다른 실시예에 따른 블록도를 도시한 도이다.

도 6은 본 발명의 또 다른 실시예에 따른 블록도를 도시한 도이다.

도 7(a) 및 7(b)는 본 발명의 또 다른 실시예에 따른 특성들에 세트의 블록도 및 그래픽 표현을 도시한 도이다.

* 도면의 주요부분에 대한 부호의 설명 *

10: 샘플링 디바이스 15: 샘플링 스위치

20: 시간 지연 디바이스 25: 위상 시프트 디바이스

40: 가산기 65: 직교 위상 스플리터

170: GSM 수신기 180: 샘플링 디바이스

본 발명은 일반적으로 샘플 스위치에 관한 것으로, 보다 상세하게는 고유 필터(intrinsic filter)를 구비한 샘플링 회로에 관한 것이다.

정확성을 증가시키고, 전력 소비를 감소시키고, 전체 비용을 낮추도록 신호들을 디지털화하는 신호 처리에 대한 상업적 요구가 있다. 커다란 이점으로서 디지털 신호 처리를 사용하는 한 영역은 예컨대, 휴대 전화기 및 무선 전화기들과 같은 무선 통신 시스템들이다. 그러나, 디지털 신호 처리의 설계는 연속 아날로그 신호를 디지털 포맷(format)으로 변환시킬 필요가 있다. 이런 단계는 통상 아날로그-디지털 변환기("ADC")에 의하여 실현된다. ADC들은 일련의 기능적 단계들을 수행함으로써 연속 아날로그 신호들을 이산 디지털 데이터로 변환한다. 이러한 처리들은 샘플링, 유지, 양자화, 및 인코딩(encoding)이다.

아날로그 신호의 이상적인 디지털 표현을 공식화하기위해, 나이퀴스트(Nyquist)에 의해 처음으로 제안된 몇몇의 고려사항들이 샘플링 단계에서 지켜져야 한다. 그와 같은 조건중 하나는 디지털화될 연속 아날로그 신호는 대역이 제한되야 한다는 것이다. 다음으로는, 디지털화 처리에서 샘플링 주파수는 적어도 아날로그 신호 대역폭의 2 배일 필요가 있다.

그러나, 나이퀴스트의 고려사항들중 어느 하나 또는 2 개 모두가 지켜지지 않으면, 특징적인 에러가 샘플된 신호에서 나타날 수 있다. 에일리어싱(aliasing)으로도 언급되는 이러한 에러는 여러 주파수 성분들을 혼합하여 왜곡(distortion)을 생성한다. 다양한 해결책들이 에일리어싱 에러 발생의 영향을 최소화하기 위해 공지되어 있다. 하나의 공지된 접근법은 스펙트럼(spectrum)이 제한된 필수 대역 밖의 본질적인 신호 에너지를 제거하기위해 아날로그 신호를 샘플링하기 전에 필터들을 사용하는 것이다.

프리-샘플링(pre-sampling) 필터들은 에일리어싱 에러들을 제거할 수 있으나, 반대 급부(tradeoff)를 요한다. 첫 번째로, ADC 적용을 고려하면, 프리-샘플링 필터들은 설계의 관점에서 공학 집약적(engineering intensive)이다. 또한, 프리-샘플링 필터들은 통상적으로 상대적으로 고가인 표면음파 장치(surface acoustic wave)("SAW")와 같은 이산 수동 소자에 의해 구현된다.

따라서, 공학 집약적이지 않고, 특정 디자인들에만 적용되지 않으면서 에일리어싱 에러들을 감소시키는 ADC로 샘플링 설계가 요구된다. 또한, 공지된 접근법들을 능가하여 절감된 비용으로 에일리어싱 에러들을 감소시키는 ADC로 샘플링 설계를 할 필요가 있다.

본 발명의 하나의 장점은 공학 집약적이지 않고, 특정 디자인들에만 적용되지 않으면서 에일리어싱 에러들을 감소시키는 샘플링 디바이스를 제공하는 것이다.

본 발명의 또 다른 장점은 공지된 접근법들을 능가하여 최소의 부가적 비용으로 에일리어싱 에러들을 감소시키는 샘플링 디바이스를 제공하는 것이다.

본 발명의 일 실시예에서, 고유 필터링 특성을 구비한 샘플링 디바이스가 개시되어 있다. 샘플링 디바이스는 샘플링 신호에 따라서 연속 아날로그 입력 신호를 샘플링한다. 본 발명의 또 다른 실시예에서, 샘플될 입력 신호는 중간 주파수("IF") 대역을 포함한다. 샘플링 디바이스는 샘플링 신호에 응답하여 제 1 세트의 샘플을 생성하기위해 입력 신호를 샘플링하는 제 1 샘플링 스위치를 포함한다. 또한, 샘플링 디바이스는 제 1 세트의 샘플을 시간 지연시키는 시간 지연 디바이스를 포함한다. 또한, 샘플링 디바이스는 입력 신호를 위상 시프트시키는 위상 시프트 디바이스를 포함한다. 위상 시프트된 입력 신호는 그 다음 제 2 세트의 샘플을 생성하기위해 샘플링 신호에 응답하여 샘플링하는 제 2 샘플링 스위치로 공급된다. 또한, 가산기는 출력 신호를 생성하기위해 제 2 세트의 샘플과 제 1 세트의 샘플을 가산하기 위해 결합된다.

본 발명의 다른 실시예에서, 시간 지연 디바이스는 샘플링 신호의 1 샘플링 주기동안 제 1 세트의 샘플의 각 샘플을 시간 지연시키는 아날로그 메모리 소자 또는 디바이스에 의해 구현된다. 본 발명의 실시예에서, 입력 신호는 약 π/2 라디안만큼 위상 지연된다.

본 발명의 또 다른 실시예에서, 입력 신호는 제 1 및 제 2 혼합 출력을 가지는 혼합기로 공급된다. 제 2 혼합 출력은 그 후에 위상 시프트되어 미리 정해진 양만큼 제 1 혼합 출력과 위상이 떨어지게 된다. 다른 실시예에서, 이 미리 정해진 양은 약 π/2 라디안이다.

그러나, 본 발명의 또 다른 실시예에서, 제 1 및 제 2 샘플링 스위치들은 적어도 1 개의 MOS 트랜지스터을 이용하여 형성된다. 제 1 샘플링 스위치에 대해서 보면, MOS 트랜지스터의 게이트(gate)는 샘플링 신호를 수신하고, 소스는 연속 아날로그 입력 신호를 수신하고, 드레인(drain)은 시간 지연 디바이스에 공급된 샘플들을 생성한다. 유사하게, 제 2 샘플링 스위치의 게이트는 샘플링 신호를 수신하고, 소스는 위상 지연된 입력 신호를 수신하고, 드레인은 제 2 세트의 샘플을 생성한다.

본 발명의 또 다른 실시예에서, 아날로그 입력 신호를 샘플링하고 출력 샘플들을 생성하는 샘플링 디바이스를 사용하는 아날로그-디지털 변환기가 개시되어 있다. 샘플링 디바이스는 다수의 브랜치 (branch)들, j(여기서, j 는 1 보다 큰 정수)를 포함한다. 각각의 브랜치는 입력 신호를 위상 시프트시키는 위상 시프트 계수를 가진 위상 시프트 디바이스를 포함한다. 위상 지연 계수는 j 와 k (여기서 k 는 1 과 j 사이의 정수) 사이의 차이를 포함한다. 또한, 각각의 브랜치는 샘플들의 세트를 생성하기위해 샘플링 신호에 응답하여 위상 시프트된 입력 신호를 샘플링하는 샘플링 스위치를 포함한다. 시간 지연 디바이스는 각 브랜치의 샘플들의 세트를 시간 지연시키기 위해 각각의 브랜치에 결합된다. 각각의 시간 지연 디바이스는 또한 Z 변환의 항과 일치하는 시간 지연 계수를 가진다. 또한, 각각의 브랜치는 시간 지연된 샘플들의 세트를 증폭하는 증폭기를 포함한다. 각각의 증폭기는 Z 변환의 항과 일치하는 이득 계수를 가진다. 또한, 샘플링 디바이스는 출력 샘플들을 발생시키기 위해 각각의 브랜치로부터 증폭된 시간 지연된 샘플들의 세트를 가산하는 가산기를 포함한다. 아날로그-디지털 변환기는 출력 샘플들을 유지하는 유지 디바이스, 출력 샘플들을 양자화하는 양자화 디바이스 및, 양자화된 출력 샘플들을 인코딩(encoding)하는 인코딩 디바이스를 더 포함한다.

본 발명의 또 다른 실시예에서, 입력 무선 주파수("RF") 신호를 수신하고, 디지털 신호를 발생시키는 전자 디바이스가 개시되어 있다. 전자 디바이스는 입력 RF 신호를 필터링하는 RF 필터, 필터링된(filtered) 입력 RF 신호를 증폭하는 증폭기, 증폭된 필터링 입력 RF 신호를 혼합하는 RF 발진기, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 필터링하는 중간 주파수("IF") 필터, 필터링된, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기를 포함한다. 아날로그-디지털 변환기는 필터링된, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 샘플링하고, 출력 샘플들을 생성하는 샘플링 디바이스를 포함한다. 샘플링 디바이스는 제 1 세트의 샘플을 생성하기위해 샘플링 신호에 응답하여 필터링된, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 샘플링하는 제 1 샘플링 스위치를 포함한다. 또한, 샘플링 디바이스는 제 1 세트의 샘플을 시간 지연시키는 시간 지연 디바이스를 포함한다. 또한, 샘플링 디바이스는 필터링된, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 위상 시프트시키는 위상 시프트 디바이스와 제 2 세트의 샘플을 생성하기위해 샘플링 신호에 응답하여 위상 시프트된, 필터링된, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 샘플링하는 제 2 샘플링 스위치를 포함한다. 또한, 샘플링 디바이스는 출력 샘플들을 발생시키기 위해 제 1 및 제 2 세트의 샘플을 가산하는 가산기를 포함한다. 또한, 아날로그-디지털 변환기는 출력 샘플들을 유지하는 유지 디바이스, 출력 샘플들을 양자화하는 양자화 디바이스 및, 디지털 신호를 생성하기 위해 양자화된 출력 샘플들을 인코딩(encoding)하는 인코딩 디바이스를 포함한다.

이러한 실시예들에서, 목적들 및 다른 장점들은 청구범위와 첨부 도면과 관련하여 다음의 상세한 설명을 읽음으로써 기술분야에서 당업자들에게 명백해질 것이다.

본 발명은 첨부 도면을 참조하여 실시예들에 대한 이하의 설명을 읽음으로써 보다 잘 이해될 것인데, 상기 실시예들이 본원을 제한하는 것은 아니다.

본원의 스케일링(scale)을 위한 것이 아니며 단지 도시적인 표현이고, 특정 매개변수들 또는 본 발명의 구조적인 상세한 사항을 나타내기 위한 것은 아니다. 도면의 스케일은 본 명세서 내용을 고찰하여 기술분야 당업자에 의하여 결정될 수 있다는 것이 강조 되어야 한다.

도 1을 참조하면, 샘플링 디바이스(10)의 블록도가 본 발명의 실시예 에 따라서 도시되어 있다. 샘플링 디바이스(10)는 입력 신호로서 Ⅴ_{CONTINUOUS INPUT}를수신하고, 따라서 샘플 신호에 응답하여 입력, Ⅴ_{CONTINUOUS INPUT}를 샘플링한다. 여기 이하의 상세한 설명에서 이해되듯이, 본 발명에서 이용되는 샘플링 Ⅴ_{CONTINUOUS INPUT}를샘플링하여, 적어도 1 개의 에일리어싱 이미지는 샘플링 디바이스(10)에 의하여 본질적으로(intrinsically) 제거된다.

샘플링 디바이스(10)는 적어도 2 개의 브랜치들(12 및 22)을 포함하고, 2 개의 브랜치들(12 및 22) 각각은 입력으로서 Ⅴ_{CONTINUOUS INPUT}를 수신한다. 제 1 브랜치(12)는 Ⅴ_{CONTINUOUS INPUT}를 샘플링하여 시간 지연된 제 1 세트의 샘플을 발생시키는 반면, 제 2 브랜치(22)는 제 2 세트의 샘플을 생성 하기위해 위상 시프트된 Ⅴ_{CONTINUOUS INPUT}를 샘플링한다. 결과적인 제 1 및 제 2 샘플 세트들은 출력 샘플들, Ⅴ_{CONTINUOUS OUT}을 생성하기위해 가산기(40)에 의해 가산된다. 그러나, 동일한 결과를 얻기위해 가산기(40)의 대체물로서 감산기(subtracter)가 본 발명에서 사용될 수 있는 일반적인 기술의 하나라는 것은 이하에 개시된 명세서로부터 명백하다. 일반적으로 샘플링 디바이스(10)의 설계에 의하여, 그리고 보다 상세하게는, 제 1 및 제 2 브랜치들(12 및 22)에 의하여 적어도 1 개의 에일리어싱 이미지는 제거된다.

샘플링 디바이스(10)이 입력 신호, Ⅴ_{CONTINUOUS INPUT}로부터 적어도 1 개의 에일리어싱 이미지를 본질적으로 필터링하기 위해서는, 제 1 브랜치(12)는 샘플링 신호,Ф 에 따라서 Ⅴ_{CONTINUOUS INPUT}를 샘플링하는 샘플링 스위치(15)를 포함한다. 샘플링 신호, Ф는 샘플링 주파수, f _s에서 동작한다. 샘플링 스위치(15)는 노드 Ａ에서 시간 지연 디바이스와 결합된다. 그렇게 함으로써, 제 1 샘플링 스위치에 의해 생성된 제 1 세트의 샘플은 미리 정해진 시간 간격에 따라서 지연된다. 본 발명의 일 실시예에서, 미리 정해진 시간 간격은 1 샘플링 주기와 동일한 지연을 포함함으로써, 샘플링 스위치(15)에 의하여 생성된 샘플, n 을 위해 시간 지연 디바이스(20)은 출력으로서 샘플, n－1 을 발생시킨다. 본 발명의 또 다른 실시예에서, 시간 지연 디바이스(20)는 스위치 커패시터 회로와 같은 아날로그 메모리 디바이스에 의하여 구현된다. 또한, 시간 지연 디바이스는 샘플링 디바이스(10)의 제 1 브랜치(12)를 완성시키기 위해 노드(В)에서 가산기(40)와 결합된다.

샘플링 디바이스(10)의 제 2 브랜치는 위상 시프트 디바이스(25)를 포함한다. 디바이스(25)는 미리 정해진 위상 시프트에 따라서 입력 신호, Ⅴ_{CONTINUOUS INPUT}를 위상 시프트시킨다. 미리 정해진 위상 시프트는 미리 정해진 시간 간격과 일치해야 한다는 것을 유념해야 한다. 본 발명의 일 실시예에서, 미리 정해진 위상 시프트는 π/2 라디안 즉 90°이다. 위상 시프트 디바이스(25)는 샘플링 스위치(30)과 결합되어 있다. 따라서, 디바이스(25)에 의해 위상 시프트된 입력신호,Ⅴ_{CONTINUOUS INPUT}는 샘플링 신호,Ф 에 응답하여 샘플링 주파수, f _s로 샘플된다. 또한, 제 2 샘플링 스위치(30)는 노드 С에서 가산기(40)와 결합되므로, 이에 의해 생성된 위상 시프트된 샘플들은 출력 샘플들, Ⅴ_{SAMPLES OUT}들을 생성하기위해 제 1 브랜치(12)의 시간 지연된 샘플들과 가산된다. 이렇게 함으로써, 적어도 1 개의 에일리어싱 이미지는 본질적으로 필터링된다.

도 2(a) 및 도 2(b)를 참조하면, 도 1의 노드 А, В, С에서의 샘플링 디바이스(10)의 응답들 및 결과 출력, Ⅴ_{CONTINUOUS INPUT}가 도시되어 있다. 도 2(a) 는 입력 신호의 소망 주파수 성분에 대하여 노드 А, В, С에서 샘플링 디바이스(10)의 특성들과 결과 출력을 도시한다. 마찬가지로, 도 2(b)는 입력 신호의 바람직하지 않은 주파수 성분에 대하여 노드 А, В, С에서 샘플링 디바이스(10)의 특성들을 도시한다. 일 실시예에서, 입력 신호의 소망 주파수 성분은 3f _s＋ (¼)f _s인 반면, 바람직하지 않은 성분은 3f _{s －} (¼)f _s이다.

도 2(a)(i)를 참조하면, Ⅴ_{CONTINUOUS INPUT}의 소망 주파수 성분를 수신하는 것에 응답하여 샘플링 스위치(15)의 노드 А에서의 특성들이 도시되어있다. 여기서, 스위치(15)에 의하여 생성된 결과 샘플들, m, m ＋ 1, m ＋ 2, m ＋ 3, m ＋ 4 은 시간상 샘플링 신호 Ф의 각 펄스와 일치한다.

도 1의 시간 지연 디바이스의 결과로서, 노드 B 에서의 샘플들 m, m＋1, m＋2, m＋3, m＋4 은 도2(a)(ⅱ)에서 시간 지연되는 것으로 도시된다. 시간 지연 디바이스(20)은 1 샘플링 주기동안 각각의 샘플들을 지연시키므로, 예컨대 샘플 m 은 시간상 1 샘플 주기동안에 유지된다. 그렇게 함으로써, 샘플 m＋1 이 생성되는 시간에, 샘플 m 은 시간 지연 디바이스(20)에 의하여 출력된다. 마찬가지로, 샘플 m＋1 은 샘플 m＋2 이 생성될 때 출력되고, 샘플 m＋2 은 샘플 m＋3 이 생성될 때 출력되고, 샘플 m＋3 은 샘플 m＋4 가 생성될 때 출력되고, 샘플 m＋4 은 샘플 m＋5 가 생성될 때 출력된다.

도 1 의 제 2 브랜치(22)에서, Ⅴ_{CONTINUOUS INPUT}은 위상 시프트 디바이스(25)로 공급되므로, 그 신호는 π/2 라디안 즉 90°만큼 위상 시프트되고, 그 다음에 샘플된다. 결과적인 위상 지연된 샘플들의 특성들은 도 2(a)(ⅲ)에서 도시된다. 그 후에, 가산기(40)는 도 2(a)(ⅳ)에서 Ⅴ_{SAMPLES OUT}산출하기 위해 도 2(a)(ⅲ)의 위상 시프트된 샘플들과 도 2(a)(ⅱ)의 시간 지연된 샘플들을 가산한다.

노드 B 및 C에서 샘플들을 가산함으로써, 본 발명의 이러한 양상은 도 2(a)(ⅳ)에서 도시된 바와 같이 Ⅴ_{SAMPLES OUT} 에서의 결과 샘플들을 형성하기(embellish) 위해 보강 간섭(constructive interference)의 원리를 이용한다는 것은 기술분야의 일반적 기술의 하나라는 것이 도 2(a)(ⅳ)로부터 명백하다.

도 2(a)와는 대조적으로, 도 2(b)는 적어도 1개의 에일리어싱 이미지를 제거하는 도 1의 샘플링 디바이스(10)의 고유 필터링 특성들을 도시한다. 도 2(b)(i)를 참조하면, Ⅴ_{CONTINUOUS INPUT}의 바람직하지 않은 주파수 성분을 수신하는 것에 응답하여 샘플링 스위치(15)의 노드 A에서의 특성들이 도시된다. 샘플링 신호Ф의 각 펄스와 시간상 일치하는 샘플들 n, n ＋ 1, n ＋ 2, n ＋ 3, n ＋ 4 는 스위치(15)에 의하여 생성된다.

도 1 의 시간 지연 디바이스의 결과로서, 시간 지연된 샘플들 n, n ＋ 1, n ＋ 2, n ＋ 3, n ＋ 4 이 도2(b)(ⅱ)에서 도시되어 있다. 시간 지연 디바이스(20)은 1 샘플링 주기동안 샘플들 각각을 지연하므로, 예컨대 샘플 n 은 1 샘플 주기동안 유지된다. 그렇게 함으로써, 샘플 n ＋ 1 이 생성될 시간에 샘플 n 은 시간 지연 디바이스(20)에 의하여 출력된다. 마찬가지로, 샘플 n ＋ 1 은 샘플 n ＋ 2 가 생성될 때 출력되고, 샘플 n ＋ 2 은 샘플 n ＋ 3 이 생성될 때 출력되고, 샘플 n ＋ 3 은 샘플 n ＋ 4 가 생성될 때 출력되고, 샘플 n ＋ 4 는 샘플 n ＋ 5 가 생성될 때 출력된다.

도 1의 제 2 브랜치(22)에서, Ⅴ_{CONTINUOUS INPUT}는 위상 시프트 디바이스(25)로 공급되므로 신호는 π/2 라디안 즉 90°만큼 위상 시프트되고 그 다음에 샘플된다. 결과적인 위상 시프트된 샘플들의 특성들은 도 2(b)(ⅲ)에서 도시된다. 그 후에, 가산기(40)은 도 2(b)(ⅳ)의 Ⅴ_{SAMPLES OUT}를 산출하기위해 도 2(b)(ⅲ)의 위상 시프트된 샘플들과 도 2(b)(ⅱ)의 시간 지연된 샘플들을 가산한다.

노드 B 및 C에서 샘플들을 가산함으로써, 본 발명은 도 2(b)(ⅳ)에서 도시된 Ⅴ_{CONTINUOUS INPUT}의 바람직하지 않은 주파수 성분에의해 생성된 결과 샘플들을 소거하기위해 상쇄 간섭(destructive interference)의 원리를 이용한다는 것은 기술 분야에서 일반적인 기술의 하나라는 것은 명백하다.

도 3(a), 3(b) 및 3(c)를 참조하면, 본 발명의 출력 진폭 응답은 입력 주파수의 함수로서 도시된다. 샘플링 주파수와 관련된 여러 배수들은 도3(a)에 도시되어 있다. 도 3(b)는 입력 신호의 주파수의 함수로서 도 1의 샘플링 디바이스(10)의 출력 진폭을 도시하고, 여기서 시간 지연 디바이스(20)의 시간의 지연은 1 샘플이고, 위상 시프트 디바이스(25)의 위상의 시프트은 π/2 라디안 즉 90°이다. 마찬가지로, 도 3(C)는 입력 주파수의 함수로서 샘플링 디바이스(10)의 브랜치들(12) 및 (22)의 위상 응답을 도시한다.

도 3(a) 및 3(b)로부터, 샘플링 디바이스(10)는 노치(notch) 필터 특성들을 포함하므로, (¾＋ k )＊f _s는 감소된 출력과 일치하는 반면, (¼＋ k )＊f _s(여기서 k 는 정수)는 최대 출력과 일치한다. 이것은 도 3(b) 및 3(c)에 의하여 또한 확인되고, 여기서 시간 지연 및 위상 시프트는 입력 주파수 대 출력 진폭 및 위상 각각에 의하여 특징 지워진다.

도 3(c)에서 시간 지연 및 위상 시프트를 겹쳐그리면, 2 개의 라인(line) 모두가 －π/2 라디안 즉 90°에서 교차할 때, 샘플링 디바이스의 출력 위상 특성들은 최대화된다는 것은 명백하다. 이것은 도 3(b) 에서의 최대 출력 진폭과 일치하고, 주파수 점들 (¼＋ k )＊f _s와 일치한다. 유사하게, 출력 위상 특성들은 시간 지연의 위상과 위상 시프트 라인들의 차이가 0 일 때 최소화된다. 이것은 (¾＋ k )＊f _s의 필터링된 주파수 점들과 일치하고, 도 3(b)에서 각 점은 최소 출력 진폭을 가진다.

도 3(a), 3(b) 및 3(c)로부터, 1 샘플링 주기동안 각 샘플을 지연시키는 시간 지연 디바이스(20)의 매개변수들이 주어지고, 디바이스(25)의 위상 시프트는 π/2 즉 90°이고, 샘플링 디바이스(10)의 고유 필터 능력들은 (¾＋ k )＊f _s에서의 최소 출력 진폭 및 (¼＋ k )＊f _s에서의 최대 출력 진폭과 일치한다. 따라서, 도 3(a), 3(b) 및 3(c)를 보면, (¾＋ k )＊f _s과 일치하는 입력 주파수들은 최소 출력 응답을 가지고, 따라서 고전 물리학의 정의를 사용하는 상쇄 간섭(destructive interference)에 의하여 필터링된다. 유사하게, (¼＋ k )＊f _s과 일치하는 입력 주파수들은 고전 물리학 정의를 사용하는 보강 간섭(constructive interference)에 의존하여 최대 출력 응답을 가진다.

이러한 고유 특성들의 관점에서 본 발명을 사용하여, 샘플링 노치(notch) 특성들은 시스템에서 부가적인 필터들의 필요성 또는 필터들의 정밀도를 낮추기 위해 감쇠량을 제공하기 위해 생성된다. 본 발명의 일 실시예에서, 30 db 보다 큰 세이빙들(saving)은 본 발명의 고유 필터링 특성들을 이용하여 얻어진다.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따라서 샘플링 디바이스(50)의 블록도가 도시되어 있다. 샘플링 디바이스(50)는 직교 위상 스플리터(quadrature phase splitter)(65)를 포함한다. 직교 위상 스플리터(65)는 디바이스(50)의 제 1 브랜치(55)와 제 2 브랜치(65) 사이에서 미분된 위상을 생성한다. 동작상으로는, 직교 위상 스플리터(65)는 힐버트(Hilbert) 변환을 생성하기위해 제 1 및 제 2 브랜치들(55 및 65)를 따라서 입력 신호, Ⅴ_{CONTINUOUS INPUT}와 I 및 Q 를 혼합한다. 직교 위상 스플리터(65)의 결과로서, 제 1 및 제 2 경로들의 위상 스펙트라(spectra)는 약 π/2 즉 90°만큼 다르고, 1 브랜치는 그와 같은 양만큼 위상 시프트되나, 2 개의 진폭 스펙트라는 실질적으로 동등하다.

도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 샘플링 디바이스(100)의 블록도가 도시되어 있다. 샘플링 디바이스(100)은 계산가능한 시간 및 위상 시프트들을 가지는 수개의 브랜치들의 부가에 의해 생성된 확대된 감쇠량을 가지는 고유 필터링 특성들을 포함한다. 각 브랜치의 위상 및 시간 지연과 증폭 계수들은 브랜치들의 숫자와 적절한 Z 변환을 반영하는 것이다. 이러한 수학적인 관계로 본다면, 도 1의 샘플링 디바이스(10)는 ( 1-z^-1 )^r또는 ( 1-z^-1 )¹와 일치하고, 여기서 r 은 브랜치들의 숫자와 1 사이의 차이와 동일하다. 다른 모델들이 여기 명세서에서 표현된 Z 변환을 대체할 수 있다는 것은 기술분야의 일반적 기술중 하나인 것은 명백하다.

도시된 바와 같이, 샘플링 디바이스(100)은 4개의 브랜치들을 포함한다. 따라서, 샘플링 디바이스(100)은 ( 1-z^-1 ) ^??4-1?? 또는 ( 1-z^-1 ) ³ 에 상호 관련되어 있다. 또한, 식 ( 1-z^-1 ) ³ 는 1-3z^-1 ＋ 3z^-2 － z^-3 으로 표현된다. 각 브랜치와 관련된 위상 시프트는 -π/2 라디안의 배수로서 표현될 수 있어서, 제 1 브랜치는(110)은 도 1 의 브랜치(12)와 같이 (1-1)×π/2 라디안 즉 0°의 위상 시프트를 포함한다. 디바이스(100)에서의 브랜치들의 숫자가 주어진 브랜치(110)의 시간 지연은 상기 수학식의 " z^-3 " 항에 대응하는 3 샘플링 주기들을 포함한다. 브랜치(110)에 관계된 상기 수학식에서 이러한 항에 대한 계수는 -1이고, -1은 가산기(125)에 의한 브랜치들의 가산의 시점에서 반영된다. 이 계수는 -1인 이득을 갖는 증폭기에 대응한다.

유사하게, 디바이스(100)의 제 2 브랜치는 (1-2)×π/2 라디안 즉 90°와 동등한 위상 시프트를 포함한다. 또한, 브랜치(110)는 상기 수식의 3z^-2 항과 수학적으로 일치하는 2 샘플링 주기들과 동등한 시간 지연을 포함하고, 여기서 계수 ＋3은 가산기(125)에 반영된다. 이 계수는 ＋3의 이득을 가지는 증폭기에 대응한다.

브랜치(115)는 (1-3)×π/2 라디안 즉 -180°의 위상 시프트를 포함한다. 또한, 브랜치(115)는 1 샘플링 주기의 시간 지연을 포함한다. 이것들은 상기 수식의 " -3z^-1 " 항에 대응하고, 여기서 계수 -3 은 가산기(125)에 반영된다. 이 계수는 이득 -3을 가지는 증폭기에 대응한다.

결국, 브랜치(120)은 (1-4)×π/2 라디안 즉 -270°의 위상 시프트를 포함한다. 브랜치(120)은 상기 수식에서 주어진 시간 지연을 포함하지 않는다. 또한, "1" 항은 가산기(125)에서 반영된다. 이 계수는 이득 1을 가지는 증폭기에 대응한다.

상기 구성에 의하여, 샘플링 디바이스(100)의 증가된 브랜치들의 수에 의하여 생성된 샘플링 노치는 더 큰 감쇠량을 제공하고, 따라서 시스템은 부가적 필터들을 포함할 필요성이 적어진다. 그러나, 브랜치들의 총 수 및 브랜치들의 배열들에 관한 다수의 변화들은 본 발명의 이점들을 최대화하는데 유용하다는 것은 기술에서 일반적인 기술중 하나라는 것은 명백하다.

도 6을 참조하면, 중간 주파수("IF") 샘플 수신기(150)의 블록도가 본 발명의 또 다른 실시예에 따라서 도시되어 있다. IF 샘플 수신기(150)는 도시된 바와 같이 설계상 도 1의 샘플링 디바이스(10)와 비교되는 샘플링 디바이스(160)를 포함한다. 필터링된 무선 주파수("IF") 입력을 수신할 때, 자동 이득 제어("AGC")를 이용하는 저 소음 증폭기("LNA")는 필터링된 RF 입력을 증폭한다. 이러한 증폭 및 필터링된 RF 신호는 다시 필터링되고, RF 발진기와 혼합된 다음 IF 필터로 공급된다. 그 다음에 IF 필터링된 결과는 AGC를 갖는 IF 증폭기로 공급된다. AGC를 갖는 IF 증폭기의 출력은 그 다음 AGC 출력을 가진 IF 증폭기로부터 원하지 않는 주파수들을 본질적으로 제거하는 샘플링 디바이스(160)로 공급된다. 샘플링 디바이스(160)은 다음의 디지털 처리를 위해 출력 샘플들을 디지털 데이터로 변환하도록 ADC의 남아있는 구성 요소들에 이어서 결합된다.

도 7(a)를 참조하면, 시프트 통신들을 위한 글로벌(global) 시스템("GSM") 샘플 수신기(170)의 블록도가 본 발명의 또 다른 실시예에 따라서 도시되어 있다. GSM 샘플 수신기(170)는 도시된 바와 같이 상기에 상술된 본 발명의 설계를 이용하는 샘플링 디바이스(180)를 포함한다.

GSM 샘플 수신기(170)는 AGC를 가진 LNA를 사용하여 필터링 및 증폭된 RF 입력을 수신하고, 다시 필터링된다. 2 번 필터링되고 증폭된 입력은 그 다음 RF 발진기와 혼합되고, IF 필터로 공급된다. IF 필터링된 결과는 그 다음에 AGC를 가지는 IF 증폭기로 공급된다. AGC를 구비한 IF 증폭기의 출력은 그 다음에 IF 발진기를 가진 직교 위상 스플리터와 결합된 샘플링 디바이스(180)로 공급된다. 직교 위상 스플리터의 결과로서, 샘플링 디바이스(180)의 제 1 및 제 2 브랜치는 IF 증폭기의 출력을 전달함으로써 제 2 브랜치는 제 1 브랜치에 대하여 -π/2, 즉 90°위상 시프트된다. 직교 위상 스플리터는 부가적인 IF 주파수 성분을 부가한다. 그 후에, 각 브랜치는 샘플링 주파수, f _s에서 동작하는 샘플 신호를 분배하는 샘플링 스위치로 공급된다. 그 후에, 시간 지연은 1 샘플 주기동안 제 1 브랜치를 따라서 샘플링 스위치에 의하여 생성된 각 샘플을 지연시키고, 그 다음에 가산기는 출력 샘플들을 생성하기위해 2개의 브랜치들 모두의 결과들을 가산한다. 샘플링 디바이스(180)는 그 후에 생성된 출력 샘플들을 디지털 데이터로 변환하기위해 ADC 의 남아있는 구성요소들에 결합되고, 그 후에 처리를 위해 디지털 처리기로 공급된다.

본 발명의 일 실시예에서, 샘플링 디바이스(180)의 샘플링 주파수, f _s는 약 52 ㎒인 반면, IF 발진기는 416 ㎒의 주파수에서 발진한다. 또한, GSM 수신기(170)에서 IF 필터의 출력은 [4f _s-(f _s/4)], 즉 195 ㎒와 동일한 IF 주파수를 통과시키는 반면, 직교 위상 스플리터는 91 ㎒의 [2f _s-(f _s/4)]와 동D;F한 제 2 IF 주파수를 부가한다.

도 7(b)를 참조하면, GSM 수신기(170)에서 샘플링 디바이스(180)의 고유 필터링 특성들의 그래픽 표현이 도시되어 있다. 도면으로부터, 샘플링 디바이스(180)는 GSM 수신기(170)와 같은 디바이스들의 IF 필터링 필요물들을 감소시키는 수단으로서 사용될 수 있다는 것은 기술분야에서 일반적인 기술의 하나라는 것은 명백하다. (¾ ＋ k )＊f _s(여기서 k 는 정수)에서의 주파수들은 샘플링 디바이스(180)의 고유 필터링 특성들에 의하여 상기한 바와 같이 그리고 도 3(a), 3(b) 및 3(c)를 참조되는 바와 같이 필터링된다는 것은 기술에서 일반적인 기술의 하나라는 것은 명백하다.

본 발명은 도시된 실시예들을 참조하여 설명되어있으나, 이러한 설명들은 제한적인 의미로 해석되는 것은 아니다. 본 발명은 양호한 실시예로서 설명되었음에도 불구하고, 본 발명의 부가적인 실시예들뿐 아니라 도시적인 실시예들의 여러 변형들은 첨부된 청구범위에서 기술되는 본 발명의 사상을 벗어나지 않고, 이 상세한 설명을 참조하여 기술분야에서 숙련된 사람들에게 명백할 것으로 이해된다. 따라서, 청부범위는 본 발명의 실제 범위내에 그러한 임의의 변형들 또는 실시예들을 포함할 것으로 생각된다.

입력 신호를 샘플링하는 샘플링 디바이스는 고유 필터 특성을 가진다. 그 샘플링 디바이스는 샘플링 신호에 따라서 연속 아날로그 입력 신호를 샘플링한다. 그 샘플링 디바이스는 제 1 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 입력 신호를 샘플링하는 제 1 샘플링 스위치를 포함한다. 또한, 그 샘플링 디바이스는 제 2 세트의 샘플을 시간 지연시키는 시간 지연 디바이스를 시간 지연 디바이스를 결합시킨다. 또한 그 샘플링 디바이스는 입력 신호를 위상 시프트시키는 위상 시프트 디바이스를 포함한다. 위상 시프트된 입력 신호는 제 2 세트의 샘플을 생성시키기 위해 샘플링 신호에 응답하여 샘플링을 위한 제 2 샘플링 스위치로 공급된다. 또한, 가산기는 출력 신호를 생성하기위해 제 2 세트의 샘플과 제 1 세트의 샘플을 가산하기 위해 결합된다.

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출력 샘플들을 발생시키기 위해 입력 신호를 샘플링하는 샘플링 디바이스에 있어서,

제 1 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 상기 입력 신호를 샘플링하는 제 1 샘플링 스위치;

상기 제 1 세트의 샘플을 시간 지연시키는 시간 지연 디바이스;

상기 입력 신호를 위상 시프트시키는 위상 시프트 디바이스(phase-shift device);

제 2 세트의 샘플을 생성하기 위해 상기 샘플링 신호에 응답하여 상기 위상 시프트된 입력 신호를 샘플링하는 제 2 샘플링 스위치; 및

적어도 하나의 에일리어싱 이미지(aliasing image)가 제거되도록 출력 샘플들을 생성하기 위해 상기 제 1 및 제 2 세트의 샘플을 가산하는 가산기를 포함하며,

상기 입력 신호는 제 1 및 제 2 혼합 출력을 가지는 혼합기에 공급되고, 상기 제 2 혼합 출력은 상기 제 1 혼합 출력과 -π/2 라디안 만큼의 위상차가 있는, 샘플링 디바이스.
제 23 항에 있어서,

상기 시간 지연 디바이스는 상기 샘플링 신호의 1 샘플링 주기의 제 1 시간 지연을 제공하고, 상기 위상 시프트 디바이스는 -π/2 라디안의 제 1 위상 시프트를 제공하는, 샘플링 디바이스.
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출력 샘플들을 발생시키기 위해 입력 신호를 샘플링하는 샘플링 디바이스에 있어서,

제 1 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 상기 입력 신호를 샘플링하는 제 1 샘플링 스위치;

제 1 미리 정해진 시간 지연에 따라, 상기 제 1 세트의 샘플을 시간 지연시키는 제 1 시간 지연 디바이스;

제 1 미리 정해진 위상 시프트에 따라, 상기 입력 신호를 위상 시프트시키는 제 1 위상 시프트 디바이스(phase-shift device);

제 2 세트의 샘플을 생성하기 위해 상기 샘플링 신호에 응답하여 상기 위상 시프트된 입력 신호를 샘플링하는 제 2 샘플링 스위치;

제 2 미리 정해진 위상 시프트에 따라서 상기 입력 신호를 위상 시프트시키는 제 2 위상 시프트 디바이스;

상기 제 2 미리 정해진 위상 시프트만큼 시프트된 입력 신호를 샘플링하는 제 3 샘플링 스위치;

제 3 세트의 샘플을 생성하기 위해 제 2 미리 정해진 시간 지연에 따라서 상기 제 2 미리 정해진 위상 시프트만큼 시프트된 상기 샘플링된 위상 시프트된 입력 신호를 시간 지연시키는 제 2 시간 지연 디바이스; 및

적어도 하나의 에일리어싱 이미지(aliasing image)가 제거되도록 출력 샘플들을 생성하기 위해 상기 제 1, 제 2 및 제 3 세트의 샘플을 가산하는 가산기를 포함하는, 샘플링 디바이스.
제 26 항에 있어서,

상기 제 2 미리 정해진 시간 지연은 상기 샘플링 신호의 2 샘플링 주기에 대응하고 상기 제 2 미리 정해진 위상 시프트는 -π 라디안인, 샘플링 디바이스.
입력 무선 주파수("RF") 신호를 수신하고, 디지털 신호를 발생시키는 전자 디바이스에 있어서,

상기 입력 RF 신호를 필터링하는 RF 필터;

상기 필터링된 입력 RF 신호를 증폭하는 증폭기;

상기 증폭된 필터링된 입력 RF 신호를 혼합하기 위해 RF 발진기를 가지는 RF 혼합기;

상기 RF 혼합, 증폭 및 필터링된 입력 RF 신호를 필터링하는 중간 주파수("IF") 필터; 및

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 디지털 신호로 변환시키는 아날로그-디지털 변화기를 포함하고, 상기 아날로그-디지털 변환기는:

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 샘플링 하고, 출력 샘플들을 생성하는 샘플링 디바이스로서,

제 1 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 상기 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 샘플링하는 제 1 샘 플링 스위치;

상기 제 1 세트의 샘플을 시간 지연시키는 시간 지연 디바이스;

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 위상 시 프트시키는 위상 시프트 디바이스;

제 2 세트의 샘플을 생성하기 위해 상기 샘플링 신호에 응답하여 상기 위상 시프트, 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호 를 샘플링하는 제 2 샘플링 스위치;

상기 출력 샘플들을 발생시키기 위해 제 1 및 제 2 세트의 샘플을 가산하는 가산기를 포함하며,

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 신호는 상기 제 1 및 제 2 혼합 출력을 가지는 혼합기에 공급되고, 상기 제 2 혼합 출력은 상기 제 1 혼합 출력과 -π/2 라디안 만큼의 위상차가 있는, 상기 샘플링 디바이스;

상기 출력 샘플들을 유지하는 유지 디바이스;

상기 출력 샘플들을 양자화하는 양자화 디바이스; 및

상기 디지털 신호를 생성하기 위해 상기 양자화된 출력 샘플들을 인코딩(encoding)하는 인코딩 디바이스를 포함하는, 전자 디바이스.
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입력 무선 주파수("RF") 신호를 수신하고, 디지털 신호를 발생시키는 전자 디바이스에 있어서,

상기 입력 RF 신호를 필터링하는 RF 필터;

상기 필터링된 입력 RF 신호를 증폭하는 증폭기;

상기 증폭된 필터링된 입력 RF 신호를 혼합하기 위해 RF 발진기를 가지는 RF 혼합기;

상기 RF 혼합, 증폭 및 필터링된 입력 RF 신호를 필터링하는 중간 주파수("IF") 필터; 및

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 디지털 신호로 변환시키는 아날로그-디지털 변화기를 포함하고, 상기 아날로그-디지털 변환기는:

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 RF 신호를 샘플링 하고, 출력 샘플들을 생성하는 샘플링 디바이스로서,

제 1 세트의 샘플을 생성하기 위해 샘플링 신호에 응답하여 상기 필터링, RF 혼합, 증폭 및 필터링된 입력 신호를 샘플링하는 제 1 샘플링 스위치;

제 1 미리 정해진 시간 지연에 따라, 상기 제 1 세트의 샘플을 시간 지연시키는 제 1 시간 지연 디바이스;

제 1 미리 정해진 위상 시프트에 따라, 상기 필터링, RF 혼합, 증폭 및 필터링된 입력 신호를 위상 시프트시키는 제 1 위상 시프트 디바이스(phase-shift device);

제 2 세트의 샘플을 생성하기 위해 상기 샘플링 신호에 응답하여 상기 위상 시프트, 필터링, RF 혼합, 증폭 및 필터링된 입력 신호를 샘플링하는 제 2 샘플링 스위치;

상기 필터링, RF 혼합, 증폭 및 필터링된 입력 신호를 -π라디안 위상 시프트시키는 제 2 위상 시프트 디바이스;

상기 -π라디안 위상 시프트된, 필터링, RF 혼합, 증폭 및 필터링된 입력 신호를 샘플링하는 제 3 샘플링 스위치;

제 3 세트의 샘플을 생성하기 위해 상기 샘플링된 위상 시프트된 입력 신호를 상기 샘플링 신호의 2 샘플링 주기 만큼 시간 지연시키는 제 2 시간 지연 디바이스; 및

적어도 하나의 에일리어싱 이미지(aliasing image)가 제거되도록 출력 샘플들을 생성하기 위해 상기 제 1, 제 2 및 제 3 세트의 샘플을 가산하는 가산기를 포함하는 상기 샘플링 디바이스;

상기 출력 샘플들을 유지하는 유지 디바이스;

상기 출력 샘플들을 양자화하는 양자화 디바이스; 및

상기 디지털 신호를 생성하기 위해 상기 양자화된 출력 샘플들을 인코딩(encoding)하는 인코딩 디바이스를 포함하는, 전자 디바이스.
제 28 항에 있어서,

상기 시간 지연 디바이스는 상기 샘플링 신호의 1 샘플링 주기의 제 1 시간 지연을 제공하고, 상기 위상 시프트 디바이스는 -π/2 라디안의 제 1 위상 시프트를 제공하는, 전자 디바이스.
아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기에 있어서,

상기 아날로그 입력 신호를 샘플링하여 출력 샘플들을 생성하는 샘플링 디바이스로서,

다수( j(여기서 j 는 1 보다 큰 정수))의 브랜치들로서, 각 브랜치는

입력 신호를 위상 시프트시키며 위상 시프트 계수를 갖는 위상 시프트 디바이스;

샘플들의 세트를 생성하기 위해 샘플링 신호에 응답하여 상기 위상 시프트된 입력 신호를 샘플링하는 샘플링 스위치;

상기 샘플들의 세트를 시간 지연시키며 시간 지연 계수를 갖는 시간 지연 디바이스;

시간 지연된 샘플들의 세트를 증폭하는 증폭기로서, 상기 증폭기는 이득 계수를 가지며, 상기 위상 지연 계수는 j 와 k 사이의 차이를 포함 하고(여기서, k 는 1 과 j 사이의 정수), 시간 지연 및 이득 계수들은 Z 변환의 항과 대응하는 증폭기를 포함하는, 상기 다수의 브랜치들; 및

상기 출력 샘플들을 발생시키기 위해 각 브랜치로부터 상기 증 폭된 시간 지연된 샘플들의 세트를 가산하는 가산기를 포함하는, 상기 샘 플링 디바이스;

상기 출력 샘플들을 유지하는 유지 디바이스;

상기 출력 샘플들을 양자화하는 양자화 디바이스; 및

상기 양자화된 출력 샘플들을 인코딩하는 인코딩 디바이스를 포함하는, 아날로그-디지털 변환기.
제 32 항에 있어서,

각 브랜치의 상기 시간 지연 디바이스는 상기 각 브랜치의 상기 시간 지연 계수에 의해 승산된 미리 정해진 시간 지연을 제공하고, 상기 위상 시프트 디바이스는 상기 각 브랜치의 상기 위상 시프트 계수에 의해 승산된 미리 정해진 위상 시프트를 제공하는, 아날로그-디지털 변환기.
출력 샘플들의 세트를 발생시키기 위해 입력 신호를 샘플링하는 샘플링 시스템에 있어서, 간섭에 의해 상기 출력 샘플들로부터 적어도 1개의 에일리어싱 이미지를 제거하는 고유 필터를 포함하고, 상기 고유 필터는 상기 입력 신호의 제 1 세트의 샘플과 상기 입력 신호의 제 2, 위상 시프트된 세트의 샘플 사이에서 시간 지연을 제공하도록 동작하고, 또한 상기 시간 지연은 샘플링 주기의 정수배인, 샘플링 시스템.
제 34 항에 있어서,

상기 고유 필터는;

상기 입력 신호 샘플들의 시간 지연 세트를 발생시키기 위한 시간 지연 샘플링 디바이스;

상기 입력 신호 샘플들의 위상 시프트된 세트를 발생시키기 위한 위상 시프트 샘플링 디바이스; 및

적어도 하나의 에일리어싱 이미지를 제거하기 위하여 샘플들의 시간 지연 세트와 샘플들의 위상 시프트 세트를 가산하기 위한 가산기를 포함하는, 샘플링 시스템.
복수의 출력 샘플들로부터 적어도 하나의 에일리어싱 샘플들을 제거하기 위한 방법에 있어서,

입력 신호 샘플들의 제 1 세트를 발생시키기 위하여 주어진 샘플링 레이트로 입력 신호를 샘플링하는 단계;

상기 입력 신호의 샘플들의 제 1 세트를 시간 지연시키는 단계로서, 상기 지연 시간은 상기 샘플링 레이트 주기의 정수배인, 상기 시간 지연시키는 단계;

샘플들의 제 2 세트를 발생시키기 위해 상기 입력 신호를 위상 시프트시키고 상기 위상 시프트된 입력 신호를 샘플링하는 단계; 및

적어도 하나의 에일리어싱 이미지를 제거하기 위하여 샘플들의 제 1 및 제 2 세트를 가산하는 단계를 포함하는, 적어도 하나의 에일리어싱 샘플들을 제거하기 위한 방법.