KR100770432B1 - 전류 미러링을 이용한 주파수 변환회로 - Google Patents

전류 미러링을 이용한 주파수 변환회로 Download PDF

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KR100770432B1
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황현석
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삼성전기주식회사
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Abstract

본 발명은 주파수 변환회로에 관한 것으로, 상기 주파수 변환회로는, 하나 이상의 트랜지스터로 구성되며, 상기 트랜지스터의 게이트에 입력되는 전압형태의 RF 신호에 대응되는 전류를 출력하는 입력단; LO 신호를 인가받아 상기 출력된 전류형태의 RF 신호를 상기 LO 신호의 주파수만큼 천이시켜 IF 신호를 출력하는 스위칭단; 상기 입력단에 연결되어 게이트-소스단에 가해지는 DC 전압에 상응하는 전류를 상기 입력단의 트랜지스터에 블리딩 전류로서 공급하고, 동시에 AC 적으로는 상기 입력단과 상보적으로 작용하여 상기 스위칭단에 흐르는 전류를 제어하는 블리딩 트랜지스터; 및 하나 이상의 트랜지스터 및 저항으로 구성되어 구동전원을 분배하고, 상기 분배된 전원을 상기 스위칭단에 인가하며, 상기 분배된 전원에 대응되는 전류를 상기 블리딩 트랜지스터에 미러링시키는 부하단을 포함한다.
블리딩 트랜지스터, 전류미러, 저잡음, 소형화, 임피던스

Description

전류 미러링을 이용한 주파수 변환회로{FREQUENCY CONVERSION CIRCUIT USING CURRENT MIRRORING}
도 1은 일반적인 능동형 주파수 변환회로의 회로도로서,
(a)는 싱글 밸런스 주파수 변환회로의 회로도이며,
(b)는 더블 밸런스 주파수 변환회로의 회로도이다.
도 2는 종래 기술에 의한 주파수 변환회로를 나타낸 회로도.
도 3은 본 발명의 제1 실시예에 따른 주파수 변환회로를 개략적으로 나타낸 회로도.
도 4는 본 발명의 제2 실시예에 따른 주파수 변환회로를 개략적으로 나타낸 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
61 : 입력단 62 : 스위칭단
63 : 부하단 M7, M8 : 블리딩 트랜지스터
본 발명은 주파수 변환회로에 관한 것으로, 보다 상세하게는 온도나 공정변화에도 블리딩 트랜지스터에 흐르는 전류가 항상 일정한 전류비율을 유지할 수 있는 주파수 변환회로에 관한 것이다.
주파수 변환회로는 임의 주파수 성분의 정보를 다른 주파수 대역으로 천이시키는 기능을 수행하는 회로로서, 각종 통신 장비, 예컨대, 통신용 송/수신 시스템에 널리 활용되고 있다.
주파수 변환회로는 토폴로지(topology)에 따라 능동형 주파수 변환회로와 수동형 주파수 변환회로로 나눌 수 있는데, 이중 능동형 주파수 변환회로는 이득을 가지며 구현방법에 따라 싱글 밸런스(single-balanced)주파수 변환회로와 더블 밸런스(double-balanced) 주파수 변환회로로 세분화된다.
도 1은 일반적인 능동형 주파수 변환회로의 회로도를 나타낸 것으로서, (a)는 싱글 밸런스 주파수 변환회로의 회로도이며, (b)는 더블 밸런스 주파수 변환회로의 회로도를 나타낸다.
먼저, 도 1의 (a)에 도시한 바와 같이, 싱글 밸런스 주파수 변환회로는 입력 트랜지스터(M1)와 두개의 스위칭용 트랜지스터(M2, M3)로 구성되어 있다.
입력 트랜지스터(M1)의 제어 입력 전극인 게이트 전극에는 소정 주파수의 RF(Radio Frequency) 신호가 제공된다. 이때 입력 트랜지스터(M1)의 게이트 전극에 인가되는 RF신호는 실질적인 신호원으로서 이 신호원을 다른 주파수 대역(예컨데, 중간 주파수 신호(Intermediate Frequency; 이하 'IF 신호'라 함))로 천이시키는 것이 싱글 밸런스 주파수 변환회로의 목적이다.
또한, 입력 트랜지스터(M1)의 드레인에는 스위칭용 트랜지스터(M2,M3)의 소스가 병렬로 연결되어 있으며, 스위칭용 트랜지스터(M2, M3)의 게이트에는 국부 발진기(Local Oscillator)의 사인파 신호(이하 'LO 신호'라 함)가 제공되는데, 이때, 스위칭용 트랜지스터(M2, M3)중 어느 하나가 LO+ 신호가 제공되면 나머지 트랜지스터는 LO- 신호가 제공되므로, 상기 스위칭용 트랜지스터(M2, M3)는 서로 역구동하도록 구성되어 있다.
여기서, 입력 트랜지스터(M1)는 게이트에 인가되는 RF 신호의 전압에 대응하는 전류를 제공하나, 스위칭용 트랜지스터(M2, M3)는 LO 신호에 의하여 온/오프가 제어되므로, 출력단(IF+, IF-)에는 LO 신호의 주파수만큼 천이된 IF 신호가 제공된다. 이때, IF 신호를 차동으로 선택함으로써 RF 신호를 제거할 수 있는 장점은 있으나, LO 신호가 제거되지 않는 단점이 있다.
이러한 단점을 해결하기 위한 것이 더블 밸런스 주파수 변환회로로서, 도 1의 (b)에서 도시한 바와 같이, 더블 밸런스 주파수 변환회로는 하나의 정전류원(ISS)을 구비하며, 정전류원(ISS)에는 하나의 차동 쌍(differential pair)을 구성하는 두 개의 입력 트랜지스터(M1, M2)가 연결되어 있다.
입력 트랜지스터(M1, M2)의 게이트에는 소정 주파수의 RF 신호(RF+, RF-)가 제공되며, 또한 상기 입력 트랜지스터(M1, M2)에는 스위칭 회로(10)가 연결되어 있 다.
스위칭 회로(10)는 도시된 바와 같이 스위칭용 트랜지스터(M3~M6)끼리 쌍을 이루고 있는데, M3는 M4와, 그리고 M5는 M6과 쌍을 이루고 있으며, M3와 M6의 게이트에는 LO+ 신호가 제공되고, M4와 M5의 게이트에는 LO- 신호가 각각 제공된다.
여기서, M3와 M4의 소스는 입력 트랜지스터 M1의 드레인에 연결되어 있으며, M5와 M6의 소스는 입력 트랜지스터 M2의 드레인 전극에 연결되어 있고, 스위칭용 트랜지스터 M3과 M6의 드레인은 저항(RL)을 통하여 구동전원(VDD)에 연결되어 있으며, 스위칭용 트랜지스터 M4와 M5의 드레인은 또 다른 쌍의 스위칭용 트랜지스터 M6과 M3의 드레인에 각각 접속되어 있다.
상술한 구성을 갖는 더블 밸런스 주파수 변환 회로는 도 1의 싱글 밸런스 회로에서와 마찬가지의 동작 원리에 의하여 구동하나, 출력단(IF+, IF-)에 각각 제공되는 전류의 위상이 180도 정도 차이 나므로, 이들을 서로 가산함으로써 출력단(IF+, IF-)에서의 LO 신호(LO+, LO-)의 주파수와 RF 신호(RF+, RF-)의 주파수를 상쇄하여 제거한다.
상술한 주파수 변환회로의 동작은 하기 수학식 1의 삼각법을 따르며, 주파수 변환회로에 인가되는 RF 신호와 LO 신호와 주파수 변환회로로부터 출력되는 IF 신호는 하기 수학식 2 내지 수학식 4로 나타낼 수 있다.
Figure 112006059888783-pat00001
Figure 112006059888783-pat00002
Figure 112006059888783-pat00003
Figure 112006059888783-pat00004
여기서, A는 주파수 변환회로의 입력단의 트랜스컨덕턴스를, VRF는 RF 신호의 크기를, ωRF는 RF 신호의 주파수를, ωLO는 LO 신호의 주파수를 의미한다.
또한, 도 2는 종래 기술에 의한 주파수 변환회로를 나타낸 회로도로써, 도 2에 도시한 바와 같이, 종래 기술에 의한 싱글 밸런스 주파수 변환회로는, 도 1에 도시된 싱글 밸런스 주파수 변환회로에 블리딩용 트랜지스터 M2를 더 구비한다. 상기 블리딩용 트랜지스터 M2는 드레인이 입력 트랜지스터 M1의 드레인 및 스위칭용 트랜지스터 M3, M4의 소스와 연결되며, 소스가 구동전원(VDD)에 연결되고, 게이트 가 RF 신호를 입력하도록 구성된다.
이러한 구성을 갖는 주파수 변환회로는, 블리딩용 트랜지스터 M2가 DC 적으로는 블리딩 전류원으로 작용하고, AC 적으로는 입력 트랜지스터 M1의 일부로 작용하도록 구성된다. 즉, RF 신호는 상기 입력 트랜지스터 M1와 블리딩용 트랜지스터 M2가 증폭기로서 작동할 수 있는 DC 전압위에 사인파 형태로 가해지고 이 DC 전압에 의하여 블리딩용 트랜지스터 M2는 블리딩 전류원으로 구동하는 것이다.
또한, RF 신호의 AC 측면에서 보면, 블리딩용 트랜지스터 M2는 상기 입력 트랜지스터 M1과 병렬 연결되는 구성을 가지며, 입력 트랜지스터 M1과 상보적으로 작동하여 스위칭용 트랜지스터 M3, M4에 흐르는 전류(I1, I2)의 양을 제어함으로써, 싱글 밸런스 주파수 변환 회로의 성능을 개선할 수 있다.
그러나, 상기 종래 기술에 의한 주파수 변환회로는, 블리딩용 트랜지스터 M2과 상기 입력 트랜지스터 M1에 흐르는 전류의 비율을 항상 일정하게 유지시키기 어려운 문제점이 있었으며, 상기 전류의 비율을 일정하게 유지시키기 위해서 추가회로를 구비하여 주파수 변환회로의 크기가 커지는 문제점이 있었다.
또한, 상기 종래 기술에 의한 주파수 변환회로는, 블리딩용 트랜지스터 M2와 상기 스위칭용 트랜지스터 M3, M4의 공통접점노드의 임피던스가 감소하여 잡음이 증가하는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 부하의 전류를 블리딩 트랜지스터에 미러링시켜 상기 블리딩 트랜지스터와 스위칭단에 흐르는 전류를 일정하게 유지시키며 회로의 크기를 줄일 수 있는 주파수 변환회로를 제공하는데 있다.
또한, 본 발명은, 상기 블리딩 트랜지스터와 캐스코드 형태로 구성함으로써, 상기 블리딩 트랜지스터와 스위칭단의 공통접점노드의 임피던스 감소를 방지할 수 있는 주파수 변환회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 주파수 변환회로는, 하나 이상의 트랜지스터로 구성되며, 상기 트랜지스터의 게이트에 입력되는 전압형태의 RF 신호에 대응되는 전류를 출력하는 입력단; LO 신호를 인가받아 상기 출력된 전류형태의 RF 신호를 상기 LO 신호의 주파수만큼 천이시켜 IF 신호를 출력하는 스위칭단; 상기 입력단에 연결되어 게이트-소스단에 가해지는 DC 전압에 상응하는 전류를 상기 입력단의 트랜지스터에 블리딩 전류로서 공급하고, 동시에 AC 적으로는 상기 입력단과 상보적으로 작용하여 상기 스위칭단에 흐르는 전류를 제어하는 블리딩 트랜지스터; 하나 이상의 트랜지스터 및 저항으로 구성되어 구동전원을 분배하고, 상기 분배된 전원을 상기 스위칭단에 인가하며, 상기 분배된 전원에 대응되는 전류를 상기 블리딩 트랜지스터에 미러링시키는 부하단을 포함한다.
또한, 본 발명에 따른 주파수 변환회로에 있어서, 상기 스위칭단은, 상기 입력단으로부터 출력된 RF 신호를 상기 LO 신호의 주파수만큼 천이시켜 IF 신호를 출력하는 복수개의 트랜지스터로 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 주파수 변환회로에 있어서, 상기 입력단은, 게이트에 RF 신호가 인가되고, 소스가 접지되며, 드레인이 상기 스위칭단과 연결되는 것을 특징으로 한다.
또한, 본 발명에 따른 주파수 변환회로에 있어서, 상기 블리딩 트랜지스터는, 게이트에 RF 신호 및 상기 부하단의 전압이 인가되고, 소스에 구동전원이 인가되며, 드레인이 상기 입력단 트랜지스터의 드레인 및 상기 스위칭단 트랜지스터의 소스에 연결되는 것을 특징으로 한다.
또한, 본 발명에 따른 주파수 변환회로에 있어서, 상기 부하단은, 게이트가 공통으로 연결되고, 소스가 상기 구동전원과 연결되며, 드레인이 저항을 통해 게이트와 연결되는 복수의 트랜지스터; 및 일단이 상기 부하단 트랜지스터의 게이트와 연결되고, 타단이 상기 블리딩 트랜지스터의 게이트와 연결되는 제2 저항을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 주파수 변환회로에 있어서, 상기 부하단은, 게이트와 상기 블리딩 트랜지스터의 게이트에 연결된 저항을 통해 상기 부하단의 트랜지스터에 흐르는 전류를 상기 블리딩 트랜지스터에 미러링시키는 것을 특징으로 한다.
아울러, 본 발명에 따른 주파수 변환회로에 있어서, 소스가 상기 블리딩 트랜지스터의 드레인과 연결되고, 드레인이 상기 입력단과 연결되는 트랜지스터를 더 포함하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
그럼, 이하 관련도면을 참조하여 본 발명에 따른 주파수 변환회로에 대하여 상세히 설명한다.
실시예 1
도 3은 본 발명의 제1 실싱예에 따른 주파수 변환회로를 개략적으로 나타낸 회로도이다.
우선, 도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 주파수 변환회로는, 입력단(61), 스위칭단(62), 블리딩 트랜지스터(M7, M8) 및 부하단(63)을 포함하고 있다.
도 3에서 도시한 바와 같이, 본 발명의 제1 실시예에 따른 주파수 변환회로는 복수개의 트랜지스터를 이용한다. 각각의 트랜지스터는 게이트, 소스, 드레인을 구비하며, 게이트 및 소스 간에 인가되는 전압의 크기 및 극성에 따라서, 드레인으로부터 소스로 또는 그 역으로 흐르는 전류의 크기 및 방향이 결정되는 특성을 갖는다.
이러한 트랜지스터로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 모스(MOS) 트랜지스터 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.
이하의 설명에서는 모스 트랜지스터를 중심으로 설명하고자 한다. 그러나, 본 발명은 모스 트랜지스터 뿐만 아니라 상기와 같은 특성을 가지는 모든 트랜지스터에 적용할 수 있으며, 본 발명의 개념과 범위가 모스 트랜지스터로 한정되는 것은 아니며, 엔모스 트랜지스터를 피모스 트랜지스터로, 피모스 트랜지스터를 엔모스 트랜지스터로 변경 가능하다.
또한, 이하의 설명에서는 더블 밸런스 형태의 주파수 변환회로를 중심으로 상술하기로 한다. 싱글 밸런스 형태의 주파수 변환회로의 경우도 본 발명의 기술분야에서 통상의 지식을 가진 자는 용이하게 알 수 있으므로, 본 명세서에서는 싱글 밸런스 형태의 주파수 변환회로에 대한 구체적인 설명은 생략하기로 한다.
먼저, 입력단(61)은 하나의 차동 쌍을 구성하는 두 개의 입력 트랜지스터(M1, M2)가 연결되어 있으며, 상기 트랜지스터(M1, M2)의 게이트에 입력되는 전압 형태의 RF 신호(RF+, RF-)에 대응되는 전류를 출력한다.
이때, 상기 트랜지스터 M1의 게이트에는 RF+ 신호가 인가되고 트랜지스터 M2의 게이트에는 RF- 신호가 인가되며, 상기 트랜지스터 M1 및 M2의 소스는 접지되고 드레인은 상기 스위칭단(62)과 연결된다.
또한, 상기 스위칭단(62)은, 트랜지스터(M3, M4, M5, M6)를 통해 LO 신호(LO+, LO-)를 인가받아 상기 출력된 RF 신호(RF+, RF-)를 상기 LO 신호(LO+, LO-)의 주파수만큼 천이시켜 IF 신호(IF+, IF-)를 출력한다.
이때, 상기 스위칭단(62)은, 트랜지스터(M3~M6)가 서로 쌍을 이루고 있는데, M3는 M4와, M5는 M6과 쌍을 이루고 있으며, 상기 트랜지스터 M3와 M6의 게이트에는 LO+ 신호가 인가되고, 상기 트랜지스터 M4와 M5의 게이트에는 LO- 신호가 각각 인가된다.
여기서, 상기 트랜지스터 M3와 M4의 소스는 상기 입력단(61)의 트랜지스터 M1의 드레인에 연결되어 있으며, 상기 트랜지스터 M5와 M6의 소스는 상기 입력단(61)의 트랜지스터 M2의 드레인에 연결되어 있고, 상기 트랜지스터 M3와 M6의 드레인은 상기 부하단(63)을 통하여 구동전원(VDD)에 연결되어 있으며, 상기 트랜지스터 M4와 M5의 드레인은 또 다른 쌍의 트랜지스터 M6과 M3의 드레인에 각각 접속되어 있다.
또한, 상기 부하단(63)은, 상기 구동전원(VDD)을 분배하고, 상기 분배된 전원을 상기 스위칭단(62)에 인가하며, 상기 분배된 전원에 대응되는 전류를 상기 블리딩 트랜지스터에 미러링시킨다.
이때, 상기 부하단(63)의 트랜지스터 M9은 게이트가 부하단(63)의 또다른 트랜지스터 M10의 게이트와 공통으로 연결되고, 소스가 구동전원(VDD)과 연결되며, 드레인이 저항 R1을 통해 게이트와 연결되어 있다. 또한, 상기 트랜지스터 M9의 게 이트는 저항 R3를 통해 상기 블리딩 트랜지스터 M7의 게이트와 연결되어 있다.
그리고, 상기 부하단(63)의 트랜지스터 M10은 게이트가 상기 트랜지스터 M9의 게이트와 공통으로 연결되고, 소스가 구동전원(VDD)과 연결되며, 드레인이 저항 R2를 통해 게이트와 연결되어 있다. 이때, 상기 트랜지스터 M10의 게이트도 저항 R4를 통해 상기 블리딩 트랜지스터 M8의 게이트와 연결되어 있다.
여기서, 상기 트랜지스터 M9과 저항 R1, 트랜지스터 M10과 저항 R2는 앞서 설명한 도 1의 저항 RL과 동일한 동작을 하게 되며, 블리딩 트랜지스터 M7, M8은 게이트로 상기 저항 R3, R4를 통해 상기 부하단(63)의 전압을 인가받아 이에 대응되는 전류를 흐르게 함으로써, 상기 부하단(63)의 트랜지스터 M9, M10에 흐르는 전류와 상기 블리딩 트랜지스터 M7, M8에 흐르는 전류의 비율을 일정하게 유지시킬 수 있다. 이에 따라, 상기 스위칭단(62)과 블리딩 트랜지스터 M7, M8에 흐르는 전류의 비율을 일정하게 유지시킬 수 있다.
이때, 종래에는 상기 전류의 비율을 일정하게 유지시키기 위해 주파수 변환회로 주위에 복수의 트랜지스터로 구성되는 추가회로를 구비해야 했지만, 본 발명의 제1 실시예에 따른 주파수 변환회로는 상기 추가로 구성되는 회로 대신 상기 트랜지스터 M9, M10와 저항 R1~R4로 구성된 부하단(63)만으로 전류 비율을 일정하게 유지시킬 수 있으므로 회로의 크기를 줄일 수 있는 이점이 있다.
한편, 상기 블리딩 트랜지스터 M7은 상기 입력단(61)에 연결되어 자신의 게이트-소스단에 가해지는 DC 전압에 상응하는 전류를 상기 입력단(61)의 트랜지스터 M1에 블리딩 전류로서 공급하고, 동시에 AC 적으로는 상기 입력단(61)과 상보적으 로 작용하여 상기 스위칭단(62)에 흐르는 전류를 제어한다.
이때, 상기 블리딩 트랜지스터 M7의 게이트에는 RF+ 신호 및 상기 부하단(63)의 전압이 인가되고, 소스에 구동전원(VDD)이 인가되며, 드레인이 상기 입력단(61) 트랜지스터 M1의 드레인 및 상기 스위칭단(62)의 트랜지스터 M3, M4의 소스에 연결되어 있다.
또한, 상기 블리딩 트랜지스터 M8은 상기 입력단(61)에 연결되어 자신의 게이트-소스단에 가해지는 DC 전압에 상응하는 전류를 상기 입력단(61)의 트랜지스터 M2에 블리딩 전류로서 공급하고, 동시에 AC 적으로는 상기 입력단(61)과 상보적으로 작용하여 상기 스위칭단(62)에 흐르는 전류를 제어한다.
이때, 상기 블리딩 트랜지스터 M8의 게이트에는 RF+ 신호 및 상기 부하단(63)의 전압이 인가되고, 소스에 구동전원(VDD)이 인가되며, 드레인이 상기 입력단(61) 트랜지스터 M2의 드레인 및 상기 스위칭단(62)의 트랜지스터 M5, M6의 소스에 연결되어 있다.
이렇게 구성된 상기 블리딩 트랜지스터 M7, M8은, 상기 입력단(61)의 트랜지스터 M1, M2에 인가되는 RF 신호(RF+, RF-)를 게이트로 인가받아 상기 RF 신호(RF+, RF-)의 전압변화에 대응되는 드레인 전류를 공급하고, 동시에 상기 부하단(63)의 전압을 인가받아 상기 스위칭단(62)에 흐르는 전류와 일정한 비율의 블리딩 전류를 상기 입력단(61)에 공급하는 것을 특징으로 한다.
이에 따라, 상기 블리딩 트랜지스터 M7, M8을 통해 상기 입력단(61)의 트랜지스터 M1, M2에 일정한 비율의 블리딩 전류를 공급함으로써, 주파수 변환회로의 선형성을 향상시킬 수 있다.
실시예 2
도 4는 본 발명의 제2 실시예에 따른 주파수 변환회로를 개략적으로 나타낸 회로도이다. 다만, 제1 실시예의 구성 중 제2 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
우선, 도 4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 주파수 변환회로는, 입력단(61), 스위칭단(62), 블리딩 트랜지스터(M7, M8, M11, M12) 및 부하단(63)을 포함하고 있다.
여기서, 상기 블리딩 트랜지스터 M11는, 게이트에는 상기 블리딩 트랜지스터 M11을 제어하기 위한 제어신호(V1)가 인가되고, 소스가 상기 블리딩 트랜지스터 M7의 드레인과 연결되며, 드레인이 상기 입력단(61) 트랜지스터 M1의 드레인에 연결된다.
또한, 상기 블리딩 트랜지스터 M12는, 게이트에는 상기 블리딩 트랜지스터 M12을 제어하기 위한 제어신호(V1)가 인가되고, 소스가 상기 블리딩 트랜지스터 M8의 드레인과 연결되며, 드레인이 상기 입력단(61) 트랜지스터 M2의 드레인에 연결된다.
상기와 같이 연결된 블리딩 트랜지스터 M11, M12는 상기 블리딩 트랜지스터 M7, M8과 캐스코드(CASCODE) 형태로 구성되어 저항성분으로 동작하게 됨으로써, 상기 입력단(61)과 스위칭단(62)의 공통접점인 노드 N과 M의 임피던스가 감소하는 것 을 방지할 수 있다.
또한, 상기 스위칭단(62)의 트랜지스터 수와 블리딩 트랜지스터의 수가 동일하게 됨으로써, 트랜지스터의 2차 효과인 채널 렝스 모듈레이션(CHANNEL LENGTH MODULATION)에 의한 스위칭단(62)과 블리딩 트랜지스터에 흐르는 전류비 변화를 최소화 할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 따른 주파수 변환회로는, 부하의 전류를 블리딩 트랜지스터에 미러링시켜 상기 블리딩 트랜지스터와 스위칭단에 흐르는 전류를 일정하게 유지시킬 수 있으며, 회로의 크기도 줄일 수 있는 효과가 있다.
또한, 본 발명은, 상기 블리딩 트랜지스터와 캐스코드 형태로 구성함으로써, 상기 블리딩 트랜지스터와 스위칭단의 공통접점노드의 임피던스 감소를 방지하여 잡음을 제거할 수 있는 효과가 있다.

Claims (7)

  1. 하나 이상의 트랜지스터로 구성되며, 상기 트랜지스터의 게이트에 입력되는 전압형태의 RF 신호에 대응되는 전류를 출력하는 입력단;
    LO 신호를 인가받아 상기 출력된 전류형태의 RF 신호를 상기 LO 신호의 주파수만큼 천이시켜 IF 신호를 출력하는 스위칭단;
    상기 입력단에 연결되어 게이트-소스단에 가해지는 DC 전압에 상응하는 전류를 상기 입력단의 트랜지스터에 블리딩 전류로서 공급하고, 동시에 AC 적으로는 상기 입력단과 상보적으로 작용하여 상기 스위칭단에 흐르는 전류를 제어하는 블리딩 트랜지스터;
    하나 이상의 트랜지스터 및 저항으로 구성되어 구동전원을 분배하고, 상기 분배된 전원을 상기 스위칭단에 인가하며, 상기 분배된 전원에 대응되는 전류를 상기 블리딩 트랜지스터에 미러링시키는 부하단;
    을 포함하는 주파수 변환회로.
  2. 제1항에 있어서,
    상기 스위칭단은, 상기 입력단으로부터 출력된 RF 신호를 상기 LO 신호의 주파수만큼 천이시켜 IF 신호를 출력하는 복수개의 트랜지스터로 구성되는 것을 특징으로 하는 주파수 변환회로.
  3. 제2항에 있어서,
    상기 입력단은, 게이트에 RF 신호가 인가되고, 소스가 접지되며, 드레인이 상기 스위칭단과 연결되는 것을 특징으로 하는 주파수 변환회로.
  4. 제3항에 있어서,
    상기 블리딩 트랜지스터는, 게이트에 RF 신호 및 상기 부하단의 전압이 인가되고, 소스에 구동전원이 인가되며, 드레인이 상기 입력단 트랜지스터의 드레인 및 상기 스위칭단 트랜지스터의 소스에 연결되는 것을 특징으로 하는 주파수 변환회로.
  5. 제1항에 있어서,
    상기 부하단은, 게이트가 공통으로 연결되고, 소스가 상기 구동전원과 연결되며, 드레인이 제1 저항을 통해 게이트와 연결되는 복수의 트랜지스터; 및
    일단이 상기 부하단 트랜지스터의 게이트와 연결되고, 타단이 상기 블리딩 트랜지스터의 게이트와 연결되는 제2 저항;
    을 포함하는 것을 특징으로 하는 주파수 변환회로.
  6. 제5항에 있어서,
    상기 부하단은, 게이트와 상기 블리딩 트랜지스터의 게이트에 연결된 저항을 통해 상기 부하단의 트랜지스터에 흐르는 전류를 상기 블리딩 트랜지스터에 미러링시키는 것을 특징으로 하는 주파수 변환회로.
  7. 제1항에 있어서,
    소스가 상기 블리딩 트랜지스터의 드레인과 연결되고, 드레인이 상기 입력단과 연결되는 트랜지스터를 더 포함하는 것을 특징으로 하는 주파수 변환회로.
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